JPH0772892B2

JPH0772892B2 - メモリアドレス割付け管理方式

Info

Publication number: JPH0772892B2
Application number: JP19581386A
Authority: JP
Inventors: 実小山
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1986-08-21
Filing date: 1986-08-21
Publication date: 1995-08-02
Anticipated expiration: 2010-08-02
Also published as: JPS6352261A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、メモリアドレス割付け管理方式に係り、特に
プロセッサと主メモリとからなるプロセッサユニット
と、その他の装置モジュールとが共通バスを介してそれ
ぞれ複数台接続可能なマルチプロセッサシステムにおい
て、共通バス側からみた場合の、各プロセッサユニット
内の主メモリに対するメモリアドレス割付け管理方式に
関するものである。

〔従来の技術〕

上述のようなマルチプロセッサシステムにおいては、各
プロセッサユニット内のプロセッサは、自ユニット内の
主メモリをアクセスできることは勿論であるが、それ以
外に共通バスに接続される他プロセッサユニットやその
他の装置モジュールに対しても、自ユニット内の主メモ
リに対してアクセスするのと全く同様の手順で、即ちプ
ロセッサの一つの機械語命令でアクセスすることがで
き、またプロセッサユニット内の主メモリは、それが属
するプロセッサからアクセスできるだけでなく、共通バ
スに接続される他プロセッサユニットや、他の装置モジ
ュールからも何らかの形でアクセス可能であることを要
求される場合がある。

このような要求に応えることができる方式として、従来
技術では、各プロセッサユニット内のプロセッサの持つ
アドレス空間のうち、それぞれ共通なあるアドレス空間
範囲を固定的に各プロセッサユニット内の主メモリ用に
割当て、プロセッサのアドレス空間のそれ以外の残りの
部分を、各プロセッサに対して共通に共通バスアドレス
空間用として割当て、その共通バスアドレス空間上に各
種装置モジュールが占有するアドレス領域と、各プロセ
ッサユニットが持つ主メモリ用のアドレス領域を、その
実装分のメモリ容量に応じて、重複することがないよう
に割付ける方式が行われている。

第４図はプロセッサユニット３台からなるシステムを例
にとつて、そのアドレス割付け方法を示したものであ
る。本図は各プロセッサユニットのプロセッサの持つア
ドレス空間（０番地〜Ｃ番地）のうち、主メモリ用の内
部アドレス空間としてＡ番地未満の空間（０番地〜（Ａ
−１）番地）を割当て、Ａ番地以上Ｃ番地までを共通バ
スアドレス空間（Ａ番地〜Ｃ番地）として割り当てた例
を示している。

プロセッサユニットａに実装されている主メモリの容量
分（M₁バイト）の領域を、共通バスアドレス空間のＡ番
地〜（Ａ＋M₁−１）番地の領域（ａ′_Ｍ）に、プロセッ
サユニットｂに実装されている主メモリの容量分（M₂バ
イト）の領域を共通バスアドレス空間の（Ａ＋M¹）番地
〜（Ａ＋M₁＋M₂−１）番地の領域（ｂ′_Ｍ）に、プロセ
ッサユニットＣに実装されている主メモリの容量分（M₃
バイト）の領域を共通バスアドレス空間の（Ａ＋M₁＋
M₂）番地〜（Ａ＋M₁＋M₂＋M₃−１）番地の領域
（Ｃ′_Ｍ）にそれぞれ割付けている。また、プロセッサ
ユニット以外の各種装置モジュール占有分は、共通バス
アドレス空間のＢ番地〜Ｃ番地の領域（ｎ）に割付けて
いる。

以上のようなアドレス割付けは、各プロセッサユニット
内のプロセッサからみれば、自ユニット内の主メモリは
勿論、他プロセッサユニット内に実装された全ての主メ
モリおよびその他装置モジュールの分の領域が、自プロ
セツサが直接的にアクセスできるアドレス空間内に配置
されたことを意味する。これによって、各プロセッサユ
ニットのプロセッサは、他プロセッサユニット内に実装
されている主メモリに対して、自ユニット内の主メモリ
に対してアクセスするのと全く同様にしてアクセスする
ことができ、また共通バスマスタ機能を持つその他の装
置モジュールも、共通バスアドレス空間内に割付けられ
た領域へのアクセスによって、各プロセッサユニット内
の主メモリに対してアクセスすることができるようにし
ている。

第５図は、以上の方式を実現するためのシステムの構成
例である。プロセッサユニット1a〜1cは共通バス２にそ
れぞれ接続され、各プロセッサユニット内のプロセッサ
4a〜4cと主メモリ6a〜6cおよび共通バス２とはバススイ
ッチ5a〜5cを介して接続され、バススイッチ5a〜5cによ
っていずれか一対の結合が選択されるように構成されて
いる。内部アドレス比較回路7a〜7cは、プロセッサ4a〜
4cから出力されるアドレス値が予めハードウェア的に決
められているある値（第４図における“A"という値）よ
り小さい場合には、プロセッサ4a〜4cと主メモリ6a〜6c
とを結合させるようにバススイッチ5a〜5cを制御し、そ
うでない場合にはプロセッサ4a〜4cと共通バス２とを結
合するようにバススイッチ5a〜5cを制御する回路であ
る。

レジスタ9a〜9cは、プロセッサユニット1a〜1cのそれぞ
れが持つ主メモリ6a〜6cが、各プロセッサの持つアドレ
ス空間のうち、共通バスアドレス空間として扱われるア
ドレス空間内に割付けられた領域の先頭アドレス（第４
図に示すように、レジスタ9aには“A",レジスタ9bには
“Ａ＋M₁",レジスタ9cには“Ａ＋M₁＋M₂"がそれぞれ割
付けられている）を記憶しているレジスタであり、レジ
スタ8a〜8cは上記領域の最終アドレス（第４図に示すよ
うに、レジスタ8aには“Ａ＋M₁＋1",レジスタ8bには
“Ａ＋M₁＋M₂−1",レジスタ8cには“Ａ＋M₁＋M₂＋M₃−
1"がそれぞれ割付けられている）を記憶しているレジス
タである。なおここでレジスタ9a〜9c,8a〜8cはともに
スイッチであってもよい。

共通バスアドレス比較回路10a〜10cは、共通バス２から
与えられたアドレス値とレジスタ9a〜9cおよびレジスタ
8a〜8cの内容とを比較し、共通バス２から与えられたア
ドレス値がレジスタ9a〜9cの内容とレジスタ8a〜8cの内
容で指定される領域の範囲内にあれば、共通バスと主メ
モリ6a〜6cとを結合させるようにバススイッチ5a〜5cを
制御し、この領域の範囲内になければ上記制御を行なわ
ないという機能を持つ。（第４図に基づいて、共通バス
アドレス比較回路10aに関して言えば、共通バスアドレ
ス値が“Ａ〜（Ａ＋M₁−１）”の範囲内にあれば、バス
スイッチ5aに共通バス２と主メモリ6aとを結合させるよ
うに指令を与える。）アドレス減算回路11a〜11cは、共通バス２から与えられ
たアドレス値からレジスタ9a〜9cの内容を減算し、主メ
モリ6a〜6cに与えるべき０から始まる相対アドレスに変
換する回路である。変換後の値は、バススイッチ5a〜5c
による共通バス２と主メモリ6a〜6cとの結合時に共通バ
スアドレスに置き替えられて、主メモリ6a〜6cに与えら
れる。

いま、プロセッサユニット1aにおけるプロセッサ4aが、
何らかのアクセスをしようとしてアドレスを出力する
と、そのアドレス値が内部アドレス比較回路7aにおい
て、ハードウェア固定値（第４図に示された“A"という
値）と比較され、アドレス値がこの固定値より小であれ
ば、バススイッチ5aは比較回路7aの指令に基づいてプロ
セッサ4aと主メモリ6aとを結合し、プロセッサ4aが出力
したアドレスを主メモリ6aに与えるので、プロセッサ4a
は主メモリ6aの所定のアドレスに対してアクセスできる
ことになる。

一方、比較回路7aにおける比較の結果、アドレス値がこ
の固定値以上であった場合には、比較回路7aはバススイ
ッチ5aに対してプロセッサ4aと共通バスと２の結合を指
令し、プロセッサ4aが出力したアドレスが共通バス２に
出力されることになる。プロセッサユニット1bおよび1c
はその共通バスのアドレスを受けて、共通バスアドレス
比較回路10b,10cにおいて、その値がそれぞれレジスタ9
b,9cの内容とレジスタ8b,8cの内容とによつて指定され
る領域の範囲内にあるかどうかを判定する。

いま、共通バスアドレス比較回路10bで共通バスアドレ
ス値がレジスタ9b,8bにより定まる範囲内であると判定
されたとすると、プロセッサユニット1bのバススイッチ
5bは、共通バスアドレス比較回路10bの指令に基づいて
共通バス２と主メモリ6bとを結合し、これによつてアド
レス減算回路11bによって変換されたアドレスが、主メ
モリ用アドレスとして主メモリ6bに与えられるので、プ
ロセッサユニット1aのプロセッサ4aは、バススイッチ5
a,共通バス2,およびバススイッチ5bを介して主メモリ6b
の所定のアドレスに対してアクセスすることができる。

一方、プロセッサユニット1cの共通バスアドレス比較回
路10cでは、当然、共通バスアドレス値がレジスタ9c,8c
により定まる範囲内にないと判定され、従つてバススイ
ッチ5cはバス切換え指令を受けず、何ら被アクセス動作
は行なわれない。プロセッサユニット1a〜1c以外の各種
装置モジュール3a,3bも共通バスアドレスを受け、それ
により選択されたものがプロセッサ4a〜4cによりアクセ
スされることになる。ここで、各プロセッサユニット1a
〜1cのレジスタ9a〜9cおよびレジスタ8a〜8cの内容によ
り定まる範囲の共通バスアドレス空間上の領域，さらに
他の装置モジュールが共通バスアドレス空間上で占める
領域が重複してはならないということが、前提としてあ
ることに注意すべきである。

以上に説明したアドレス割付け方式では、各プロセッサ
ユニットに実装された主メモリの容量分の領域を、各プ
ロセッサユニット内のプロセッサの有するアドレス空間
のうち、それぞれ共通な共通バスアドレス空間内にすべ
て割付けるようにしているので、各プロセッサユニット
に実装可能な主メモリの総容量は、共通バスアドレス空
間の大きさによつて制限されることになる。

例えば第４図においては、各プロセッサユニットの主メ
モリの総容量は、次式のように制限される。

M₁＋M₂＋M₃≦Ｂ−Ａこのことは、プロセッサが自ユニット内の主メモリを共
通バスを介さず直接アクセスするための主メモリ用内部
アドレス空間の大きさや、各プロセッサユニットに実装
する主メモリの容量や、マルチプロセッサシステムを構
成するプロセッサユニットの台数に大きな制約を与える
ことになり、システムを構築する上での問題点となって
いる。

〔発明が解決しようとする課題〕

本発明の目的は、マルチプロセッサシステム構築の際に
おける、各プロセッサユニットのプロセッサが自ユニッ
ト内の主メモリに直接アクセスするための、主メモリ用
内部アドレス空間の大きさ（各プロセッサユニットに共
通の大きさ）や、各プロセッサユニットに実装可能な主
メモリの容量およびプロセッサユニットの接続台数に関
する制約が極めて小さくなるような、各プロセッサユニ
ットのプロセッサの持つアドレス空間の一部である共通
バスアドレス空間に対する、各プロセッサユニットの主
メモリのメモリアドレス割付け管理方式を提供すること
にある。

〔課題を解決するための手段〕

プロセッサと主メモリとを有する複数台のプロセッサユ
ニットを他の装置モジュールとともに共通バスに接続
し、各プロセッサユニットにおけるプロセッサが自プロ
セッサユニット内の主メモリをアクセスするのと同様の
手順で共通バス側をアクセスできるように構成されたマ
ルチプロセッサシステムにおいて、各プロセッサユニッ
トの主メモリと共通バスインターフェース部との間にア
ドレス変換メモリを設け、共通バスアドレス情報を、各
プロセッサユニットを重複なく指定可能な第１のビット
領域、アドレス変換メモリアクセス用の第２のビット領
域および主メモリのページ内アドレスを指定する第３の
ビット領域の３領域で構成し、アドレス変換メモリは、
自プロセッサユニット内の主メモリアドレス空間の大き
さをカバー可能なビット幅を有し、自プロセッサによっ
て情報の設定，変更が可能なメモリ領域からなり、主メ
モリの各領域のページアドレス情報が共通バスアドレス
情報の第２の領域の情報をアドレスとして格納されてお
り、共通バスアドレス情報の第２の領域の情報でアクセ
スされて該第２の領域の情報を自プロセッサユニット内
の主メモリの所定の領域のページアドレス情報に変換し
て主メモリに出力する構成とし、各プロセッサユニット
は、共通バス上に出力された第１の領域の情報が自プロ
セッサユニット用として共通バス上に設定されたアドレ
スの範囲内に含まれるときは、共通バス上に出力された
第２の領域の情報によりアドレス変換メモリをアクセス
してページアドレス情報として主メモリに与えるととも
に、共通バス上に出力された第３の領域の情報をページ
内アドレスとして主メモリに与えることにより、プロセ
ッサユニット内の主メモリが共通バスアドレス情報を出
力したプロセッサユニットあるいは他の装置モジュール
からも共通バスを介してアクセスできるようにする。

〔作用〕

本発明によれば、各プロセッサユニットにアドレス変換
メモリを設けることにより、与えられた共通バスアドレ
スをユニット内の任意の主メモリアドレスに変換するこ
とができるので、各プロセッサユニットの持つ主メモリ
の容量に相当する領域を、共通バスからのプロセッサユ
ニット内主メモリアクセス用として共通バスアドレス空
間内に割付ける必要がなく、それぞれの主メモリの容量
とは無関係に、より小さい領域を割付けるだけで済む。
従って、プロセッサユニットに実装する主メモリの容量
や共通バスに接続するプロセッサユニットの台数などに
関する制限が極めて緩く、自由度の大きいマルチプロセ
ッサシステムを構築することができるようになる。

〔実施例〕

第１図は本発明の一実施例を示す、プロセッサユニット
４台からなるマルチプロセッサシステムに適用した場合
の、本発明による各プロセッサユニットの主メモリのア
ドレス割付け方法を例示したものである。本図は、各プ
ロセッサユニットのプロセッサの持つアドレス空間を16
メガバイト（０番地〜Ｊ番地）として、そのうち主メモ
リ用の内部アドレス空間として０番地〜（Ｄ−１）番地
の８メガバイトを割付け、残りの８メガバイト（Ｄ番地
〜Ｊ番地）を共通バスアドレス空間として割付けた例を
示している。

プロセッサユニットａは領域a_Mの容量M₁₁バイトの、プ
ロセッサユニットｂは領域b_Mの容量M₁₂バイトの、プロ
セッサユニットｃは領域c_Mの容量M₁₃バイトの、プロセ
ッサユニットｄは領域d_Mの容量M₁₄バイトの主メモリを
それぞれ実装しており、各プロセッサユニットのプロセ
ッサは各々自ユニット内の主メモリを、Ｄ番地未満の主
メモリ用内部アドレス空間に対するアクセスで、直接的
にアクセスすることができる。各プロセッサがＤ番地以
上のアドレスでアクセスした場合は、それは共通バスア
ドレス空間に対するアクセスとなる。

共通バスアドレス空間上には、各プロセッサユニットご
とにある一定の領域を重複することなく割付け、それを
各プロセッサユニット内の主メモリを共通バス側からア
クセスするための領域とする。以後、これをウインド領
域と称することとし、プロセッサユニットａ用ウインド
領域をa_M″，プロセッサユニットｂ用ウインド領域を
b_M″，プロセッサユニットｃ用ウインド領域をc_M″，プ
ロセッサユニットｄ用ウインド領域をd_M″とする。第１
図においては、各プロセッサユニットごとに設けられた
ウインド領域は、それぞれ１メガバイトの領域を共通バ
スアドレス空間内に占有している。また、プロセッサユ
ニット以外の各種装置モジュール占有分は、共通バスア
ドレス空間の領域ｎのＩ番地〜Ｊ番地に割付けられてい
る。

いま、あるプロセッサユニットのプロセッサが、他のプ
ロセッサユニット内の主メモリに対してアクセスしよう
とする場合には、共通バスアドレス空間内の所望のプロ
セツサユニツト用のウインド領域に対してアクセスする
こととし、また他の装置モジュールからも同様にウイン
ド領域に対するアクセスにより、所望のプロセッサユニ
ット内の主メモリをアクセスできるものとする。

第２図は、以上に説明したアドレス割付けを可能にす
る、本発明によるシステム構成の実施例であり，特にプ
ロセッサユニット内のアドレスバス系統を主体に表わし
たものである。なお第２図では、プロセッサユニット1b
および1cの図示は省略している。

プロセッサユニット1a〜1dは共通バス２にそれぞれ接続
され、プロセッサユニット内のプロセッサ4a〜4dはバッ
ファゲート21a〜21cを介して主メモリ6a〜6bと接続さ
れ、バッファゲート22a〜22dを介して共通バス２と接続
される。また、主メモリ6a〜6dはアドレス変換メモリ27
a〜27d,バッファゲート23a〜23dを介して共通バス２に
も接続される。バッファゲート21a〜21d,バッファゲー
ト22a〜22d,バッファゲート23a〜23dにおけるゲートの
イネーブル／ディセーブルは、バス切換制御回路20a〜2
0dによつてコントロールされる。

内部アドレス比較回路7a〜7dは、プロセッサ4a〜4dから
出力されるアドレスの値と、予めハードウェア的に決め
られている固定値（第１図における“D"という値）とを
比較し、その結果をバス切換制御回路20a〜20dに与え
る。プロセッサ出力のアドレス値がこの固定値より小さ
い場合、バス切換制御回路20a〜20dはバッファゲート21
a〜21dをイネーブルとして、プロセッサ4a〜4dと主メモ
リ6a〜6dとを結合させる。また、そうでない場合には、
バス切換制御回路20a〜20dはバッファゲート22a〜22dを
イネーブルとして、プロセッサ4a〜4dと共通バス２とを
結合させる。（なおプロセッサ4a〜4dからの自ユニット
内の主メモリ6a〜6dおよび共通バス２に対するアクセス
に関しては、基本的に従来技術と変わりはない。）レジスタ25a〜25dは、各プロセッサユニットごとに共通
バスアドレス空間内に設けられたウインド領域のうち、
自プロセッサユニット用のウインド領域を示す共通バス
アドレス情報の上位数ビット分（ウインド領域の大きさ
によつてビツト数が異なる）の値を記憶しているレジス
タである。（なおレジスタ25a〜25dはスイッチであつて
もよい。）共通バスアドレス比較回路24a〜24dは、共通バス２から
与えられたアドレス値とレジスタ25a〜25dの内容とを比
較し、両者が一致した場合にはバス切換制御回路20a〜2
0dに、バッファゲート23a〜23dをイネーブルとして、主
メモリ6a〜6dとアドレス変換メモリ27a〜27dとを結合さ
せるように指令する。アドレス変換メモリ27a〜27dは、
セレクタ26a〜26dを介して共通バス２およびプロセッサ
4a〜4dと接続される。アドレス変換メモリ27a〜27dは、
プロセッサの持つアドレス空間のうちの主メモリ用内部
アドレス空間内の予め定められた領域に割付けられてお
り、プロセッサ4a〜4dが、アドレス変換メモリ27a〜27d
内の内容を設定，変更するためにこの領域にアクセスす
ると、信号SELによりセレクタ26a〜26dは、プロセッサ4
a〜4dとアドレス変換メモリ27a〜27dとを結合させるよ
うに切換えられて、プロセッサ出力のアドレスをアドレ
ス変換メモリ側に与える。これによりプロセッサ4a〜4d
は、アドレス変換メモリ27a〜27dをアクセスできるよう
になる。

プロセッサ4a〜4dがアドレス変換メモリ27a〜27dをアク
セスする場合以外は信号SELは無効であり、セレクタ26a
〜26dは共通バス２とアドレス変換メモリ27a〜27dとを
結合させるように動作し、共通バスアドレスをアドレス
変換メモリに供給する。アドレス変換メモリ27a〜27d
は、主メモリ用内部アドレス空間の大きさに応じて予め
定められた容量を持ち、そのメモリ内にはプロセッサ4a
〜4dにより変換アドレス値が格納されていて、アドレス
変換メモリに与えられるアドレスに応じたメモリセルか
らの出力値が、バッファゲート23a〜23dを介して主メモ
リ6a〜6dに与えられるようになっている。

第３図はアドレス変換の過程を説明するものであつて、
同図は第１図に示されたアドレス割付けに対応してい
る。まず、プロセッサユニット内の主メモリ用内部アド
レス空間（８メガバイト）を、１ページ４キロバイトを
単位としてページング管理するものとする。24ビットか
らなる共通バスアドレスのうち上位４ビット（ビット23
〜ビット20）は、自ユニット内主メモリアクセス用のウ
インド領域が選択されたか否かを判定するために使用さ
れ、ビット19〜ビット12の全８ビットはアドレス変換メ
モリに与えるアドレス、即ちアドレス変換テーブルのイ
ンデックスポインタとなり、ビット11〜ビット０の全12
ビットはページ内オフセットとしてそのまま主メモリに
与えられる。アドレス変換テーブル（メモリ）は、11ビ
ットからなるページ情報（ページナンバ）が256個まで
格納される。そしてインデックスポインタにより指定さ
れたテーブルに格納されていたページ情報が、主メモリ
アドレスのビット22〜ビット12として主メモリに与えら
れる。主メモリアドレスの最上位ビット（ビット23）
は、“0"として主メモリに与えるようにする。このよう
にして、与えられた共通バスアドレスから主メモリに与
えるべき主メモリアドレスが形成される。

いま、プロセッサユニット1aのプロセッサ4aが、プロセ
ッサユニット1d内の主メモリをアクセスしようとする場
合を考えるものとする。プロセッサ4aはバッファゲート
22aがイネーブルになることによつて共通バス２と結合
され、プロセッサユニット1dの主メモリアクセス用のウ
インド領域d_M″（第１図）を指すアドレスを共通バス２
上に出力する。プロセッサユニット1b〜1dは、その共通
バスアドレスを受けて共通バスアドレス比較回路24b〜2
4dにおいて、共通バスアドレスの上位４ビット（ビット
23〜ビット20）とレジスタ25b〜25dの内容（４ビット）
とを比較するが、その結果一致と判定するのはプロセッ
サ1dの共通バスアドレス比較回路24dのみであり他は反
応しない。同時に、プロセッサユニット1dが受けた共通
バスアドレスのうちビット19〜ビット12の全８ビット
が、セレクタ26dを介してアドレス変換メモリ27dに与え
られ、アドレス変換メモリ27dはそれにより選択される
メモリから全11ビットからなるページ情報を出力する。
そして共通バスアドレス比較回路24dからの一致判定の
通知によって、バス切換制御回路20dがバッファゲート2
3dをイネーブルにし、このページ情報とページ内オフセ
ットとしての共通バスアドレスのビット11〜ビット０の
全12ビットとを、主メモリ6dに与える。この際、アドレ
スビット23も値“0"としてバッファゲート23dを介して
主メモリ6dに与えられるものとする。（第２図では図示
省略）。

このようにしてプロセッサユニット1aのプロセッサ4a
は、プロセッサユニット1d内の主メモリの所定のアドレ
スに対してアクセスすることができる。プロセッサユニ
ット以外の各種装置モジュール3a,3bからの、プロセッ
サユニット内主メモリに対するアクセスも全く同様に処
理される。

ここで、共通バスアドレスと内部主メモリアドレスとの
変換の内容は、アクセスを受ける側のプロセッサユニッ
ト内のプロセッサが管理するのが原則である。従って、
通常プロセッサユニット内プロセッサおよび他の装置モ
ジュールは、あるプロセッサユニット内の主メモリをア
クセスしようとして、それに対応するウインド領域を指
す共通バスアドレスを出力するが、それがどのような内
部の主メモリアドレスに変換され、主メモリのどこにア
クセスを行なっているのかは直接的にはわからない。し
かしながらこの種のマルチプロセッサシステムでは、プ
ロセッサユニットが各種装置モジュール（入出力制御装
置，通信用制御装置）とデータのやりとりを行う場合、
プロセッサユニットは装置モジュールに対してコマンド
とともに、データ受け渡し対象となる自ユニット内主メ
モリに関するアドレス情報を与えるのが一般的であり、
コマンドを発するプロセッサユニットが全て管理してい
る以上、装置モジュールはプロセッサユニットにより与
えられたアドレス情報をもとにアクセスすれば良く、実
際に主メモリのどこをアクセスするのかを特に知る必要
はない。またあるプロセッサユニットが他のプロセッサ
ユニットの主メモリに対してアクセスするのは、所謂プ
ロセッサ間通信として扱われる場合が普通であり、その
場合、アクセスの対象となる主メモリの領域は、プロセ
ッサ間通信の役割に応じて限定できる。従って、プロセ
ッサ間通信専用として、アドレス変換メモリの固定のメ
モリに固定の変換値を格納しておき、それを全プロセッ
サユニットが承知しているようにすれば問題はない。

〔発明の効果〕

以上説明したように本発明によれば、プロセッサと主メ
モリを有するプロセッサが複数台、他の装置モジュール
とともに共通バスに接続され、その共通バスのアドレス
空間は各プロセッサユニットのプロセッサの持つアドレ
ス空間内に共通に割付けられ、プロセッサは自プロセッ
サユニット内の主メモリアクセスと全く同様の手順で、
即ちプロセッサの一つの機械語命令で共通バス側をアク
セスできるようなマルチプロセッサシステムにおいて、
各プロセッサユニットの主メモリと共通バスインターフ
ェース部との間にアドレス変換メモリを設け、共通バス
アドレス情報を、各プロセッサユニットを重複なく指定
可能な第１のビット領域、アドレス変換メモリアクセス
用の第２のビット領域および主メモリのページ内アドレ
スを指定する第３のビット領域の３領域で構成し、アド
レス変換メモリは、自プロセッサユニット内の主メモリ
アドレス空間の大きさをカバー可能なビット幅を有し、
自プロセッサによって情報の設定，変更が可能なメモリ
領域からなり、主メモリの各領域のページアドレス情報
が共通バスアドレス情報の第２の領域の情報をアドレス
として格納されており、共通バスアドレス情報の第２の
領域の情報でアクセスされて該第２の領域の情報を自プ
ロセッサユニット内の主メモリの所定の領域のページア
ドレス情報に変換して主メモリに出力する構成とし、各
プロセッサユニットは、共通バス上に出力された第１の
領域の情報が自プロセッサユニット用として共通バス上
に設定されたアドレスの範囲内に含まれるときは、共通
バス上に出力された第２の領域の情報によりアドレス変
換メモリをアクセスしてページアドレス情報として主メ
モリに与えるとともに、共通バス上に出力された第３の
領域の情報をページ内アドレスとして主メモリに与える
ようにしたので、各プロセッサユニットは、与えられた
共通バスアドレスをユニット内の任意の主メモリアドレ
スに変換することができるため、共通バスアドレス空間
上に設ける各プロセッサユニットの主メモリアクセス用
の領域は、各プロセッサユニットの持つ主メモリの容量
とは無関係に、ごく小さい領域を割付けるだけで済み、
共通バスアドレス空間の大きさが限定されているとこと
に起因する、プロセッサユニットに実装できる主メモリ
の容量や共通バスに接続できるプロセッサユニットの台
数に関する制限が極めて緩くなり、大容量の主メモリを
もったプロセッサユニット多数からなるマルチプロセッ
サシステムを構築できるようになるという効果が得られ
る。

【図面の簡単な説明】

第１図は本発明によるメモリアドレス割付けの実施例を
示す図、第２図は本発明によるマルチプロセッサシステムの実施
例の構成図、第３図は本発明によるメモリアドレス割付けおよびシス
テム実施例に基づくアドレス変換過程の説明図、第４図は従来方式によるメモリアドレス割付けの概念を
示す図、第５図は従来方式によるマルチプロセツサシステムの構
成例を示す図である。 1a〜1d……プロセッサユニット２……共通バス 3a,3b……各種装置モジュール 4a〜4d……プロセッサ 6a〜6d……主メモリ 7a〜7d……内部アドレス比較回路 20a〜20d……バス切換制御回路 21a〜21d,22a〜22d,23a〜23d……バッファゲート 24a〜24d……共通バスアドレス比較回路 25a〜25d……レジスタ 26a〜26d……セレクタ 27a〜27d……アドレス変換メモリ

Claims

【特許請求の範囲】

【請求項１】プロセッサと主メモリとを有する複数台の
プロセッサユニットを他の装置モジュールとともに共通
バスに接続し、各プロセッサユニットにおけるプロセッ
サが自プロセッサユニット内の主メモリをアクセスする
のと同様の手順で共通バス側をアクセスできるように構
成されたマルチプロセッサシステムにおいて、各プロセッサユニットの主メモリと共通バスインタフェ
ース部との間にアドレス変換メモリを設け、共通バスアドレス情報を、各プロセッサユニットを重複
なく指定可能な第１のビット領域、アドレス変換メモリ
アクセス用の第２のビット領域および主メモリのページ
内アドレスを指定する第３のビット領域の３領域で構成
し、アドレス変換メモリは、自プロセッサユニット内の主メ
モリアドレス空間の大きさをカバー可能なビット幅を有
し、自プロセッサによって情報と設定，変更が可能なメ
モリ領域からなり、主メモリの各領域のページアドレス
情報が共通バスアドレス情報の第２の領域の情報をアド
レスとして格納されており、共通バスアドレス情報の第
２の領域の情報でアクセスされて該第２の領域の情報を
自プロセッサユニット内の主メモリの所定の領域のペー
ジアドレス情報に変換して主メモリに出力する構成と
し、各プロセッサユニットは、共通バス上に出力された第１
の領域の情報が自プロセッサユニット用として共通バス
上に設定されたアドレスの範囲内に含まれるときは、共
通バス上に出力された第２の領域の情報によりアドレス
変換メモリをアクセスしてページアドレス情報として主
メモリに与えるとともに、共通バス上に出力された第３
の領域の情報をページ内アドレスとして主にメモリに与
えることを特徴とするメモリアドレス割付け管理方式。