JPH0492935A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0492935A JPH0492935A JP20844790A JP20844790A JPH0492935A JP H0492935 A JPH0492935 A JP H0492935A JP 20844790 A JP20844790 A JP 20844790A JP 20844790 A JP20844790 A JP 20844790A JP H0492935 A JPH0492935 A JP H0492935A
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- 230000010365 information processing Effects 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 abstract description 17
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000001771 impaired effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特に情報処理装置におけ
るバスインタフェースに関する。
るバスインタフェースに関する。
従来、情報処理装置において、ワード中のバイトデータ
の並びの順番はＬｉｔｔｌｅ Ｅｎｄｉａｎ（１ワー
ド１６ビツトの場合には第２図（ａ））かＢｉｇ Ｅ
ｎｄｉａｎ （１ワード１６ビツトの場合には第２図（
ｂ））のどちらかに固定であるか、またはどちらかを選
択できる情報処理装置においても、全てのデータに対し
て１つの並び順しか選択できない方式となっていた。
の並びの順番はＬｉｔｔｌｅ Ｅｎｄｉａｎ（１ワー
ド１６ビツトの場合には第２図（ａ））かＢｉｇ Ｅ
ｎｄｉａｎ （１ワード１６ビツトの場合には第２図（
ｂ））のどちらかに固定であるか、またはどちらかを選
択できる情報処理装置においても、全てのデータに対し
て１つの並び順しか選択できない方式となっていた。
上述した従来のバイトの並び順指定方式ではバイトの並
び順が固定である場合にはＬｉｔｔｌｅＥｎｄ ｉ ａ
ｎかＢｆｇ Ｅｎｄｉａｎのどちらか一方の並び順の
データしか扱うことができず並び順を選択できる場合も
ある並び順を選択すると、選択した並び順のデータしか
扱かうことができないのでレジスタ上のワードデータの
並び順と異なる並び順のＩ１０インタフェースをシステ
ムに接続することが困難であるという欠点がある。
び順が固定である場合にはＬｉｔｔｌｅＥｎｄ ｉ ａ
ｎかＢｆｇ Ｅｎｄｉａｎのどちらか一方の並び順の
データしか扱うことができず並び順を選択できる場合も
ある並び順を選択すると、選択した並び順のデータしか
扱かうことができないのでレジスタ上のワードデータの
並び順と異なる並び順のＩ１０インタフェースをシステ
ムに接続することが困難であるという欠点がある。
本発明の情報処理装置はレジスタ上のワードデータがメ
モリに格納される時またはメモリ上のワードデータがレ
ジスタ上に読み込まれる時に前記レジスタ上のワードデ
ータとメモリ上のワードデータのバイトの並びの指定を
ページ毎に行う機構を有している。
モリに格納される時またはメモリ上のワードデータがレ
ジスタ上に読み込まれる時に前記レジスタ上のワードデ
ータとメモリ上のワードデータのバイトの並びの指定を
ページ毎に行う機構を有している。
本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す。第１図において本実
施例の中央処理装置１１は本発明に関係あるユニットの
みが示されている。アドレス生成回路１はアクセスする
データの論理アドレスを生成し、アドレス変換回路２は
ページ毎に論理アドレスを物理アドレスに変換し、同時
に種々の記憶管理（ライトプロテクトやキャッシュ許可
等）を行うとともに、バイト順指定信号を生成する。バ
ス５，６はそれぞれシステムのアドレスバス、データバ
スである。バイト順変換回路３はアドレス変換回路２゛
によって生成される。バイト順指定信号８に応じてシス
テムのデータバス６と中央処理装置の内部バス７の間で
Ｌｉｔｔｌｅ ＥｎｄｉａｎｅＢｉｇ Ｅｎｄｉａ
ｎの変換を行なう。
施例の中央処理装置１１は本発明に関係あるユニットの
みが示されている。アドレス生成回路１はアクセスする
データの論理アドレスを生成し、アドレス変換回路２は
ページ毎に論理アドレスを物理アドレスに変換し、同時
に種々の記憶管理（ライトプロテクトやキャッシュ許可
等）を行うとともに、バイト順指定信号を生成する。バ
ス５，６はそれぞれシステムのアドレスバス、データバ
スである。バイト順変換回路３はアドレス変換回路２゛
によって生成される。バイト順指定信号８に応じてシス
テムのデータバス６と中央処理装置の内部バス７の間で
Ｌｉｔｔｌｅ ＥｎｄｉａｎｅＢｉｇ Ｅｎｄｉａ
ｎの変換を行なう。
次に本実施例の動作の詳細を説明する。まずアドレス生
成回路１によって生成された論理アドレスはアドレス変
換回路２によって物理アドレスに変換されるが、その際
ＴＬＢ（）ランスレージョンルックアサイドバッファ）
と呼ばれる連想記憶機構が使われる。第３図にＴＬＢの
１エントリを示ス。ＴＬＢのエントリは仮想アドレスペ
ージ番号１２とそれに対応する物理アドレスページ番号
１３と前記物理アドレスページ番号によって指定される
。ページに対する管理情報１４と、該ページ中のデータ
のバイト順指定ビット１５とにより構成される。ＴＬＢ
がヒツトした場合、アドレス変換が行なわれると同時に
ヒツトしたエントリのバイト順指定ビットの内容がアク
セスサイズと共にバイト順変換回路３に伝達され、リー
ドデータあるいはライトデータに対してバイト順変換が
必要な場合にはそれが行なわれる。仮に中央処理装置の
内部処理がＬｉｔｔｌｅ Ｅｎｄｉａｎで行なわれて
おり、１ワードの幅が１６ビツトでアクセスのサイズの
指定が１６ビツトと８ビツトの２種類であるとするとＢ
ｉｇ Ｅｎｄｉａｎに指定されているページ中の８ビ
ツトデータをアクセスした場合にバイト順変換が必要と
なる。この場合、バイト順変換回路３はリードデータあ
るいはライトデータの上位８ビツトと下位８ビツトの入
れかえを行なう。即わち第４図に示すようにシステムの
データバス６の上位８ビツト１６と中央処理装置の内部
バス７の下位８ビツト１９を接続しシステムデータバス
６の下位８ビツト１７とデータバス７の上位８ビツト１
８を接続する。バイト順変換が必要ない場合には第４図
（ｂ）に示すようにデータバス６の上位８ビツト１６と
データバス７の上位８ビツト１８を接続し、下位８ビツ
ト１７と下位８ビツト１９を接続する。
成回路１によって生成された論理アドレスはアドレス変
換回路２によって物理アドレスに変換されるが、その際
ＴＬＢ（）ランスレージョンルックアサイドバッファ）
と呼ばれる連想記憶機構が使われる。第３図にＴＬＢの
１エントリを示ス。ＴＬＢのエントリは仮想アドレスペ
ージ番号１２とそれに対応する物理アドレスページ番号
１３と前記物理アドレスページ番号によって指定される
。ページに対する管理情報１４と、該ページ中のデータ
のバイト順指定ビット１５とにより構成される。ＴＬＢ
がヒツトした場合、アドレス変換が行なわれると同時に
ヒツトしたエントリのバイト順指定ビットの内容がアク
セスサイズと共にバイト順変換回路３に伝達され、リー
ドデータあるいはライトデータに対してバイト順変換が
必要な場合にはそれが行なわれる。仮に中央処理装置の
内部処理がＬｉｔｔｌｅ Ｅｎｄｉａｎで行なわれて
おり、１ワードの幅が１６ビツトでアクセスのサイズの
指定が１６ビツトと８ビツトの２種類であるとするとＢ
ｉｇ Ｅｎｄｉａｎに指定されているページ中の８ビ
ツトデータをアクセスした場合にバイト順変換が必要と
なる。この場合、バイト順変換回路３はリードデータあ
るいはライトデータの上位８ビツトと下位８ビツトの入
れかえを行なう。即わち第４図に示すようにシステムの
データバス６の上位８ビツト１６と中央処理装置の内部
バス７の下位８ビツト１９を接続しシステムデータバス
６の下位８ビツト１７とデータバス７の上位８ビツト１
８を接続する。バイト順変換が必要ない場合には第４図
（ｂ）に示すようにデータバス６の上位８ビツト１６と
データバス７の上位８ビツト１８を接続し、下位８ビツ
ト１７と下位８ビツト１９を接続する。
以上本発明の一実施例について述べたが、１ワードのビ
ット数や中央処理装置の内部処理がＬｉｔｔｌｅ Ｅ
ｎｄｉａｎとＢｉｇ Ｅｎｄｉａｎのどちらであるか
ということや、アドレス変換をＴＬＢで行なうかメモリ
中のアドレス変換テーブルで行なうかということ等の条
件が変わっても本発明の効果は損なわれない。
ット数や中央処理装置の内部処理がＬｉｔｔｌｅ Ｅ
ｎｄｉａｎとＢｉｇ Ｅｎｄｉａｎのどちらであるか
ということや、アドレス変換をＴＬＢで行なうかメモリ
中のアドレス変換テーブルで行なうかということ等の条
件が変わっても本発明の効果は損なわれない。
以上説明したように本発明はレジスタ上のワードデータ
がメモリに格納される時またはメモリ上のワードデータ
がレジスタに読み込まれる時に前記レジスタ上のワード
データとメモリ上のワードデータのバイトの並びの指定
をページ毎に行う機構を有することによりレジスタ上の
ワードデータの並び順と異なる並び順のＩ１０インタフ
ェースをシステムに接続することを著（容易にする効果
がある。
がメモリに格納される時またはメモリ上のワードデータ
がレジスタに読み込まれる時に前記レジスタ上のワード
データとメモリ上のワードデータのバイトの並びの指定
をページ毎に行う機構を有することによりレジスタ上の
ワードデータの並び順と異なる並び順のＩ１０インタフ
ェースをシステムに接続することを著（容易にする効果
がある。
第１図は本発明の一実施例を示す構成図、第２図（ａ）
、第２図（ｂ）は１ワード中のバイトの並び順を示す図
、第３図はＴＬＢのエン） ＩＪの構成を示す図、第４
図（ａ）、第４図（ｂ）はバイトの並び順変換回路の動
作を説明する図である。 １・・・アドレス生成回路、２・・・アドレス変換回路
、３・・・バイトの並び順変換回路、４・・・論理アド
レス線、５・・・システムアドレスバス、６・・・シス
テムデータパス、７・・・中央処理装置内部データバス
、８・・・バイトの並び順指定信号、９・・・メモリ、
１０・・・入出力インタフェース回路、１１・・・中央
処理装置、１２・・・論理アドレスページ番号、１３・
・・物理アドレスページ番号、１４・・・ページ管理情
報、１５・・・バイトの並び順指定ビット、１６・・・
システムデータバス上位８ビツト、１７・・・システム
データバス下位８ビツト、１８・・・中央処理装置内部
データバス上位８ビツト、１９・・・中央処理装置内部
データバス下位８ビツト。
、第２図（ｂ）は１ワード中のバイトの並び順を示す図
、第３図はＴＬＢのエン） ＩＪの構成を示す図、第４
図（ａ）、第４図（ｂ）はバイトの並び順変換回路の動
作を説明する図である。 １・・・アドレス生成回路、２・・・アドレス変換回路
、３・・・バイトの並び順変換回路、４・・・論理アド
レス線、５・・・システムアドレスバス、６・・・シス
テムデータパス、７・・・中央処理装置内部データバス
、８・・・バイトの並び順指定信号、９・・・メモリ、
１０・・・入出力インタフェース回路、１１・・・中央
処理装置、１２・・・論理アドレスページ番号、１３・
・・物理アドレスページ番号、１４・・・ページ管理情
報、１５・・・バイトの並び順指定ビット、１６・・・
システムデータバス上位８ビツト、１７・・・システム
データバス下位８ビツト、１８・・・中央処理装置内部
データバス上位８ビツト、１９・・・中央処理装置内部
データバス下位８ビツト。
Claims (1)
- レジスタ上のワードデータがメモリに格納される時また
はメモリ上のワードデータがレジスタに読み込まれる時
に前記レジスタ上のワードデータとメモリ上のワードデ
ータのバイトの並びの指定をページ毎に行う機構を有す
ることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20844790A JPH0492935A (ja) | 1990-08-06 | 1990-08-06 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20844790A JPH0492935A (ja) | 1990-08-06 | 1990-08-06 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0492935A true JPH0492935A (ja) | 1992-03-25 |
Family
ID=16556359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20844790A Pending JPH0492935A (ja) | 1990-08-06 | 1990-08-06 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0492935A (ja) |
-
1990
- 1990-08-06 JP JP20844790A patent/JPH0492935A/ja active Pending
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