JPS6047624B2 - アドレス変換制御方式 - Google Patents

アドレス変換制御方式

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JPS6047624B2
JPS6047624B2 JP57113310A JP11331082A JPS6047624B2 JP S6047624 B2 JPS6047624 B2 JP S6047624B2 JP 57113310 A JP57113310 A JP 57113310A JP 11331082 A JP11331082 A JP 11331082A JP S6047624 B2 JPS6047624 B2 JP S6047624B2
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Description

【発明の詳細な説明】 （２）発明の技術分野 本発明は、アドレス変換制御方式、特にＴＬＢの如きア
ドレス変換バッファ上に記憶保護キイを格納しておいて
記憶保護チェックを行う機能をもつデータ処理装置にお
いて、記憶保護チェックを行うことを要しないモードに
は、上記アドレス変換バッファ上に所望の変換対が存在
しなくてアドレス変換機構が用いられたとき、その変換
結果の変換対をアドレス変換バッファ上に登録しないよ
うに制御するアドレス変換制御方式に関するものである
。
（Ｂ）技術の背景と問題点 従来から、仮想記憶方式を採用したデータ処理装置にお
いては、実効アドレスを物理アドレスに変換するアドレ
ス変換機構をもち、かつ一旦変換された結果を変換対の
形で格納するアドレス変換バッファをもうけて再度の変
換に当つて当該バッファの内容を利用して変換する構成
が採用されている。
このような構成は、実効アドレスが論理アドレスでつて
、当該論理アドレスを物理アドレスに変換する場合に利
用されるだけでなく、実効アドレスが実アドレスである
場合にも利用される。
これは、記憶保護を行うための記憶保護キイを上記アド
レス変換バッファ上に格納しておき、メモリ・アクセス
時に上記アドレス変換バッファが索引さ１れることを利
用して、記憶保護チェックを行わせる構成が採られてい
るからてある。即ち、実効アドレスが実アドレスである
場合にも、変換対を記憶保護キイと一緒にアドレス変換
バッファ上に格納しておき、実アドレスによるアクセス
時にもア丁ドレス変換バッファを索引して、記憶保護キ
イによるチェックを行うようにされる。しかし、記憶保
護チェックを行わなくても足りる場合がある。
このような場合に新しく変換された変換結果をアドレス
変換バッファに書込むことは、記憶保護チェックを必要
としない実効アドレスによつて、アドレス変換バッファ
が非所望に書替えられることが生じる。（Ｃ）発明の目
的と構成 本発明は上記の点を解決することを目的としており、本
発明のアドレス変換制御方式は、実効アドレスを物理ア
ドレスに変換するアドレス変換機構と、当該変換された
結果の変換対を記憶するアドレス変換バッファと、上記
実効アドレスを一時的にセーブするボート・レジスタと
がもうけられてなり、上記アドレス変換バッファ上に記
憶保護キイを格納してなるデータ処理装置において、上
記アドレス変換バッファを索引て上記保護キイにもをづ
く記憶保護チェックを行う必要のある記憶保護チェック
・モードと、上記保護キイにもとづく記憶保護チェック
を行うことを要しない非チェック・モードとをもうけ、
上記記憶保護チェック・モード時において上記アドレス
変換機構によるアドレス変換が行われた際に当該変換結
果を上記アドレス変換バッファ上に格納するよう制御し
、かつ上記非チェック・モード時において上記アドレス
変換機構によるアドレス変換が行われた際に当該変換結
果を上記ボート・レジスタ上に書込んで上記アドレス変
換バッファ上に格納することなく利用するようにしたこ
とを特徴としてい５る。
以下図面を参照しつつ説明する。（Ｄ）発明の実施例 第１図は従来のアドレス変換制御方式の一例、第２図は
本発明の一実施例を示す。
第１図において、１は実効アドレス・レジスタ３であつ
て実効アドレスがセットされるもの、２はアドレス変換
バッファであつて図示の場合にはＰＲｌＭＡＲＹ（５Ａ
ＬＴＥＲＮＡＴＥとの２っのブロックによつて構成され
ているもの、３，４は夫々比較器、５はＳＴＯスタック
、６は変換結果アドレ３ス●レジスタ、７はボート●レ
ジスタ、８はアドレス変換機構を表わしている。
アドレス変換バッファ２には、各ブロック内のエントリ
として、（１）バリッド・ビット■、（Ｉｉ）多重仮想
記憶を制御するＳＴＯＩＤｌ（Ｉｉｉ）実効アドレスの
４ビット１８ＪないしＲｌｌＪｌ（ＩＶ）当該実効アド
レスに対応する物理アドレスのビットＲ８ＪないしＲｌ
９ョ、（ｖ）２Ｋバイト単位に対応して記憶保護のため
にもうけられる２個の記憶保護キイが与えられている。
従来公知の如く、処理実行のために実効アドレスがレジ
スタ１にセットされると、実効アドレスのビットＲｌ２
ＪないしＲｌ９ｊによつてアドレス変換バッファ２が索
引される。そして、このときアドレス変換バッファ２か
ら読出された内容中の実効アドレスＲ８ＪないしＲｌｌ
Ｊは、比較器３および４においてレジスタ１上のビット
Ｒ８ＪないしＲｌｌＪと比較される。このとき、比較器
３およびフ４内において、上述のバリッド・ビットＶに
よつて読出された内容の有効性が確められ、また上記Ｓ
ＴＯスタッフ５の内容と上゛記読出された内容中のＳＴ
ＯＩＤとが照合される。上記バリッド・ビット■が有効
を示し、かつ上ｊ記実効アドレスＲ８ＪないしＲｌｌＪ
の比較において一致が得られ、かつ上記ＳＴＯＩＤの照
合がとれていた楊合、例えばとれていたのが比較器３で
あるとすると、このときアドレス変換バッファ２のＰＲ
ｉＭＡＲＹ側から読出された物理アドレスＲ８Ｊ”ない
しＲｌ９Ｊが変換結果アドレス・レジスタ６にセットさ
れる。
一方実効アドレス・レジスタ１上のビットＲ２ＯＪない
しＲ３ｌＪが変換結果レジスタ６に転送される。これに
よつて、変換結果レジスタ６上には、物理アドレスＲ８
ＪないしＲ３ｌｊが変換結果としてセットされた形とな
り、メモリ・アクセスに利用される。なお、このとき、
実効アドレス・レジスタ１の全内容がボート・レジスタ
７にセーブされて、アドレス変換バッファ２上に所望の
変換対（実効アドレスＲ８．．〜Ｒｌｌｊと物理アドレ
スＲ８Ｊ−Ｒｌ９Ｊ）が存在しなかつた場合などの際の
再アクセスのために備える。上記アドレス変換バッファ
２に対する索引の結果ヒットするものがなかつた場合、
実効アドレス●レジスタ１の内容にもとづいてアドレス
変換機構８が起動される。
そして従来公知の如く煩雑な処理を経て、実効アドレス
に対応する物理アドレスが抽出され、その結果がアドレ
ス変換バッファ２に格納される（図示Ａ）。この格納さ
れた内容は、上記セーブしておいたボート・レジスタ７
の内容が実効アドレス・レジスタ１にセットされ（図示
Ｂ）、これによつてアドレス変換バッファ２の内容を索
引することにより読出され、所望の物理アドレスがレジ
スタ６にセットされる。従来から仮想記憶方式を採用し
ているデータ処理装置においては上述のように動作する
が、実効アドレスが実アドレスで与えられている場合に
おいても、上記記憶保護キイによる記憶保護チェックの
ために、アドレス変換バッファ２に対する索引が行われ
る。
しかし、上記記憶保護キイによる記憶保護チェックを必
要としない場合もあり、このような場合において上述の
如くアドレス変換バッファ２に対する索引とアドレス変
換機構８による変換と行われて変換結果がアドレス変換
バッファ２に格納される形となるのは好ましくない。
これは、記憶保護チェックを行う必要のない実効アドレ
スによるメモリ・アクセスのために、アドレス変換バッ
ファ２の内容が占められてゆくからである。第２図は本
発明の一実施例を示し、図中の符号１ないし８は第１図
に対応し、第２図の構成は図示符号９の如くアドレス変
換機構８からの出力がボート・レジスタ７にセットでき
るバスをもうけている点において第１図図示のものと異
なつている。
通常の動作モード、即ちアドレス変換バッファ２を索引
して記憶保護キイにもとづく記憶保護チェックを行う必
要がある記憶保護チェック・モードにおいては、第１図
を参照して説明したと全く同じ動作てあり、改め説明す
ることを省略する。
そして本発明にいう非チェック●モードにおいては、次
のように処理される。即ち、実効アドレスが実効アドレ
ス◆レジスタ１にセットされ、アドレス変換バッファ２
が索引され、所望の変換対が存在した即ちヒットした場
合に変換結果アドレス◆レジスタ６に物理アドレスがセ
ットされる・・ ・・・・態様については上記記憶保護
チェック・モードの場合と同じである。
ただ、このとき、上述の記憶保護キイによるチェックが
行われるが、その結果は無視するようにされる。また上
記においてヒットされなかつた場合にアドレス変換機構
８が起動されて、所望の物理アドレスが抽出される迄の
処理態様についても、上記記憶保護チェック・モードの
場合と全く同じである。
しかし、当該ヒットされなかつた場合の処理態様におい
て、アドレス変換機構８から物理アドレスが抽出された
とき、その結果がボート・レジスタ７の内容中のビット
Ｒ８ＪないしＲｌ９Ｊにオーバライトされる。即ち、記
憶保護チェック・モードのときのようにアドレス変換バ
ッファ２に格納されない。そして、上記変換結果は、ボ
ートレジスタ７から実効アドレス◆レジスタ１にセット
された上で変換結果レジスタ６に転送される。（Ｅ）発
明の効果以上説明した如く、本発明によれば、記憶保護
ノチエツクを必要としない実効アドレスによるメモリ・
アクセスの際に生じた変換対によつて、アドレス変換バ
ッファの内容が非所望に置き換えられてしまうことを防
止でき、効率のよいアドレス変換方式を提供することが
できる。
夕図面の簡単な説明第１図は従来のアドレス変換制御方
式の一例、第２図は本発明の一実施例を示す。
図中、１は実効アドレス・レジスタ、２はアドレス変換
バッファ、３，４は夫々比較器、５はθＳＴＯスタック
、６は変換結果レジスタ、７はボート●レジスタ、８は
アドレス変換機構を表わしている。

Claims (1)

    【特許請求の範囲】
  1. １ 実効アドレスを物理アドレスに変換するアドレス変
    換機構と、当該変換された結果の変換対を記憶するアド
    レス変換バッファと、上記実効アドレスを一時的にセー
    ブするポート・レジスタとがもうけられてなり、上記ア
    ドレス変換バッファ上に記憶保護キイを格納してなるデ
    ータ処理装置において、上記アドレス変換バッファを索
    引して上記保護キイにをとづく記憶保護チェックを行う
    必要のある記憶保護チェック・モードと、上記保護キイ
    にもとづく記憶保護チェックを行うことを要しない非チ
    ェック・モードとをもうけ、上記記憶保護チェック・モ
    ード時において上記アドレス変換機構によるアドレス変
    換が行われた際に当該変換結果を上記アドレス変換バッ
    ファ上に格納するよう制御し、かつ上記非チェック・モ
    ード時において上記アドレス変換機構によるアドレス変
    換が行われた際に当該変換結果を上記ポート・レジスタ
    上に書込んで上記アドレス変換バッファ上に格納するこ
    となく利用するようにしたことを特徴とするアドレス変
    換制御方式。
JP57113310A 1982-06-30 1982-06-30 アドレス変換制御方式 Expired JPS6047624B2 (ja)

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KR1019830002935A KR890000102B1 (ko) 1982-06-30 1983-06-29 아드레스 변환 제어방식
US06/509,868 US4604688A (en) 1982-06-30 1983-06-30 Address translation buffer control system
EP83303785A EP0098168B1 (en) 1982-06-30 1983-06-30 Address translation buffer control system
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ES523748A ES523748A0 (es) 1982-06-30 1983-06-30 Sistema de control de traduccion de direcciones en un sistema de proceso de datos.
BR8303526A BR8303526A (pt) 1982-06-30 1983-06-30 Sistema de controle de traducao de endereco

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AU (1) AU543336B2 (ja)
BR (1) BR8303526A (ja)
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