JPS6047624B2 - アドレス変換制御方式 - Google Patents
アドレス変換制御方式Info
- Publication number
- JPS6047624B2 JPS6047624B2 JP57113310A JP11331082A JPS6047624B2 JP S6047624 B2 JPS6047624 B2 JP S6047624B2 JP 57113310 A JP57113310 A JP 57113310A JP 11331082 A JP11331082 A JP 11331082A JP S6047624 B2 JPS6047624 B2 JP S6047624B2
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- Japan
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- address
- address translation
- translation
- buffer
- memory protection
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1458—Protection against unauthorised use of memory or access to memory by checking the subject access rights
- G06F12/1466—Key-lock mechanism
- G06F12/1475—Key-lock mechanism in a virtual system, e.g. with translation means
-
- G—PHYSICS
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- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Security & Cryptography (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Storage Device Security (AREA)
Description
【発明の詳細な説明】
(2)発明の技術分野
本発明は、アドレス変換制御方式、特にTLBの如きア
ドレス変換バッファ上に記憶保護キイを格納しておいて
記憶保護チェックを行う機能をもつデータ処理装置にお
いて、記憶保護チェックを行うことを要しないモードに
は、上記アドレス変換バッファ上に所望の変換対が存在
しなくてアドレス変換機構が用いられたとき、その変換
結果の変換対をアドレス変換バッファ上に登録しないよ
うに制御するアドレス変換制御方式に関するものである
。
ドレス変換バッファ上に記憶保護キイを格納しておいて
記憶保護チェックを行う機能をもつデータ処理装置にお
いて、記憶保護チェックを行うことを要しないモードに
は、上記アドレス変換バッファ上に所望の変換対が存在
しなくてアドレス変換機構が用いられたとき、その変換
結果の変換対をアドレス変換バッファ上に登録しないよ
うに制御するアドレス変換制御方式に関するものである
。
(B)技術の背景と問題点
従来から、仮想記憶方式を採用したデータ処理装置にお
いては、実効アドレスを物理アドレスに変換するアドレ
ス変換機構をもち、かつ一旦変換された結果を変換対の
形で格納するアドレス変換バッファをもうけて再度の変
換に当つて当該バッファの内容を利用して変換する構成
が採用されている。
いては、実効アドレスを物理アドレスに変換するアドレ
ス変換機構をもち、かつ一旦変換された結果を変換対の
形で格納するアドレス変換バッファをもうけて再度の変
換に当つて当該バッファの内容を利用して変換する構成
が採用されている。
このような構成は、実効アドレスが論理アドレスでつて
、当該論理アドレスを物理アドレスに変換する場合に利
用されるだけでなく、実効アドレスが実アドレスである
場合にも利用される。
、当該論理アドレスを物理アドレスに変換する場合に利
用されるだけでなく、実効アドレスが実アドレスである
場合にも利用される。
これは、記憶保護を行うための記憶保護キイを上記アド
レス変換バッファ上に格納しておき、メモリ・アクセス
時に上記アドレス変換バッファが索引さ1れることを利
用して、記憶保護チェックを行わせる構成が採られてい
るからてある。即ち、実効アドレスが実アドレスである
場合にも、変換対を記憶保護キイと一緒にアドレス変換
バッファ上に格納しておき、実アドレスによるアクセス
時にもア丁ドレス変換バッファを索引して、記憶保護キ
イによるチェックを行うようにされる。しかし、記憶保
護チェックを行わなくても足りる場合がある。
レス変換バッファ上に格納しておき、メモリ・アクセス
時に上記アドレス変換バッファが索引さ1れることを利
用して、記憶保護チェックを行わせる構成が採られてい
るからてある。即ち、実効アドレスが実アドレスである
場合にも、変換対を記憶保護キイと一緒にアドレス変換
バッファ上に格納しておき、実アドレスによるアクセス
時にもア丁ドレス変換バッファを索引して、記憶保護キ
イによるチェックを行うようにされる。しかし、記憶保
護チェックを行わなくても足りる場合がある。
このような場合に新しく変換された変換結果をアドレス
変換バッファに書込むことは、記憶保護チェックを必要
としない実効アドレスによつて、アドレス変換バッファ
が非所望に書替えられることが生じる。(C)発明の目
的と構成 本発明は上記の点を解決することを目的としており、本
発明のアドレス変換制御方式は、実効アドレスを物理ア
ドレスに変換するアドレス変換機構と、当該変換された
結果の変換対を記憶するアドレス変換バッファと、上記
実効アドレスを一時的にセーブするボート・レジスタと
がもうけられてなり、上記アドレス変換バッファ上に記
憶保護キイを格納してなるデータ処理装置において、上
記アドレス変換バッファを索引て上記保護キイにもをづ
く記憶保護チェックを行う必要のある記憶保護チェック
・モードと、上記保護キイにもとづく記憶保護チェック
を行うことを要しない非チェック・モードとをもうけ、
上記記憶保護チェック・モード時において上記アドレス
変換機構によるアドレス変換が行われた際に当該変換結
果を上記アドレス変換バッファ上に格納するよう制御し
、かつ上記非チェック・モード時において上記アドレス
変換機構によるアドレス変換が行われた際に当該変換結
果を上記ボート・レジスタ上に書込んで上記アドレス変
換バッファ上に格納することなく利用するようにしたこ
とを特徴としてい5る。
変換バッファに書込むことは、記憶保護チェックを必要
としない実効アドレスによつて、アドレス変換バッファ
が非所望に書替えられることが生じる。(C)発明の目
的と構成 本発明は上記の点を解決することを目的としており、本
発明のアドレス変換制御方式は、実効アドレスを物理ア
ドレスに変換するアドレス変換機構と、当該変換された
結果の変換対を記憶するアドレス変換バッファと、上記
実効アドレスを一時的にセーブするボート・レジスタと
がもうけられてなり、上記アドレス変換バッファ上に記
憶保護キイを格納してなるデータ処理装置において、上
記アドレス変換バッファを索引て上記保護キイにもをづ
く記憶保護チェックを行う必要のある記憶保護チェック
・モードと、上記保護キイにもとづく記憶保護チェック
を行うことを要しない非チェック・モードとをもうけ、
上記記憶保護チェック・モード時において上記アドレス
変換機構によるアドレス変換が行われた際に当該変換結
果を上記アドレス変換バッファ上に格納するよう制御し
、かつ上記非チェック・モード時において上記アドレス
変換機構によるアドレス変換が行われた際に当該変換結
果を上記ボート・レジスタ上に書込んで上記アドレス変
換バッファ上に格納することなく利用するようにしたこ
とを特徴としてい5る。
以下図面を参照しつつ説明する。(D)発明の実施例
第1図は従来のアドレス変換制御方式の一例、第2図は
本発明の一実施例を示す。
本発明の一実施例を示す。
第1図において、1は実効アドレス・レジスタ3であつ
て実効アドレスがセットされるもの、2はアドレス変換
バッファであつて図示の場合にはPRlMARY(5A
LTERNATEとの2っのブロックによつて構成され
ているもの、3,4は夫々比較器、5はSTOスタック
、6は変換結果アドレ3ス●レジスタ、7はボート●レ
ジスタ、8はアドレス変換機構を表わしている。
て実効アドレスがセットされるもの、2はアドレス変換
バッファであつて図示の場合にはPRlMARY(5A
LTERNATEとの2っのブロックによつて構成され
ているもの、3,4は夫々比較器、5はSTOスタック
、6は変換結果アドレ3ス●レジスタ、7はボート●レ
ジスタ、8はアドレス変換機構を表わしている。
アドレス変換バッファ2には、各ブロック内のエントリ
として、(1)バリッド・ビット■、(Ii)多重仮想
記憶を制御するSTOIDl(Iii)実効アドレスの
4ビット18JないしRllJl(IV)当該実効アド
レスに対応する物理アドレスのビットR8JないしRl
9ョ、(v)2Kバイト単位に対応して記憶保護のため
にもうけられる2個の記憶保護キイが与えられている。
として、(1)バリッド・ビット■、(Ii)多重仮想
記憶を制御するSTOIDl(Iii)実効アドレスの
4ビット18JないしRllJl(IV)当該実効アド
レスに対応する物理アドレスのビットR8JないしRl
9ョ、(v)2Kバイト単位に対応して記憶保護のため
にもうけられる2個の記憶保護キイが与えられている。
従来公知の如く、処理実行のために実効アドレスがレジ
スタ1にセットされると、実効アドレスのビットRl2
JないしRl9jによつてアドレス変換バッファ2が索
引される。そして、このときアドレス変換バッファ2か
ら読出された内容中の実効アドレスR8JないしRll
Jは、比較器3および4においてレジスタ1上のビット
R8JないしRllJと比較される。このとき、比較器
3およびフ4内において、上述のバリッド・ビットVに
よつて読出された内容の有効性が確められ、また上記S
TOスタッフ5の内容と上゛記読出された内容中のST
OIDとが照合される。上記バリッド・ビット■が有効
を示し、かつ上j記実効アドレスR8JないしRllJ
の比較において一致が得られ、かつ上記STOIDの照
合がとれていた楊合、例えばとれていたのが比較器3で
あるとすると、このときアドレス変換バッファ2のPR
iMARY側から読出された物理アドレスR8J”ない
しRl9Jが変換結果アドレス・レジスタ6にセットさ
れる。
スタ1にセットされると、実効アドレスのビットRl2
JないしRl9jによつてアドレス変換バッファ2が索
引される。そして、このときアドレス変換バッファ2か
ら読出された内容中の実効アドレスR8JないしRll
Jは、比較器3および4においてレジスタ1上のビット
R8JないしRllJと比較される。このとき、比較器
3およびフ4内において、上述のバリッド・ビットVに
よつて読出された内容の有効性が確められ、また上記S
TOスタッフ5の内容と上゛記読出された内容中のST
OIDとが照合される。上記バリッド・ビット■が有効
を示し、かつ上j記実効アドレスR8JないしRllJ
の比較において一致が得られ、かつ上記STOIDの照
合がとれていた楊合、例えばとれていたのが比較器3で
あるとすると、このときアドレス変換バッファ2のPR
iMARY側から読出された物理アドレスR8J”ない
しRl9Jが変換結果アドレス・レジスタ6にセットさ
れる。
一方実効アドレス・レジスタ1上のビットR2OJない
しR3lJが変換結果レジスタ6に転送される。これに
よつて、変換結果レジスタ6上には、物理アドレスR8
JないしR3ljが変換結果としてセットされた形とな
り、メモリ・アクセスに利用される。なお、このとき、
実効アドレス・レジスタ1の全内容がボート・レジスタ
7にセーブされて、アドレス変換バッファ2上に所望の
変換対(実効アドレスR8..〜Rlljと物理アドレ
スR8J−Rl9J)が存在しなかつた場合などの際の
再アクセスのために備える。上記アドレス変換バッファ
2に対する索引の結果ヒットするものがなかつた場合、
実効アドレス●レジスタ1の内容にもとづいてアドレス
変換機構8が起動される。
しR3lJが変換結果レジスタ6に転送される。これに
よつて、変換結果レジスタ6上には、物理アドレスR8
JないしR3ljが変換結果としてセットされた形とな
り、メモリ・アクセスに利用される。なお、このとき、
実効アドレス・レジスタ1の全内容がボート・レジスタ
7にセーブされて、アドレス変換バッファ2上に所望の
変換対(実効アドレスR8..〜Rlljと物理アドレ
スR8J−Rl9J)が存在しなかつた場合などの際の
再アクセスのために備える。上記アドレス変換バッファ
2に対する索引の結果ヒットするものがなかつた場合、
実効アドレス●レジスタ1の内容にもとづいてアドレス
変換機構8が起動される。
そして従来公知の如く煩雑な処理を経て、実効アドレス
に対応する物理アドレスが抽出され、その結果がアドレ
ス変換バッファ2に格納される(図示A)。この格納さ
れた内容は、上記セーブしておいたボート・レジスタ7
の内容が実効アドレス・レジスタ1にセットされ(図示
B)、これによつてアドレス変換バッファ2の内容を索
引することにより読出され、所望の物理アドレスがレジ
スタ6にセットされる。従来から仮想記憶方式を採用し
ているデータ処理装置においては上述のように動作する
が、実効アドレスが実アドレスで与えられている場合に
おいても、上記記憶保護キイによる記憶保護チェックの
ために、アドレス変換バッファ2に対する索引が行われ
る。
に対応する物理アドレスが抽出され、その結果がアドレ
ス変換バッファ2に格納される(図示A)。この格納さ
れた内容は、上記セーブしておいたボート・レジスタ7
の内容が実効アドレス・レジスタ1にセットされ(図示
B)、これによつてアドレス変換バッファ2の内容を索
引することにより読出され、所望の物理アドレスがレジ
スタ6にセットされる。従来から仮想記憶方式を採用し
ているデータ処理装置においては上述のように動作する
が、実効アドレスが実アドレスで与えられている場合に
おいても、上記記憶保護キイによる記憶保護チェックの
ために、アドレス変換バッファ2に対する索引が行われ
る。
しかし、上記記憶保護キイによる記憶保護チェックを必
要としない場合もあり、このような場合において上述の
如くアドレス変換バッファ2に対する索引とアドレス変
換機構8による変換と行われて変換結果がアドレス変換
バッファ2に格納される形となるのは好ましくない。
要としない場合もあり、このような場合において上述の
如くアドレス変換バッファ2に対する索引とアドレス変
換機構8による変換と行われて変換結果がアドレス変換
バッファ2に格納される形となるのは好ましくない。
これは、記憶保護チェックを行う必要のない実効アドレ
スによるメモリ・アクセスのために、アドレス変換バッ
ファ2の内容が占められてゆくからである。第2図は本
発明の一実施例を示し、図中の符号1ないし8は第1図
に対応し、第2図の構成は図示符号9の如くアドレス変
換機構8からの出力がボート・レジスタ7にセットでき
るバスをもうけている点において第1図図示のものと異
なつている。
スによるメモリ・アクセスのために、アドレス変換バッ
ファ2の内容が占められてゆくからである。第2図は本
発明の一実施例を示し、図中の符号1ないし8は第1図
に対応し、第2図の構成は図示符号9の如くアドレス変
換機構8からの出力がボート・レジスタ7にセットでき
るバスをもうけている点において第1図図示のものと異
なつている。
通常の動作モード、即ちアドレス変換バッファ2を索引
して記憶保護キイにもとづく記憶保護チェックを行う必
要がある記憶保護チェック・モードにおいては、第1図
を参照して説明したと全く同じ動作てあり、改め説明す
ることを省略する。
して記憶保護キイにもとづく記憶保護チェックを行う必
要がある記憶保護チェック・モードにおいては、第1図
を参照して説明したと全く同じ動作てあり、改め説明す
ることを省略する。
そして本発明にいう非チェック●モードにおいては、次
のように処理される。即ち、実効アドレスが実効アドレ
ス◆レジスタ1にセットされ、アドレス変換バッファ2
が索引され、所望の変換対が存在した即ちヒットした場
合に変換結果アドレス◆レジスタ6に物理アドレスがセ
ットされる・・ ・・・・態様については上記記憶保護
チェック・モードの場合と同じである。
のように処理される。即ち、実効アドレスが実効アドレ
ス◆レジスタ1にセットされ、アドレス変換バッファ2
が索引され、所望の変換対が存在した即ちヒットした場
合に変換結果アドレス◆レジスタ6に物理アドレスがセ
ットされる・・ ・・・・態様については上記記憶保護
チェック・モードの場合と同じである。
ただ、このとき、上述の記憶保護キイによるチェックが
行われるが、その結果は無視するようにされる。また上
記においてヒットされなかつた場合にアドレス変換機構
8が起動されて、所望の物理アドレスが抽出される迄の
処理態様についても、上記記憶保護チェック・モードの
場合と全く同じである。
行われるが、その結果は無視するようにされる。また上
記においてヒットされなかつた場合にアドレス変換機構
8が起動されて、所望の物理アドレスが抽出される迄の
処理態様についても、上記記憶保護チェック・モードの
場合と全く同じである。
しかし、当該ヒットされなかつた場合の処理態様におい
て、アドレス変換機構8から物理アドレスが抽出された
とき、その結果がボート・レジスタ7の内容中のビット
R8JないしRl9Jにオーバライトされる。即ち、記
憶保護チェック・モードのときのようにアドレス変換バ
ッファ2に格納されない。そして、上記変換結果は、ボ
ートレジスタ7から実効アドレス◆レジスタ1にセット
された上で変換結果レジスタ6に転送される。(E)発
明の効果以上説明した如く、本発明によれば、記憶保護
ノチエツクを必要としない実効アドレスによるメモリ・
アクセスの際に生じた変換対によつて、アドレス変換バ
ッファの内容が非所望に置き換えられてしまうことを防
止でき、効率のよいアドレス変換方式を提供することが
できる。
て、アドレス変換機構8から物理アドレスが抽出された
とき、その結果がボート・レジスタ7の内容中のビット
R8JないしRl9Jにオーバライトされる。即ち、記
憶保護チェック・モードのときのようにアドレス変換バ
ッファ2に格納されない。そして、上記変換結果は、ボ
ートレジスタ7から実効アドレス◆レジスタ1にセット
された上で変換結果レジスタ6に転送される。(E)発
明の効果以上説明した如く、本発明によれば、記憶保護
ノチエツクを必要としない実効アドレスによるメモリ・
アクセスの際に生じた変換対によつて、アドレス変換バ
ッファの内容が非所望に置き換えられてしまうことを防
止でき、効率のよいアドレス変換方式を提供することが
できる。
夕図面の簡単な説明第1図は従来のアドレス変換制御方
式の一例、第2図は本発明の一実施例を示す。
式の一例、第2図は本発明の一実施例を示す。
図中、1は実効アドレス・レジスタ、2はアドレス変換
バッファ、3,4は夫々比較器、5はθSTOスタック
、6は変換結果レジスタ、7はボート●レジスタ、8は
アドレス変換機構を表わしている。
バッファ、3,4は夫々比較器、5はθSTOスタック
、6は変換結果レジスタ、7はボート●レジスタ、8は
アドレス変換機構を表わしている。
Claims (1)
- 1 実効アドレスを物理アドレスに変換するアドレス変
換機構と、当該変換された結果の変換対を記憶するアド
レス変換バッファと、上記実効アドレスを一時的にセー
ブするポート・レジスタとがもうけられてなり、上記ア
ドレス変換バッファ上に記憶保護キイを格納してなるデ
ータ処理装置において、上記アドレス変換バッファを索
引して上記保護キイにをとづく記憶保護チェックを行う
必要のある記憶保護チェック・モードと、上記保護キイ
にもとづく記憶保護チェックを行うことを要しない非チ
ェック・モードとをもうけ、上記記憶保護チェック・モ
ード時において上記アドレス変換機構によるアドレス変
換が行われた際に当該変換結果を上記アドレス変換バッ
ファ上に格納するよう制御し、かつ上記非チェック・モ
ード時において上記アドレス変換機構によるアドレス変
換が行われた際に当該変換結果を上記ポート・レジスタ
上に書込んで上記アドレス変換バッファ上に格納するこ
となく利用するようにしたことを特徴とするアドレス変
換制御方式。
Priority Applications (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57113310A JPS6047624B2 (ja) | 1982-06-30 | 1982-06-30 | アドレス変換制御方式 |
CA000431521A CA1195010A (en) | 1982-06-30 | 1983-06-29 | Address translation buffer control system |
KR1019830002935A KR890000102B1 (ko) | 1982-06-30 | 1983-06-29 | 아드레스 변환 제어방식 |
US06/509,868 US4604688A (en) | 1982-06-30 | 1983-06-30 | Address translation buffer control system |
EP83303785A EP0098168B1 (en) | 1982-06-30 | 1983-06-30 | Address translation buffer control system |
AU16410/83A AU543336B2 (en) | 1982-06-30 | 1983-06-30 | Address translation buffer control |
DE8383303785T DE3377948D1 (en) | 1982-06-30 | 1983-06-30 | Address translation buffer control system |
ES523748A ES523748A0 (es) | 1982-06-30 | 1983-06-30 | Sistema de control de traduccion de direcciones en un sistema de proceso de datos. |
BR8303526A BR8303526A (pt) | 1982-06-30 | 1983-06-30 | Sistema de controle de traducao de endereco |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57113310A JPS6047624B2 (ja) | 1982-06-30 | 1982-06-30 | アドレス変換制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS595479A JPS595479A (ja) | 1984-01-12 |
JPS6047624B2 true JPS6047624B2 (ja) | 1985-10-22 |
Family
ID=14608990
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57113310A Expired JPS6047624B2 (ja) | 1982-06-30 | 1982-06-30 | アドレス変換制御方式 |
Country Status (9)
Country | Link |
---|---|
US (1) | US4604688A (ja) |
EP (1) | EP0098168B1 (ja) |
JP (1) | JPS6047624B2 (ja) |
KR (1) | KR890000102B1 (ja) |
AU (1) | AU543336B2 (ja) |
BR (1) | BR8303526A (ja) |
CA (1) | CA1195010A (ja) |
DE (1) | DE3377948D1 (ja) |
ES (1) | ES523748A0 (ja) |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US4731740A (en) * | 1984-06-30 | 1988-03-15 | Kabushiki Kaisha Toshiba | Translation lookaside buffer control system in computer or virtual memory control scheme |
IN165278B (ja) * | 1984-09-21 | 1989-09-09 | Digital Equipment Corp | |
JPS61166653A (ja) * | 1985-01-19 | 1986-07-28 | Panafacom Ltd | アドレス変換エラー処理方法 |
US4933835A (en) * | 1985-02-22 | 1990-06-12 | Intergraph Corporation | Apparatus for maintaining consistency of a cache memory with a primary memory |
US4884197A (en) * | 1985-02-22 | 1989-11-28 | Intergraph Corporation | Method and apparatus for addressing a cache memory |
US4899275A (en) * | 1985-02-22 | 1990-02-06 | Intergraph Corporation | Cache-MMU system |
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US5255384A (en) * | 1985-02-22 | 1993-10-19 | Intergraph Corporation | Memory address translation system having modifiable and non-modifiable translation mechanisms |
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