JPS63245743A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
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- JPS63245743A JPS63245743A JP62079880A JP7988087A JPS63245743A JP S63245743 A JPS63245743 A JP S63245743A JP 62079880 A JP62079880 A JP 62079880A JP 7988087 A JP7988087 A JP 7988087A JP S63245743 A JPS63245743 A JP S63245743A
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- 238000012545 processing Methods 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 16
- 238000006243 chemical reaction Methods 0.000 abstract description 9
- 238000007726 management method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 238000013519 translation Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、入出力装置（以下Ｉ１０装置と称す）がメモ
リをアクセスする方式に係り、特にメモリ管理機構を有
するデータ処理システムにおいて、Ｉ１０装置がメモリ
をアクセスするためのメモリアクセス方式に関するもの
である。
リをアクセスする方式に係り、特にメモリ管理機構を有
するデータ処理システムにおいて、Ｉ１０装置がメモリ
をアクセスするためのメモリアクセス方式に関するもの
である。
論理アドレスをページ単位に物理アドレスに変換する、
メモリ管理装置（以下ＭＭＵと称す）を有するデータ処
理装置におけるメモリを、Ｉ１０装置がアクセスする方
式として従来、次のような各種の方式が知られている。
メモリ管理装置（以下ＭＭＵと称す）を有するデータ処
理装置におけるメモリを、Ｉ１０装置がアクセスする方
式として従来、次のような各種の方式が知られている。
１）必ず論理アドレスによって、ＭＭＵを介してメモリ
をアクセスする。
をアクセスする。
２）データ演算装置（以下ＣＰＵと称す）が■１０装置
を起動する際、物理アドレスを指定することによって、
Ｉ１０装置はＭＭＵを介することなく、物理アドレスで
直接メモリをアクセスする。
を起動する際、物理アドレスを指定することによって、
Ｉ１０装置はＭＭＵを介することなく、物理アドレスで
直接メモリをアクセスする。
３）Ｉ１０装置は、最初のメモリアクセスおよびページ
が切り換わった直後のメモリアクセスに先立って、ＭＭ
Ｕのアドレス変換テーブルを調べることにより物理アド
レスを算出し、その算出した物理アドレスでメモリをア
クセスする。
が切り換わった直後のメモリアクセスに先立って、ＭＭ
Ｕのアドレス変換テーブルを調べることにより物理アド
レスを算出し、その算出した物理アドレスでメモリをア
クセスする。
以下、第２図、第３図を用いて従来の各方法を説明し、
それらの問題点を明らかにする。
それらの問題点を明らかにする。
第２図はＭＭＵによるアドレス変換を例示したものであ
って、４は論理アドレス空間、５は物理アドレス空間を
示し、２２はメモリ管理装置（ＭＭＵ）である。
って、４は論理アドレス空間、５は物理アドレス空間を
示し、２２はメモリ管理装置（ＭＭＵ）である。
論理アドレス空間４は、ページと呼ばれる一定のサイズ
に分割されている。第２図においては説明を簡単にする
ため、３つのページＬ１〜Ｌ３に分割された場合を例示
している。論理アドレス空間４は、各ページ毎にＭ Ｍ
Ｕ ２２によって物理アドレス空間５に投影される。
に分割されている。第２図においては説明を簡単にする
ため、３つのページＬ１〜Ｌ３に分割された場合を例示
している。論理アドレス空間４は、各ページ毎にＭ Ｍ
Ｕ ２２によって物理アドレス空間５に投影される。
第２図においては、ページＬ１はページＰ１に、ページ
Ｌ２はページＰ２に、ページＬ３はページＰ３に投影さ
れることが示されている。ここでそれぞれのページ内は
、論理アドレス空間、物理アドレス空間とも連続した領
域である。
Ｌ２はページＰ２に、ページＬ３はページＰ３に投影さ
れることが示されている。ここでそれぞれのページ内は
、論理アドレス空間、物理アドレス空間とも連続した領
域である。
第３図は論理アドレスと物理アドレスとの対応を示した
ものであって、４１．４２はそれぞれ論理アドレス上位
部と下位部、５Ｌ５２はそれぞれ物理アドレス上位部と
下位部である。
ものであって、４１．４２はそれぞれ論理アドレス上位
部と下位部、５Ｌ５２はそれぞれ物理アドレス上位部と
下位部である。
論理アドレス下位部４２と物理アドレス下位部５２とは
、ページ内オフセットを表す部分であって、全く同じも
のである。論理アドレス上位部４１はページを表す部分
であって、Ｍ Ｍ Ｕ ２２によって物理アドレス上位
部５１に変換される。
、ページ内オフセットを表す部分であって、全く同じも
のである。論理アドレス上位部４１はページを表す部分
であって、Ｍ Ｍ Ｕ ２２によって物理アドレス上位
部５１に変換される。
大半のＩ１０装置においては、論理アドレス空間を連続
的にアクセスするものであるので、ここでは第２図に示
されたページＬ１→ベージＬ２→ページＬ３とアクセス
するものとする。
的にアクセスするものであるので、ここでは第２図に示
されたページＬ１→ベージＬ２→ページＬ３とアクセス
するものとする。
１）の方式の問題点：
この方式では、Ｉ１０装置は論理アドレス空間を連続的
にアクセスするため、全アクセスにおいてＭＭＵによる
アドレス変換が行われる。
にアクセスするため、全アクセスにおいてＭＭＵによる
アドレス変換が行われる。
ところがＭＭＵによるアドレス変換には時間を必要とし
、従ってシステムバスのスループットを低下させること
になる。
、従ってシステムバスのスループットを低下させること
になる。
２）の方式の問題点：
この方式は、１）の方式によるシステムバスのスループ
ットの低下を避けるため、Ｉ１０装置が直接物理アドレ
スでメモリをアクセスするようにしたものである。
ットの低下を避けるため、Ｉ１０装置が直接物理アドレ
スでメモリをアクセスするようにしたものである。
この場合ＣＰＵはページＬ１〜］、３ではなく、ページ
Ｐ１〜Ｐ３を■／○装置に通知して起動する必要がある
。ところが、ページＰ１〜Ｐ３は一般に連続した領域で
はないため、ＣＰＵはページごとに分割して、ページＰ
１．ページＰ２．ページＰ３の計３回、Ｉ１０装置を起
動しなくてはならない。そのためＣＰＵのオーバヘッド
が大きくなり、処理能力を低下させる。
Ｐ１〜Ｐ３を■／○装置に通知して起動する必要がある
。ところが、ページＰ１〜Ｐ３は一般に連続した領域で
はないため、ＣＰＵはページごとに分割して、ページＰ
１．ページＰ２．ページＰ３の計３回、Ｉ１０装置を起
動しなくてはならない。そのためＣＰＵのオーバヘッド
が大きくなり、処理能力を低下させる。
３）の方式の問題点：
この方式は、２）の方式におけるＣＰＵのオーバヘッド
を避けるため、ＣＰＵは論理アドレスで■／○装置を起
動するが、Ｉ１０装置側でページ境界を越えるときに、
ＭＭＵのアドレス変換テーブルを参照して、論理アドレ
ス上位部４１に対応する物理アドレス上位部５１を求め
、それを用いて１ページ毎にメモリアクセスを′行うよ
うにしたものである。
を避けるため、ＣＰＵは論理アドレスで■／○装置を起
動するが、Ｉ１０装置側でページ境界を越えるときに、
ＭＭＵのアドレス変換テーブルを参照して、論理アドレ
ス上位部４１に対応する物理アドレス上位部５１を求め
、それを用いて１ページ毎にメモリアクセスを′行うよ
うにしたものである。
ところがこの方式ではＩ１０装置のオーバへ・ノドが増
え、Ｉ１０装置のデータ転送能力を低下させる。
え、Ｉ１０装置のデータ転送能力を低下させる。
本発明は、システムバスのスループットを低下させず、
かつ、ＣＰＵおよびＩ１０装置のオーバヘッドを増加さ
せることなく、メモリ管理機構を有するデータ処理装置
のメモリを、Ｉ１０装置がアクセスするための方式を提
供することを目的とするものである。
かつ、ＣＰＵおよびＩ１０装置のオーバヘッドを増加さ
せることなく、メモリ管理機構を有するデータ処理装置
のメモリを、Ｉ１０装置がアクセスするための方式を提
供することを目的とするものである。
ＣＰＵから出力される論理アドレスをページ単位に物理
アドレスに変換するメモリ管理装置（ＭＭＵ）を具えＭ
ＭＵから出力される物理アドレスによってメモリをアク
セスするデータ処理装置と、このデータ処理装置のメモ
リをアクセスする入出力装置とをシステムバスを介して
接続してなるデータ処理システムにおいて、メモリを論
理アドレスでアクセスするか、物理アドレスでアクセス
するかを区別する信号線をシステムバスに設けて、デー
タ処理装置は、システムバスからメモリアクセス要求を
受けたとき、そのアクセスが物理アドレスによるアクセ
スであれば直接メモリをアクセスし、論理アドレスによ
るアクセスであればＭＭＵを介して物理アドレスに変換
してメモリをアクセスするとともに、システムバスにＭ
ＭＵにより変換された物理アドレスを出力し、入出力装
置は最初のメモリアクセス時およびページが切換った直
後のメモリアクセス時には、論理アドレスでメモリをア
クセスするとともにデータ処理装置から出力される物理
アドレスを記憶し、その他のメモリアクセス時には、こ
の記憶した物理アドレスでメモリをアクセスするように
したものである。
アドレスに変換するメモリ管理装置（ＭＭＵ）を具えＭ
ＭＵから出力される物理アドレスによってメモリをアク
セスするデータ処理装置と、このデータ処理装置のメモ
リをアクセスする入出力装置とをシステムバスを介して
接続してなるデータ処理システムにおいて、メモリを論
理アドレスでアクセスするか、物理アドレスでアクセス
するかを区別する信号線をシステムバスに設けて、デー
タ処理装置は、システムバスからメモリアクセス要求を
受けたとき、そのアクセスが物理アドレスによるアクセ
スであれば直接メモリをアクセスし、論理アドレスによ
るアクセスであればＭＭＵを介して物理アドレスに変換
してメモリをアクセスするとともに、システムバスにＭ
ＭＵにより変換された物理アドレスを出力し、入出力装
置は最初のメモリアクセス時およびページが切換った直
後のメモリアクセス時には、論理アドレスでメモリをア
クセスするとともにデータ処理装置から出力される物理
アドレスを記憶し、その他のメモリアクセス時には、こ
の記憶した物理アドレスでメモリをアクセスするように
したものである。
本発明は、ページ単位でアドレス変換を行うメモリ管理
方式においては、ページ内では論理アドレス、物理アド
レスとも連続であること、および多くのＩ１０装置にお
いて、論理アドレス空間で連続した領域をアクセスする
ことに着目して成されたものである。
方式においては、ページ内では論理アドレス、物理アド
レスとも連続であること、および多くのＩ１０装置にお
いて、論理アドレス空間で連続した領域をアクセスする
ことに着目して成されたものである。
すなわちシステムバスおよびＣＰＵ、ＭＭＵ。
メモリを有するデータ処理装置において、Ｉ１０装置が
論理アドレスでメモリをアクセスするか、物理アドレス
でメモリをアクセスするかを選択できる手段と、論理ア
ドレスアクセス時には変換した物理アドレスをＩ１０装
置に通知する手段とを設けることにより、Ｉ１０装置は
、物理アドレスが不明である最初のメモリアクセス時と
、ページが切り換った直後のメモリアクセス時のみ論理
アドレスでメモリをアクセスするとともに、対応する物
理アドレスを受は取り、引続く同一ページ内のメモリア
クセス時には、その受は取った物理アドレスを基に物理
アドレスでメモリをアクセスするようにしたものである
。
論理アドレスでメモリをアクセスするか、物理アドレス
でメモリをアクセスするかを選択できる手段と、論理ア
ドレスアクセス時には変換した物理アドレスをＩ１０装
置に通知する手段とを設けることにより、Ｉ１０装置は
、物理アドレスが不明である最初のメモリアクセス時と
、ページが切り換った直後のメモリアクセス時のみ論理
アドレスでメモリをアクセスするとともに、対応する物
理アドレスを受は取り、引続く同一ページ内のメモリア
クセス時には、その受は取った物理アドレスを基に物理
アドレスでメモリをアクセスするようにしたものである
。
こうすることにより、■／○装置は起動されるとき論理
アドレスだけを通知されればよく、またＭＭＵを介して
のメモリアクセスも必要最小限で済むことになる。
アドレスだけを通知されればよく、またＭＭＵを介して
のメモリアクセスも必要最小限で済むことになる。
第１図は本発明の一実施例を示したものであり、ここで
はアドレス線の関係だけを示しである。同図において、
１はシステムバス、２はデータ処理装置、３は入出力装
置（■１０装置）、２１はデータ演算装置（ＣＰＵ）、
２２はメモリ管理装置（ＭＭＵ） 、詔はメモリ、２４
．２５．２６はゲート、２７は論理アドレス、器は物理
アドレス、３１は下位アドレスカウンタ、３２は上位論
理アドレスカウンタ、３３は上位物理アドレスレジスタ
、３４は上位アドレスセレクタ、３５．３６．３７は信
号線、３８は下位アドレスカウンタキャリーである。
データ処理装置２とＩ１０装置３はシステムバス１で接
続されている。データ処理装置２はＣＰＵ２１と、論理
アドレス２７を物理アドレス２８にページ単位で変換す
るＭ Ｍ Ｕ ２２と、物理アドレス２８でアクセスさ
れるメモリ詔とで構成されている。
はアドレス線の関係だけを示しである。同図において、
１はシステムバス、２はデータ処理装置、３は入出力装
置（■１０装置）、２１はデータ演算装置（ＣＰＵ）、
２２はメモリ管理装置（ＭＭＵ） 、詔はメモリ、２４
．２５．２６はゲート、２７は論理アドレス、器は物理
アドレス、３１は下位アドレスカウンタ、３２は上位論
理アドレスカウンタ、３３は上位物理アドレスレジスタ
、３４は上位アドレスセレクタ、３５．３６．３７は信
号線、３８は下位アドレスカウンタキャリーである。
データ処理装置２とＩ１０装置３はシステムバス１で接
続されている。データ処理装置２はＣＰＵ２１と、論理
アドレス２７を物理アドレス２８にページ単位で変換す
るＭ Ｍ Ｕ ２２と、物理アドレス２８でアクセスさ
れるメモリ詔とで構成されている。
ここでシステムバス１に、システムバス１側からメモリ
２３をアクセスする際、物理アドレスでアクセスするか
論理アドレスでアクセスするかを選択する論理／物理選
択信号線を設ける。データ処理装置２は、システムバス
１からメモリ２３をアクセスされた時、上述の論理／物
理選択信号線を調ベ、物理アドレスによるアクセスであ
ればゲート２５→物理アドレス２８→メモリ２３のルー
トでメモリ２３をアクセスし、一方論理アドレスによる
アクセスであればゲート２４→論理アドレス２７→Ｍ
Ｍ Ｕ ２２→物理アドレス２８→メモリ２３のルート
でメモリ２３をアクセスするとともに、そのときの物理
アドレス２８をゲート２６経由でシステムバス１に出力
する。
２３をアクセスする際、物理アドレスでアクセスするか
論理アドレスでアクセスするかを選択する論理／物理選
択信号線を設ける。データ処理装置２は、システムバス
１からメモリ２３をアクセスされた時、上述の論理／物
理選択信号線を調ベ、物理アドレスによるアクセスであ
ればゲート２５→物理アドレス２８→メモリ２３のルー
トでメモリ２３をアクセスし、一方論理アドレスによる
アクセスであればゲート２４→論理アドレス２７→Ｍ
Ｍ Ｕ ２２→物理アドレス２８→メモリ２３のルート
でメモリ２３をアクセスするとともに、そのときの物理
アドレス２８をゲート２６経由でシステムバス１に出力
する。
この際システムバス１に出力する物理アドレスは、専用
の信号線を使ってもよいし、システムバス１のアドレス
線を時分割に使用してアドレス線に出力してもよい。
の信号線を使ってもよいし、システムバス１のアドレス
線を時分割に使用してアドレス線に出力してもよい。
Ｉ１０装置３における下位アドレスカウンタ３１は、ペ
ージ内オフセント部に相当する部分のアドレスカウンタ
であり、第３図の論理アドレス下位部４２．物理アドレ
ス下位部５２に相当するものであって、論理アドレス、
物理アドレスに共通であり、その内容は信号線３５を経
てシステムバス１に出力される。上位論理アドレスカウ
ンタ３２は、論理アドレスのページ指定部に相当するア
ドレスカウンタであり、第３図の論理アドレス上位部４
１に相当するものであって、下位アドレスカウンタ３１
からの下位アドレスカウンタキャリー３８により、下位
アドレスカウンタ３１と連続したアドレスカウンタにな
っている。一方上位物理アドレスレジスタ３３は、論理
アドレスのページ指定部に対応する物理アドレスを保持
するレジスタであり、第３図の物理アドレス上位部５１
に相当するものであって、論理アドレでメモリをアクセ
スした際、データ処理装置より通知される物理アドレス
を信号線３７経出でセットする。
ージ内オフセント部に相当する部分のアドレスカウンタ
であり、第３図の論理アドレス下位部４２．物理アドレ
ス下位部５２に相当するものであって、論理アドレス、
物理アドレスに共通であり、その内容は信号線３５を経
てシステムバス１に出力される。上位論理アドレスカウ
ンタ３２は、論理アドレスのページ指定部に相当するア
ドレスカウンタであり、第３図の論理アドレス上位部４
１に相当するものであって、下位アドレスカウンタ３１
からの下位アドレスカウンタキャリー３８により、下位
アドレスカウンタ３１と連続したアドレスカウンタにな
っている。一方上位物理アドレスレジスタ３３は、論理
アドレスのページ指定部に対応する物理アドレスを保持
するレジスタであり、第３図の物理アドレス上位部５１
に相当するものであって、論理アドレでメモリをアクセ
スした際、データ処理装置より通知される物理アドレス
を信号線３７経出でセットする。
３４は上位アドレスカウンタであって、上位論理アドレ
スカウンタ３２の内容と上位物理アドレスレジスタ３３
の内容とを選択して、信号線３６を経てシステムバス１
に出力する。
スカウンタ３２の内容と上位物理アドレスレジスタ３３
の内容とを選択して、信号線３６を経てシステムバス１
に出力する。
Ｉ１０装置３は、ＣＰＵ２１から論理アドレスを指定さ
れて起動されると、その指定された論理アドレスを、下
位アドレスカウンタ３１．上位論理アドレスカウンタ３
２にセットして、メモリアクセスを開始する。その際最
初のメモリアクセス時およびページが切り換わった直後
、すなわち下位アドレスカウンタ３１からの下位アドレ
スカウンタキャリー３８が発生して、上位論理アドレス
カウンタ３２がカウントされた直後のメモリアクセス時
には、上位アドレスセレクタ３４は上位論理アドレスカ
ウンタ３２を選択し、論理アドレスでメモリをアクセス
するとともに、ＣＰＵ２１から通知された物理アドレス
を上位物理アドレスレジスタ３３にセットする。その他
のメモリアクセス時には上位アドレスセレクタ３４は上
位物理アドレスレジスフ３３を選択し、物理アドレスで
メモリをアクセスする。
れて起動されると、その指定された論理アドレスを、下
位アドレスカウンタ３１．上位論理アドレスカウンタ３
２にセットして、メモリアクセスを開始する。その際最
初のメモリアクセス時およびページが切り換わった直後
、すなわち下位アドレスカウンタ３１からの下位アドレ
スカウンタキャリー３８が発生して、上位論理アドレス
カウンタ３２がカウントされた直後のメモリアクセス時
には、上位アドレスセレクタ３４は上位論理アドレスカ
ウンタ３２を選択し、論理アドレスでメモリをアクセス
するとともに、ＣＰＵ２１から通知された物理アドレス
を上位物理アドレスレジスタ３３にセットする。その他
のメモリアクセス時には上位アドレスセレクタ３４は上
位物理アドレスレジスフ３３を選択し、物理アドレスで
メモリをアクセスする。
このようにすることにより、ＣＰＵ２１はＩ１０装置３
を起動する際、論理アドレスを指定すればよく、従って
ＣＰＵ２１のオーバヘッドは増加しない。またアドレス
変換時間を必要とする論理アドレスによる、Ｍ Ｍ Ｕ
２２経由のメモリアクセスは、最初とページが切り換
わった直後との必要最小限のメモリアクセス時だけでよ
く、システムバス１のスループット低下も極小に押えら
れる。
を起動する際、論理アドレスを指定すればよく、従って
ＣＰＵ２１のオーバヘッドは増加しない。またアドレス
変換時間を必要とする論理アドレスによる、Ｍ Ｍ Ｕ
２２経由のメモリアクセスは、最初とページが切り換
わった直後との必要最小限のメモリアクセス時だけでよ
く、システムバス１のスループット低下も極小に押えら
れる。
またＩ１０装置３が論理アドレスから物理アドレスを知
るために、Ｍ Ｍ Ｕ ２２のアドレス変換テーブルを
参照するといった、特別なシーケンスは不要であり、従
ってＩ１０装置３のオーバヘッドは増加しない。
るために、Ｍ Ｍ Ｕ ２２のアドレス変換テーブルを
参照するといった、特別なシーケンスは不要であり、従
ってＩ１０装置３のオーバヘッドは増加しない。
さらに本発明によるハードウェア量の増加は、データ処
理装置が論理アドレスでアクセスされたとき、物理アド
レスをシステムバス１に出力する手段であるゲート２６
と、■／○装置３がその物理アドレスを保持する手段で
ある上位物理アドレスレジスタ３３と、論理アドレスと
物理アドレスとを選択する手段である上位アドレスセレ
クタ３４だけであり、従って簡単なハードウェアで本発
明を実現することができる。
理装置が論理アドレスでアクセスされたとき、物理アド
レスをシステムバス１に出力する手段であるゲート２６
と、■／○装置３がその物理アドレスを保持する手段で
ある上位物理アドレスレジスタ３３と、論理アドレスと
物理アドレスとを選択する手段である上位アドレスセレ
クタ３４だけであり、従って簡単なハードウェアで本発
明を実現することができる。
以上説明したように本発明にれば、物理アドレスによる
アクセスであれば直接メモリをアクセスし、論理アドレ
スによるアクセスであればＭＭＵを介して物理アドレス
に変換してメモリをアクセスするとともに、システムバ
スにＭＭＵにより変換された物理アドレスを出力し、入
出力装置は最初のメモリアクセス時およびページが切換
った直後のメモリアクセス時には、論理アドレスでメモ
リをアクセスするとともにデータ処理装置から出力され
る物理アドレスを記憶して、その−他のメモリアクセス
時には、この記憶した物理アドレスでメモリをアクセス
するようにしたので、入出力装置は起動時、ＣＰＵから
論理アドレスを通知されればよく、従ってＣＰＵはペー
ジ単位に分割して物理アドレスを通知する処理が不要と
なり、またアドレス変換時間が必要なＭＭＵを介しての
論理アドレスによるメモリアクセスは必要最小限に抑え
られ、システムのスルーブツト低下も極小となる。
アクセスであれば直接メモリをアクセスし、論理アドレ
スによるアクセスであればＭＭＵを介して物理アドレス
に変換してメモリをアクセスするとともに、システムバ
スにＭＭＵにより変換された物理アドレスを出力し、入
出力装置は最初のメモリアクセス時およびページが切換
った直後のメモリアクセス時には、論理アドレスでメモ
リをアクセスするとともにデータ処理装置から出力され
る物理アドレスを記憶して、その−他のメモリアクセス
時には、この記憶した物理アドレスでメモリをアクセス
するようにしたので、入出力装置は起動時、ＣＰＵから
論理アドレスを通知されればよく、従ってＣＰＵはペー
ジ単位に分割して物理アドレスを通知する処理が不要と
なり、またアドレス変換時間が必要なＭＭＵを介しての
論理アドレスによるメモリアクセスは必要最小限に抑え
られ、システムのスルーブツト低下も極小となる。
第１図は本発明の一実施例を示す図、
第２図はメモリ管理装置によるアドレス変換を例示する
図、 第３図は論理アドレスと物理アドレスとの対応を示す図
である。 １−システムバス ２−データ処理装置 ３・−・入出力装置（Ｉ１０装置） ２１・・・データ演算装置（ＣＰＵ） ２２−メモリ管理装置（ＭＭＵ） 詔−・−メモリ ２４、２５．２６−−−ゲート ２７−・・論理アドレス ２８−物理アドレス ３１−下位アドレスカウンタ ３２−上位論理アドレスカウンタ ３３−上位物理アドレスレジスタ ３４−上位アドレスセレクタ ３５、３６．３７一−−信号線
図、 第３図は論理アドレスと物理アドレスとの対応を示す図
である。 １−システムバス ２−データ処理装置 ３・−・入出力装置（Ｉ１０装置） ２１・・・データ演算装置（ＣＰＵ） ２２−メモリ管理装置（ＭＭＵ） 詔−・−メモリ ２４、２５．２６−−−ゲート ２７−・・論理アドレス ２８−物理アドレス ３１−下位アドレスカウンタ ３２−上位論理アドレスカウンタ ３３−上位物理アドレスレジスタ ３４−上位アドレスセレクタ ３５、３６．３７一−−信号線
Claims (1)
- 【特許請求の範囲】 データ演算処置（以下ＣＰＵと称す）から出力される論
理アドレスをページ単位に物理アドレスに変換するメモ
リ管理装置（以下ＭＭＵと称す）を具え該ＭＭＵから出
力される物理アドレスによつてメモリをアクセスするデ
ータ処理装置と、該データ処理装置のメモリをアクセス
する入出力装置とをシステムバスを介して接続してなる
データ処理システムにおいて、 該システムバスに前記メモリを論理アドレスでアクセス
するか、物理アドレスでアクセスするかを区別する信号
線を設け、 前記データ処理装置は、システムバスからメモリアクセ
ス要求を受けたとき、該アクセスが物理アドレスによる
アクセスであれば直接メモリをアクセスし、論理アドレ
スによるアクセスであれば前記ＭＭＵを介して物理アド
レスに変換してメモリをアクセスするとともに、システ
ムバスにＭＭＵにより変換された物理アドレスを出力し
、入出力装置は最初のメモリアクセス時およびページが
切り換わつた直後のメモリアクセス時には、論理アドレ
スでメモリをアクセスするとともにデータ処理装置から
出力される物理アドレスを記憶し、その他のメモリアク
セス時には、該記憶した物理アドレスでメモリをアクセ
スすることを特徴とするメモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62079880A JPS63245743A (ja) | 1987-04-01 | 1987-04-01 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62079880A JPS63245743A (ja) | 1987-04-01 | 1987-04-01 | メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63245743A true JPS63245743A (ja) | 1988-10-12 |
Family
ID=13702553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62079880A Pending JPS63245743A (ja) | 1987-04-01 | 1987-04-01 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63245743A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1987
- 1987-04-01 JP JP62079880A patent/JPS63245743A/ja active Pending
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