JPH0795577A - 動画像符号化装置 - Google Patents

Abstract

(57)【要約】 【目的】 制御信号数の増加を最小限に抑えて入出力メ
モリを複数化し、高画質の動画像再現をする。 【構成】 符号化部１００は４個の入力メモリ１１０〜
１４０の内の１つを選択的に活性化し、１つの画素ライ
ンの画像データが複数の入力メモリに書込まれる。画像
データはその入力メモリ１１０〜１４０中のＳＡＭを介
してＲＡＭ部に書込まれる。各入力メモリ１１０〜１４
０に格納されている複数の画素ラインの画像データが同
時に符号化部１００に読出され、再生画像データが生成
される。再生画像データは、４個の出力メモリ１５０〜
１８０のＳＡＭに同時に転送される。符号化部１００
は、出力メモリ１５０〜１８０の内の１個を活性化し、
活性化した出力メモリから再生画像データが読出され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ランダムアクセスメモ
リ（ＲＡＭ）を設けて動画像を符号化処理するテレビ会
議用動画像符号化装置等におけるフレームメモリの構成
に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献１；“テレビジョン画像情報工学データブック”オ
ーム社、p.22,96 従来動画像符号化装置で取り扱う画像の大きさは、例え
ばＣＣＩＴＴ勧告Ｈ２６１テレビジョン会議用ビデオＣ
ｏｄｅｃ規格にあるように水平方向３６０画素、垂直方
向２８８画素程度の大きさであった。一方、動画像符号
化装置における入出力用メモリとして、動画像の入出力
に便利なマルチポートビデオＲＡＭ（以下、ＶＲＡＭと
いう）が用いられている。ＶＲＡＭは、ランダムポート
とシリアルポートの２個のポートを備えたメモリであ
る。ランダムポートは、通常のダイナミックＲＡＭ（Ｄ
ＲＡＭ）と同様の機能を持ちランダムアクセス可能であ
ることからＲＡＭ部と呼ばれ、シリアルポートは、その
ＲＡＭ部の１行（ＲＯＷ）アドレス分の長さのデータを
入出力するシリアルアクセスメモリ（以下、ＳＡＭとい
う）を有している。データはＳＡＭを介してＲＡＭ部に
入出力される。ＶＲＡＭで現在普及しているものには、
２Ｍビット（５１２×５１２×８ビット）及び１Ｍビッ
ト（５１２×５１２×４ビット）のものがある。図２
は、従来例の動画像符号化装置を示す構成ブロック図で
あり、この装置には２ＭビットＶＲＡＭが用いられてい
る。２ＭビットＶＲＡＭは、水平方向３６０画素および
垂直方向２８８画素程度の大きさの１フレームの画像を
１チップで十分格納できる。

【０００３】図２の動画像符号化装置は、入力された画
像データに対して符号化処理を実施して再生画像データ
を生成する符号化部１０と、図示しない動画像入力部を
介して入力された画像データを格納する入力メモリであ
るＶＲＡＭ２０と、符号化部１０で生成された再生画像
データを格納すると共に図示しない動画像出力部を介し
て該データを送出する出力メモリであるＶＲＡＭ３０と
を、備えている。符号化部１０は、入力されたデータを
符号化して圧縮し、その後、逆に符号化されたデータを
伸長して再生画像データを生成して出力する。画像デー
タは、動画像入力部を介してＶＲＡＭ２０のＳＡＭ２１
にシリアルライトされ、その後、画像データはＲＡＭ部
２２の所定のＲＯＷアドレスにライト転送されて格納さ
れる。符号化部１０は、ＲＡＭ部２２から高速ページモ
ード読出し動作にて、原画像における小領域の画素群で
構成される２次元ブロック単位の画像データを読出して
符号化処理を行う。符号化部１０は水平同期信号、垂直
同期信号及びビデオクロックを入力し、図示しない例え
ば中央処理部（ＣＰＵ）に制御されてＶＲＡＭ２０を制
御するための制御信号ＲＡＳ，ＣＡＳ，ＤＴ- ＯＥ／，
ＷＥ，ＳＥ，ＳＣＫを生成して出力する。図３は、各制
御信号とＶＲＡＭの動作との関係を説明する図であり、
各制御信号の状態に対応したＶＲＡＭ動作モードが示さ
れている。なお、図３中の／は、反転信号を示してい
る。符号化部１０で復号化生成された再生画像データ
は、小領域の２次元ブロック単位で高速ページモードで
ＶＲＡＭ３０のＲＡＭ部３１へ書き込まれる。ＲＡＭ部
３１に格納された再生画像データの内のＲＯＷアドレス
指定によって指定された再生画像データが、ＶＲＡＭ３
０中のＳＡＭ３２へリード転送される。その後、ＳＡＭ
３２からシリアルリード動作で再生画像データが、動画
像出力部へ送出される。以上の動作中、符号化部１０は
水平同期信号、垂直同期信号及びビデオクロックを入力
し、ＶＲＡＭ２０を制御する制御信号ＲＡＳ，ＣＡＳ，
ＤＴ- ＯＥ／，ＷＥ，ＳＥ，ＳＣＫを生成して出力す
る。これらの制御信号の状態によってＶＲＡＭ３０の動
作モードが、図３にしたがって決定される。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
動画像符号化装置においては、次のような課題があっ
た。動画像符号化装置でテレビ受信機並の画質を得よう
とする場合、動画像符号化装置で取り扱う画像サイズ
は、水平方向７２０画素、垂直方向では４８０または５
７６画素程度の大きさとなる。そのため、画像データの
１フレーム分を複数チップに別けて格納しなくてはな
い。また、画像サイズ大きくなった場合、符号化部１０
の動作周波数を高速にする必要が生じ、ランダムポート
の入出力速度を高速にする必要があった。さらに、メモ
リチップを複数使用する場合、符号化部１０より各制御
信号数も増加し、装置制御が複雑化する問題点があっ
た。本発明は前記従来技術が持っていた課題として、高
画質の再現画像を得ようとすると、高速動作が必要とな
り、また、装置制御が複雑化する点について解決をした
動画像符号化装置を提供するものである。

【０００５】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、複数の画素ラインを有する動画像に
対応した画像データを入力する動画像入力部と、入力さ
れた前記画像データを符号化して再生画像データを生成
する符号化部と、前記再生画像データを外部へ送出する
動画像出力部とを、備えた動画像符号化装置において、
次のような手段を講じている。即ち、本発明の動画像符
号化装置は、２つの入出力ポートを有し一方の入出力ポ
ートが前記動画像入力部に接続され他方の入出力ポート
が前記符号化部に接続された第１のデュアルポートＲＡ
Ｍでそれぞれ構成され、前記画像データを格納する複数
の入力メモリと、２つの入出力ポートを有し一方の入出
力ポートが前記符号化部に接続され他方の入出力ポート
が前記動画像出力部に接続された第２のデュアルポート
ＲＡＭでそれぞれ構成され、前記再生画像データを格納
する複数の出力メモリとを、備えている。さらに、この
動画像符号化装置は、前記複数の入力メモリ中のいずれ
か１つの入力メモリを常に選択し前記動画像入力部から
入力された画像データをその入力メモリに書込む第１の
制御手段と、前記複数の入力メモリの個数と同等の画素
ライン数分の前記画像データを該複数の入力メモリから
前記符号化部へ同時に読出す第２制御手段と、前記複数
の出力メモリの個数と同等の画素ライン数分の前記再生
画像データを前記符号化部から該複数の出力メモリに同
時に書込む第３の制御手段と、前記複数の出力メモリの
内のいずれか１つを選択してその出力メモリに格納され
た前記再生画像データを前記動画像出力部へ読出す第４
の制御手段とを、設けている。第２の発明は、第１の発
明の動画像符号化装置における前記各入力メモリを、前
記画像データが書込まれるシリアルアクセスメモリと、
前記選択された入力メモリのみ前記シリアルアクセスメ
モリから前記１画素ライン分の画像データが転送される
ＲＡＭ部とを、備えたマルチポートビデオＲＡＭで構成
している。第３の発明は、第１または２の発明の動画像
符号化装置における前記各出力メモリを、前記符号化部
からの前記再生画像データが書込まれるＲＡＭ部と、前
記ＲＡＭ部から所定の１画素ライン分の再生画像データ
が転送された後に前記選択された１つの出力メモリのみ
該再生画像データを前記動画像出力部へ読み出すシリア
ルアクセスメモリとを、備えたマルチポートビデオＲＡ
Ｍで構成している。

【０００６】

【作用】第１の発明によれば、以上のように動画像符号
化装置を構成したので、動画像入力部を介して入力され
た画像データは、第１の制御手段によって所定期間選択
された入力メモリに書込まれる。第１の制御手段は、常
にいずれかの入力メモリを選択しており、例えば、１つ
の画素ラインのデータが複数の入力メモリに分割されて
格納される。第２の制御手段により、入力メモリと同数
の画素ライン分の画像データが、同時に複数の入力メモ
リから符号化部に読出される。符号化部は、画像データ
を符号化して再生画像データを生成する。複数の出力メ
モリの個数と同等の画素ライン数分の再生画像データ
が、第３の制御手段によって同時に複数の出力メモリに
書込まれる。即ち、１つの画素ラインの再生画像データ
が複数の入力メモリに分割されて格納される。第４の制
御手段は、複数の出力メモリの内のいずれか１つを選択
し、選択された出力メモリから再生画像データが、動画
像出力部を介して外部へ読出される。第２の発明によれ
ば、第１の発明における入力メモリがＶＲＡＭで構成さ
れ、画像データが、第１の制御手段によって選択された
そのＶＲＡＭのＳＡＭに書込まれる。さらに、ＳＡＭに
書込まれた画像データが、ＳＡＭからＲＡＭ部に転送さ
れて格納される。第３の発明によれば、第１または第２
の発明における出力メモリがＶＲＡＭで構成され、複数
のＶＲＡＭの個数と同等の画素ライン数分の再生画像デ
ータが、第３の制御手段によって同時にＶＲＡＭのＲＡ
Ｍ部に書込まれる。ＲＡＭ部に書込まれた再生画像デー
タの内の所定の１画素ライン分データがＶＲＡＭのＳＡ
Ｍに転送される。このＳＡＭに転送された再生画像デー
タが、第４の制御手段によって、動画像出力部を介して
外部へ読出される。従って、前記課題を解決できるので
ある。

【０００７】

【実施例】図１は、本発明の実施例の動画像符号化装置
を示す構成ブロック図である。この動画像符号化装置
は、入力された画像データに対して符号化処理を実施し
て再生画像データを生成する符号化部１００と、図示し
ない動画像入力部を介して入力された画像データを格納
する４個の入力メモリであるＶＲＡＭ１１０，１２０，
１３０，１４０と、符号化部１００で生成された再生画
像データを格納すると共に図示しない動画像出力部を介
して該再現画像データを送出する４個の出力メモリであ
るＶＲＡＭ１５０，１６０，１７０，１８０とを、備え
ている。各ＶＲＡＭ１１０〜１８０は、それぞれ２Ｍビ
ットＶＲＡＭである。符号化部１００は、入力されたデ
ータを符号化して圧縮し、その後、逆に符号化されたデ
ータを伸長して再生画像データを生成して出力する。ま
た、符号化部１００は、水平同期信号、垂直同期信号及
びビデオクロックを入力し、例えば図示しないＣＰＵの
制御をうけて、入力メモリ及び出力メモリを制御する制
御信号ＲＡＳ，ＣＡＳ，ＤＴ- ＯＥ／，ＷＥ，ＳＥ１〜
ＳＥ４，ＳＣＫを生成しかつこれらの信号をＶＲＡＭ１
１０〜１８０の各端子に送っている。即ち、入力メモリ
用各制御信号入力用ＲＡＳ，入力用ＣＡＳ，入力用ＤＴ
- ＯＥ／，入力用ＷＥ，入力用ＳＣＫは、ＶＲＡＭ１１
０〜１４０に共通に入力され、各制御信号の入力用ＳＥ
１〜ＳＥ４は、ＶＲＡＭ１１０〜１４０にそれぞれ個別
に入力されている。出力メモリ用各制御信号の出力用Ｒ
ＡＳ，出力用ＣＡＳ，出力用ＤＴ- ＯＥ／，出力用Ｗ
Ｅ，出力用ＳＣＫは、ＶＲＡＭ１５０〜１８０に共通に
入力され、各制御信号の出力用ＳＥ１〜ＳＥ４は、ＶＲ
ＡＭ１５０〜１８０にそれぞれ個別に入力されている。
各ＶＲＡＭ１１０〜１８０の動作モードは、図３に示さ
れたように、それらの各制御信号の状態で決定される。

【０００８】次に、図１の動画像符号化装置の動作を説
明する。図示しない動画像入力部を介して画像データが
入力された状態でかつ入力用ＲＡＳ／が立ち下がりの状
態で、符号化部１００は、制御信号の入力用ＳＥ１〜入
力用ＳＥ４のいずれか一つを“Ｌ”としてＶＲＡＭ１１
０〜１４０のいずれか一つを常に選択活性化する。図４
は、符号化部内のＶＲＡＭ選定部を示す構成ブロック図
である。符号化部内のＶＲＡＭ選定部は、垂直方向のア
ドレスをカウントするＹカウンタ１０１と、水平方向の
アドレスをカウントするＸカウンタ１０２と、リードオ
ンリメモリ（ＲＯＭ）を有している。Ｙカウンタ１０１
は、リセット端子に垂直同期信号を入力して水平同期信
号をクロック端子に入力している。Ｘカウンタは、水平
同期信号をリセット端子に入力してビデオクロックをク
ロック端子に入力している。Ｙカウンタ１０１及びＸカ
ウンタ１０２は、共にカウントアップイネーブル信号を
受けてクロック端子に入力された信号をカウントし、１
０ビットのＸアドレス及び９ビットのＹアドレスをそれ
ぞれ求める。ＲＯＭ１０３は、１０ビットのＸアドレス
及びＹアドレスの下位２ビットを入力して制御信号の入
力用ＳＥ１〜ＳＥ４の内のいずれか１つを選択的に活性
化する。各ＶＲＡＭ１１０〜１４０は入力用ＳＥ１〜Ｓ
Ｅ４を受けていずれか１が活性化する。活性化されたＶ
ＲＡＭのＳＡＭに画像データがシリアルライトされる。
さらに、制御信号入力用ＤＴ- ＯＥ／，入力用ＷＥを受
けてその活性化されたＶＲＡＭのみ、画像データがＳＡ
ＭからＲＡＭ部へ転送されて格納される。ＶＲＡＭ１１
０〜１４０中のＲＡＭ部に格納されている画像データ
は、８ビットづつ合計３２ビット同時に読出され、符号
化部１００へ読出される。符号化部１００は、これらの
入力された画像データに対し符号化及び復号化を実施し
て再生画像データを生成する。出力用のＶＲＡＭ１５０
〜１８０は、制御信号出力用ＤＴ- ＯＥ／，出力用ＷＥ
を受け、再生画像データは、３２ビット幅で４画素ライ
ン分同時に出力されてＶＲＡＭ１５０〜１８０のＲＡＭ
部に同時に書込まれる。さらに、所定の１ライン分デー
タをＲＡＭ部よりＳＡＭにリード転送する処理が４個の
ＶＲＡＭ１５０〜１８０で行わる。その後、制御信号出
力用ＳＥ１〜出力用ＳＥ４によって選択的に活性化され
たＳＡＭから、再生画像データがシリアルリード動作で
動画像出力部へ読出される。

【０００９】図５は、入力メモリ及び出力メモリの内部
構成を説明する図である。図５には、水平方方向７２０
画素、垂直方向４８０画素の画像データに対し、２Ｍビ
ットＶＲＡＭを入力側と出力側にそれぞれ４個使用した
場合の、入力メモリ及び出力メモリの内部構成例が示さ
れている。１画素ライン分のデータは、２個のチップに
分割され格納され、連続する４画素ラインの同一アドレ
スデータを同時に読出し或いは書込み可能の構成として
いる。図１の動画像符号化装置に対応させると、メモリ
０はＶＲＡＭ１１０またはＶＲＡＭ１５０のＲＡＭ部、
メモリ１はＶＲＡＭ１２０またはＶＲＡＭ１６０のＲＡ
Ｍ部、メモリ２はＶＲＡＭ１３０またはＶＲＡＭ１７０
のＲＡＭ部、メモリ３はＶＲＡＭ１４０またはＶＲＡＭ
１８０のＲＡＭ部にそれぞれ対応する。図６は、図５に
おける入力メモリの書込手順を示す図であり、図６を用
いて画像データの書込み手順を説明する。図６には、入
力用ＶＲＡＭにおける水平同期信号に対する各制御信号
入力用ＳＥ０〜ＳＥ３のタイムチャートと、入力用ＶＲ
ＡＭのデータ格納順位とが示されている。水平同期信号
は、画素のライン毎に符号化部１００に入力され、符号
化部１００は、有効画像データが入力される期間の７２
０クロックだけ、制御信号入力用ＳＣＫをメモリ０〜３
すなわちＶＲＡＭ１１０〜１４０へ出力する。入力用Ｓ
ＣＫの周波数は１３．５ＭＨｚ程度の値である。

【００１０】（１）第０画素ラインのデータ 前半５１２画素分はメモリ０に、後半２０８画素分はメ
モリ１のＳＡＭに書込まれる。合計７２０画素分のデー
タが書込まれた後、メモリ０中ののＳＡＭ上のデータ
が、図６のでメモリ０中のＲＡＭ部の第０ＲＯＷへラ
イト転送され、さらにメモリ１中のＳＡＭ上のデータ
が、図６のでメモリ１のＲＡＭ部の第１ＲＯＷへライ
ト転送される。 （２）第１画素ラインのデータ 前半５１２画素分はメモリ１に、後半２０８画素分はメ
モリ０のＳＡＭに書込まれる。合計７２０画素分のデー
タが書込まれた後、メモリ０中のＳＡＭ上のデータが、
図６のでメモリ０中のＲＡＭ部の第１ＲＯＷへライト
転送され、さらにメモリ１中ののＳＡＭ上のデータが、
図６のでメモリ１のＲＡＭ部の第０ＲＯＷへライト転
送される。 （３）第２画素ラインのデータ 前半５１２画素分はメモリ２に、後半２０８画素分はメ
モリ３のＳＡＭに書込まれる。合計７２０画素分のデー
タが書込まれた後、メモリ２中のＳＡＭ上のデータが、
図６のでメモリ２のＲＡＭ部の第０ＲＯＷへライト転
送され、さらにメモリ３中のＳＡＭ上のデータが、図６
のでメモリ３のＲＡＭ部の第１ＲＯＷへライト転送さ
れる。 （４）第３画素ラインのデータ 前半５１２画素分はメモリ３に、後半２０８画素分はメ
モリ２のＳＡＭに書込まれる。合計７２０画素分のデー
タが書込まれた後、メモリ２中ののＳＡＭ上のデータ
が、図６のでメモリ２のＲＡＭ部の第１ＲＯＷへライ
ト転送され、さらにメモリ３中ののＳＡＭ上のデータ
が、図６のでメモリ３のＲＡＭ部の第０ＲＯＷへライ
ト転送される。

【００１１】以上（１）〜（４）までの処理が入力画素
４ライン単位に繰り返し実施される。（１）〜（４）の
処理でライト転送を行わないＶＲＡＭは、擬似ライト転
送動作となるので該ＶＲＡＭ中のＲＡＭ部の内容は変更
されない。また、各制御信号入力用ＳＥ０〜入力用ＳＥ
３が“Ｈ”のとき、画像データのＳＡＭへの書込は実施
されない。図７は、図５における出力メモリの読出し手
順を示す図であり、図７を用いて再生画像データの読出
し手順を説明する。図７には、出力用ＶＲＡＭにおける
水平同期信号に対する各制御信号出力用ＳＥ０〜出力用
ＳＥ３のタイムチャートが示されている。水平同期信号
は、画素のライン毎に符号化部１００に入力され、符号
化部１００は、有効再生画像データを出力すべき期間の
７２０クロックだけ、制御信号入力用ＳＣＫをメモリ０
〜３すなわちＶＲＡＭ１５０〜１８０へ出力する。出力
用ＳＣＫの周波数は１３．５ＭＨｚ程度である。 （５）第０画素ラインの再生画像データ 全メモリチップの第０ＲＯＷのデータが、図７ので各
ＳＡＭへリード転送される。その後、制御信号出力用Ｓ
ＣＫの前半５１２クロック期間中、選択されたメモリ０
のＳＡＭ上の再生画像データが読出される。その５１２
クロック期間の終了直後に、全メモリチップの第１ＲＯ
Ｗの再生画像データが、図７ので各ＳＡＭへリード転
送される。その後、制御信号出力用ＳＣＫの後半２０８
クロック期間中、選択されメモリ１のＳＡＭ上の再生画
像データが読出される。

【００１２】（６）第１画素ラインの再生画像データ 全メモリチップの第１ＲＯＷのデータが、図７ので各
ＳＡＭへリード転送される。その後、制御信号出力用Ｓ
ＣＫの前半５１２クロック期間中、選択されたメモリ１
のＳＡＭ上の再生画像データが読出される。その５１２
クロック期間の終了直後に、全メモリチップの第０ＲＯ
Ｗのデータが、図７ので各ＳＡＭへリード転送され
る。その後、制御信号出力用ＳＣＫの後半２０８クロッ
ク期間中、選択されメモリ０のＳＡＭ上の再生画像デー
タが読出される。 （７）第２画素ラインの再生画像データ 全メモリチップの第０ＲＯＷのデータが、図７ので各
ＳＡＭへリード転送される。その後、制御信号出力用Ｓ
ＣＫの前半５１２クロック期間中、選択されたメモリ２
のＳＡＭ上の再生画像データが読出される。その５１２
クロック期間の終了直後に、全メモリチップの第１ＲＯ
Ｗのデータが、図７ので各ＳＡＭへリード転送され
る。その後、制御信号出力用ＳＣＫの後半２０８クロッ
ク期間中、選択されメモリ３のＳＡＭ上の再生画像デー
タが読出される。 （８）第３画素ラインの再生画像データ 全メモリチップの第１ＲＯＷのデータが、図７ので各
ＳＡＭへリード転送される。その後、制御信号出力用Ｓ
ＣＫの前半５１２クロック期間中、選択されたメモリ３
のＳＡＭ上の再生画像データが読出される。その５１２
クロック期間の終了直後に、全メモリチップの第０ＲＯ
Ｗのデータが、図７ので各ＳＡＭへリード転送され
る。その後、制御信号出力用ＳＣＫの後半２０８クロッ
ク期間中、選択されメモリ２のＳＡＭ上の再生画像デー
タが読出される。

【００１３】上記の（５）〜（８）処理において、シリ
アルリードを行うメモリチップに対する活性化用の制御
信号ＳＥのみ“Ｌ”にされている。そのため、他のチッ
プのＳＡＭの出力部はハイインピーダンス状態となる。
以上のように本実施例では、画像サイズが大きい画像デ
ータにおいて、入力メモリ及び出力メモリを複数チップ
で構成しても、該メモリの制御信号数の増加を最小限に
押さえることができる。また、シリアルポートでデータ
の入出力を円滑に行いかつランダムポートによってデー
タを４画素ライン分同時に入出力できる構成にしている
ので、高速で高品質の動画像符号化をする実施すること
ができる。なお、本発明は、上記実施例に限定されず種
々の変形が可能である。例えば入力メモリ及び出力メモ
リの構成例は、上記メモリ構成条件を満足するものであ
れば本発明の動画像符号化装置を実現できる。

【００１４】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、１つの画素ラインのデータが選択的に活性化
された複数の入力メモリに順次書込まれ、また、１つの
画素ラインの再生画像データが選択的に活性化された複
数の出力メモリから順次よみだされる構成としている。
そのため、画像サイズが大きい動画像に対しても、複数
の入力メモリ及び出力メモリに対する制御信号の増加を
最小限にすることができる。このことは、動画像符号化
装置内の装置制御の複雑化を防ぐ。また、複数の入力メ
モリと同数の画素ラインの画像データを符号化部へ同時
に書込み、複数の出力メモリと同数の画素ラインの再生
画像データを出力メモリに同時に書込む手段を設けてい
る。そのため、画像サイズが大きくなって生じる高速性
の要求に対しても満足のいく動画像符号化装置を実現で
きる。第２の発明によれば、第１の発明における入力メ
モリをＶＲＡＭとし、画像データがＳＡＭから入力され
る構成としている。そのため、第１の発明の効果に加
え、画像データの入力をより円滑化する。第３の発明に
よれば、第１の発明における出力メモリをＶＲＡＭと
し、再生画像データがＳＡＭから出力される構成として
いる。そのため、再生画像データの送出をより円滑化す
る。

【図面の簡単な説明】

【図１】本発明の実施例の動画像符号化装置を示す構成
ブロック図である。

【図２】従来例の動画像符号化装置を示す構成ブロック
図である。

【図３】各制御信号とＶＲＡＭの動作との関係を説明す
る図である。

【図４】符号化部内のＶＲＡＭ選定部を示す構成ブロッ
ク図である。

【図５】入力メモリ及び出力メモリの内部構成を説明す
る図である。

【図６】図５における入力メモリの書込手順を示す図で
ある。

【図７】図５における出力メモリ読出し手順を示す図で
ある。

【符号の説明】

１０，１００ 符号化部 ２０，１１０〜１４０ 入力メモリ（ＶＲＡＭ） ３０，１５０〜１８０ 出力メモリ（ＶＲＡＭ）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の画素ラインを有する動画像に対応
   した画像データを入力する動画像入力部と、 入力された前記画像データを符号化して再生画像データ
   を生成する符号化部と、 前記再生画像データを外部へ送出する動画像出力部と
   を、 備えた動画像符号化装置において、 ２つの入出力ポートを有し一方の入出力ポートが前記動
   画像入力部に接続され他方の入出力ポートが前記符号化
   部に接続された第１のデュアルポートＲＡＭでそれぞれ
   構成され、前記画像データを格納する複数の入力メモリ
   と、 ２つの入出力ポートを有し一方の入出力ポートが前記符
   号化部に接続され他方の入出力ポートが前記動画像出力
   部に接続された第２のデュアルポートＲＡＭでそれぞれ
   構成され、前記再生画像データを格納する複数の出力メ
   モリと、 前記複数の入力メモリ中のいずれか１つの入力メモリを
   常に選択し前記動画像入力部から入力された画像データ
   をその入力メモリに書込む第１の制御手段と、 前記複数の入力メモリの個数と同等の画素ライン数分の
   前記画像データを該複数の入力メモリから前記符号化部
   へ同時に読出す第２制御手段と、 前記複数の出力メモリの個数と同等の画素ライン数分の
   前記再生画像データを前記符号化部から該複数の出力メ
   モリに同時に書込む第３の制御手段と、 前記複数の出力メモリの内のいずれか１つを選択してそ
   の出力メモリに格納された前記再生画像データを前記動
   画像出力部へ読出す第４の制御手段とを、 設けたことを特徴とする動画像符号化装置。
2. 【請求項２】 前記各入力メモリは、前記画像データが
   書込まれるシリアルアクセスメモリと、前記選択された
   入力メモリのみ前記シリアルアクセスメモリから前記１
   画素ライン分の画像データが転送されるＲＡＭ部とを、
   備えたマルチポートビデオＲＡＭで構成したことを特徴
   とする請求項１記載の動画像符号化装置。
3. 【請求項３】 前記各出力メモリは、前記符号化部から
   の前記再生画像データが書込まれるＲＡＭ部と、前記Ｒ
   ＡＭ部から所定の１画素ライン分の再生画像データが転
   送された後に前記選択された１つの出力メモリのみ該再
   生画像データを前記動画像出力部へ読み出すシリアルア
   クセスメモリとを、備えたマルチポートビデオＲＡＭで
   構成したことを特徴とする請求項１または２記載の動画
   像符号化装置。