JPH01112327A - メモリー装置 - Google Patents

メモリー装置

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Publication number
JPH01112327A
JPH01112327A JP63239899A JP23989988A JPH01112327A JP H01112327 A JPH01112327 A JP H01112327A JP 63239899 A JP63239899 A JP 63239899A JP 23989988 A JP23989988 A JP 23989988A JP H01112327 A JPH01112327 A JP H01112327A
Authority
JP
Japan
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memory
shift register
data
address counter
serial
Prior art date
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Pending
Application number
JP63239899A
Other languages
English (en)
Inventor
Jean-Claude Rufray
ジヤン・クロード・ルフライ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Deutsche Thomson Brandt GmbH
Original Assignee
Deutsche Thomson Brandt GmbH
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Filing date
Publication date
Application filed by Deutsche Thomson Brandt GmbH filed Critical Deutsche Thomson Brandt GmbH
Publication of JPH01112327A publication Critical patent/JPH01112327A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/12—Frame memory handling
    • G09G2360/126—The frame memory having additional data ports, not inclusive of standard details of the output serial port of a VRAM

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  • Image Input (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、請求項１に記載の上位概念に記載のメモリー
装置に関する。
従来の技術 テレビジョン信号の再生の際に、例えば、障害を除去し
たり、付加的情報全表示したり、再生された画像を別の
ラスター又は別のカットの中で又は別の画像順序で再生
するために、送信機から伝送されたデータ流を受像管に
表示する前に処理することが望ましい。このようにデー
タ処理を前もって行うと画像データの伝送と再生は同期
して行われないので、バッファメモリーが必要となる。
この場合に、非常に大きいデータ量を緩２１ｆＩ記憶し
なければならず、個々のデータに迅速にアクセスするこ
とができなげればならない問題が生ずる。原理的には、
伝送された信号の直列データ流ヲ簀込むための第１のメ
モリーと、画面上に表示する信号を読出すための第２の
メモリーを設けることは可能である。
このようにして、第１のメモリーの出力側と第２のメモ
リーの入力側の間で、対応するデータ再配列又は信号処
理を行うことができる。しかしこのような方法は大きな
費用を必要とする、何故ならば、所要のメモリーはそれ
ぞれ、１つのフレーム画を全部記憶することのできるメ
モリー場所を必要とするからである。
発明が解決しようとする課題 本発明の課題は、直列画像データの再配列又は信号処理
をただ１つのメモリーで行うことのできるメモリー装置
を提供することにある。
課題を解決するための手段 上記課題は、請求項１に記載の上位概念に記載のメモリ
ー装置において、特徴部分に記載の特徴により解決され
る。
発明の効果 本発明においては、データは先ず直列にシフトレジスタ
ーに書込まれ、次いで例えば８又は１２　ｂｉｔ、のブ
ロックで並列にメモリシのメモリー場所に転送されるか
、又はこれらのメモリー場所から出力される。この場合
に、第１のシフトレジスターへのデータ流の転送又は第
２のシフトレジスターからのデータ流の出力の行われて
いる間に、それぞれ他方のシフトレジスターを、対応し
てアクティブ状態にすることが可能である。これに対応
して双方のシフトレジスターに、互いに異なるクロック
速度を有する互いに異なるデータ流を、入力又は出力の
際にそれぞれ他方のシフト、レジスターが障害を受ける
ことなしに供給することができる。更に、シフトレジス
ターを対“応して切換えることにより、２つの異なるデ
ータ流を同時に薔込む又は読出すことができる。従って
例えば、一方のデータ流を後処理装置に、例えば後から
いくつかのビットを変更し、他方のデータ流を同時に受
像管に供給することにより供給することができる。更に
、データ伝送速度がより小さい方のデータ流を書込み、
データ伝送速度がより大きい方のデータ流を２度又はそ
れを上回る回数で順次に読出し表示することもできる。
実施例 次に本発明を実施例に基づいて図を用いて説明する。
第１図には（２行と８列を有するメモリー１が示されて
いる。行と列の交差点に多くの記憶場所を設け、種々の
輝度直と色値を記憶さすことができる。第１及び第２の
カウンター２と３によりメモリー場所をアドレス指定す
ることができ、第１及び第２のカウンター２と３により
行と列を互いに無関係に制御するこ、とができる。
メモリー１の入力側４と出力側５はそれぞれ、シフトレ
ジスター８の、互いに並列に接続されている出力側６又
は入力側７と接続されている。
シフトレジスター８は１の直列入力側９と１つの直列出
力側１０ｔ−備えている。このメモリー装置においては
直列入力側９を介してデータとシフトレジスター８に書
込み、次いでメモリー１に転送し、後に再びシフトレジ
スター８に転送し、直列出力側１０を介して出力するこ
とができる。この場合に書込みと読出しを同時に行うこ
とができないことは自明である。
第２図に示されている、本発明によるメモリー装置は第
２のシフトレジスター１１を備え、第２のシフトレジス
ター１１はメモリー１と付加的並列入力側１２を介して
接続され、直列出力側１３を備えている。第２のシフト
レジスター１１に第３のアドレスカウンター１４が接続
され、第３のアドレスカウンター１４によりアドレスカ
ウンター２と無関係に、対応する行を制御することが可
１拒となる。
第３図では、第２のシフトレジスター１１が１つの直列
入力側１５と１つの直列出力側１３金備え、直列出力側
１３は受像管、１６．と接続されている。更にカウンタ
ー１７が設けられ、カウンター１１はカウンター１４と
共動して、行と列を互いに無関係に制御することを可能
にしている。受像管１６からデータ扉を介して信号が直
列入力側１５に供給され、場合に応じて修正されて再、
び受像管１６に供給される。第１のシフトレジスター８
の直列出力側１０はデータプロセッサー１８と接続され
、データプロセッサー１８は、供給される直列データ流
と共働してデータの変更、例えば互いに隣接する行の間
の補間等を行う。データプロセッサ・−１８の出力側は
シフトレジスター８の直列入力側９と接続されている。
本発明のメモリー装置においては、記憶されている画像
において例えば′＄ｊＡ端にずれている画像信号を、こ
の信号に隣接している画素に合わせ、ることにより、障
害を抑圧することが可能である。所定の画像信号帯域に
おいて、主観的な改善を実現するために、鮮鋭度を高め
ることもできる、。更に、１つの画慮に文字又は別の１
の画像を挿入することもできる。更に、画像の１部分を
拡大することもできる。画像情報を有する元のデータ流
を書込んだ後に行うこれらのすべての操作は、曹込みと
読出し以外の付加的操作として画面上で実現することが
できる。これらの操作を行うためには、メモリー場所を
指、定することによりこれらのメモリー場所と、対応す
るシフトレジスターの・闇の対応付けを行い、データを
メモリー場所に対する書込み又は硯出しを行うだけでよ
い。付加的なシフトレジスターと、メモリーアドレス制
御用カウンターを設けることは、メモリー全体により占
められる、チップ表面の部分に比して僅かな付加的場所
で行うことができる。このようにして、メモリー装置全
体全１つのテン７°に設けることが可能である。このよ
うにしない場合には２倍のチップ表面が必要となる。
次に本発明の実施の態様を列記する。
１、　第２のシフトレジスター１１が１つの直列入力側
１５と、互いに並列な出力側６・を有す・る請求項１に
記載のメモリー装置。
２、第３のアト・レスカウンター１４と第４のアドレス
カウンター１７と第２のシフトレジスター１１’ｔ、第
１のアドレスカウンター２ト第２のアドレスカウンター
と第１のシフトレジスター８に無関係に制御することが
可能である請求項２に記載のメモリー装置。
６、　シフトレジスター８，１１の互いに並列な入力側
γ；１２及び出力側６とメモリー１の間にバックアメモ
リが設けられ・てわ、る請求項１および２のいずれか１
項に記載のメモリー装置。
４　第１のシフトレジスター８が書込み用シフトレジス
ターとして用いられ、第２のシフトレジスターが読取り
用シフトレジスター１１として用いられる請求項１また
は２のいずれか１項に記載のメモリー装置。
５、　読取り用シフトレジスター１１が、書込み用シフ
トレジスター８のクロック周波数より高い、有利には前
記書込み用シフトレジスター８のクロック周波数の整数
倍であるクロック周波数によりクロンク制御される請求
項２に記載のメモリー装置・。
６、　アドレスカウンター２，３，１４，１７をシフト
レジスターの入力側７，１２と出力側６の・うちのい゛
ずれかを自由に選択し、それに対応させることができる
ことを特徴とする請求項１又は２のいずれか１項に記載
のメモリー装置。
７１つの行全部に対応するそれぞれのシフトレジスター
８，１１において、行のためのアドレスカウンター２，
１４のみが設けられている請求項１に記載のメモリー装
置。
【図面の簡単な説明】
第１図は従来の技術におけるメモリーの１つの実施例を
示すブロック回路図、第２図は本発明によるメモリー装
置のブロック回路図、第３図は本発明によるメモリー装
置の１つの有利な実施例のブロック回路図である。 １・・・メモリー、２，３・・・カウンター、４・・・
入力側、５・・・出力側、６・・出力側、７・・・入力
側、８・・・シフトレジスター、９・・・直列入力側、
１０・・・直列出力側、１１・・・シフトレジスター、
１２・・・並列入力側、１３・・・直列出力側、１４・
・アドレスカウンター、１５・・・直列入力側、１６・
・・受ｒ象管、１７・・・カウンター、１８・・・デー
タプロセッサー。

Claims (1)

  1. 【特許請求の範囲】 １、ｚ行とｓ列を有するメモリー（１）と、行のための
    第１のアドレスカウンター（２）と、列のための第２の
    アドレスカウンター（３）と、１つの直列入力側（９）
    及び互いに並列な出力側（６）及び入力側（７）を有す
    る第１のシフトレジスター（８）とを有するメモリー装
    置において、 互いに並列な入力側（１２）と１つの直列出力側（１３
    ）を有するシフトレジスター（１１）が設けられ、 前記メモリー（１）が、行のための第３のアドレスカウ
    ンター（１４）と接続されていることを特徴とするメモ
    リー装置。 ２、列のための第４のアドレスカウンター（１７）が設
    けられていることを特徴とする請求項１記載のメモリー
    装置。
JP63239899A 1987-09-30 1988-09-27 メモリー装置 Pending JPH01112327A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19873733012 DE3733012A1 (de) 1987-09-30 1987-09-30 Speicheranordnung
DE3733012.8 1987-09-30

Publications (1)

Publication Number Publication Date
JPH01112327A true JPH01112327A (ja) 1989-05-01

Family

ID=6337276

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63239899A Pending JPH01112327A (ja) 1987-09-30 1988-09-27 メモリー装置

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EP (1) EP0309877B1 (ja)
JP (1) JPH01112327A (ja)
AT (1) ATE88830T1 (ja)
DE (2) DE3733012A1 (ja)
ES (1) ES2040795T3 (ja)
HK (1) HK3394A (ja)

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Publication number Publication date
DE3733012A1 (de) 1989-04-13
EP0309877B1 (de) 1993-04-28
EP0309877A3 (de) 1991-04-10
EP0309877A2 (de) 1989-04-05
HK3394A (en) 1994-01-21
ATE88830T1 (de) 1993-05-15
ES2040795T3 (es) 1993-11-01
DE3880605D1 (de) 1993-06-03

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