JPH0795577A - Moving picture coder - Google Patents

Abstract

PURPOSE:To attain the reproduction of a moving picture with high picture quality by employing plural input output memories while minimizing the increase in the number of control signals. CONSTITUTION:A coding section 100 activates selectively one of four input memories 110-140 and picture data of one picture element line are written in the plural input memories. The picture data are written in a RAM section via a SAM in the input memories 110-140. The picture data of plural picture element lines stored in the input memories 110-140 are read to the coding section 100 simultaneously and reproduced picture data are generated. The reproduced picture data are transferred simultaneously to SAM of four output memories 150-180. The coding section 100 activates one of the output memories 150-180 and the reproduced picture data are read from the activated output memory.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ランダムアクセスメモ
リ（ＲＡＭ）を設けて動画像を符号化処理するテレビ会
議用動画像符号化装置等におけるフレームメモリの構成
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a frame memory in a video conference coding apparatus for a video conference, which is provided with a random access memory (RAM) to code a moving image.

【０００２】[0002]

【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献１；“テレビジョン画像情報工学データブック”オ
ーム社、p.22,96 従来動画像符号化装置で取り扱う画像の大きさは、例え
ばＣＣＩＴＴ勧告Ｈ２６１テレビジョン会議用ビデオＣ
ｏｄｅｃ規格にあるように水平方向３６０画素、垂直方
向２８８画素程度の大きさであった。一方、動画像符号
化装置における入出力用メモリとして、動画像の入出力
に便利なマルチポートビデオＲＡＭ（以下、ＶＲＡＭと
いう）が用いられている。ＶＲＡＭは、ランダムポート
とシリアルポートの２個のポートを備えたメモリであ
る。ランダムポートは、通常のダイナミックＲＡＭ（Ｄ
ＲＡＭ）と同様の機能を持ちランダムアクセス可能であ
ることからＲＡＭ部と呼ばれ、シリアルポートは、その
ＲＡＭ部の１行（ＲＯＷ）アドレス分の長さのデータを
入出力するシリアルアクセスメモリ（以下、ＳＡＭとい
う）を有している。データはＳＡＭを介してＲＡＭ部に
入出力される。ＶＲＡＭで現在普及しているものには、
２Ｍビット（５１２×５１２×８ビット）及び１Ｍビッ
ト（５１２×５１２×４ビット）のものがある。図２
は、従来例の動画像符号化装置を示す構成ブロック図で
あり、この装置には２ＭビットＶＲＡＭが用いられてい
る。２ＭビットＶＲＡＭは、水平方向３６０画素および
垂直方向２８８画素程度の大きさの１フレームの画像を
１チップで十分格納できる。2. Description of the Related Art Conventionally, as a technique in such a field,
For example, some documents were described in the following documents. Reference 1: "Television Image Information Technology Data Book" Ohmsha, p.22,96 The size of the image handled by the conventional moving image encoding apparatus is, for example, CCITT Recommendation H261 Video Conference Video C.
The size was about 360 pixels in the horizontal direction and 288 pixels in the vertical direction according to the odec standard. On the other hand, a multi-port video RAM (hereinafter referred to as VRAM), which is convenient for inputting / outputting a moving image, is used as an input / output memory in the moving image encoding device. VRAM is a memory having two ports, a random port and a serial port. The random port is a normal dynamic RAM (D
Since it has a function similar to that of a RAM) and can be randomly accessed, it is called a RAM section. , SAM). Data is input to and output from the RAM section via the SAM. The most popular VRAMs are:
There are 2M bits (512 × 512 × 8 bits) and 1M bits (512 × 512 × 4 bits). Figure 2
FIG. 4 is a block diagram showing a configuration of a conventional moving picture coding apparatus, in which a 2 Mbit VRAM is used. The 2-Mbit VRAM can sufficiently store one frame of an image having a size of 360 pixels in the horizontal direction and 288 pixels in the vertical direction with one chip.

【０００３】図２の動画像符号化装置は、入力された画
像データに対して符号化処理を実施して再生画像データ
を生成する符号化部１０と、図示しない動画像入力部を
介して入力された画像データを格納する入力メモリであ
るＶＲＡＭ２０と、符号化部１０で生成された再生画像
データを格納すると共に図示しない動画像出力部を介し
て該データを送出する出力メモリであるＶＲＡＭ３０と
を、備えている。符号化部１０は、入力されたデータを
符号化して圧縮し、その後、逆に符号化されたデータを
伸長して再生画像データを生成して出力する。画像デー
タは、動画像入力部を介してＶＲＡＭ２０のＳＡＭ２１
にシリアルライトされ、その後、画像データはＲＡＭ部
２２の所定のＲＯＷアドレスにライト転送されて格納さ
れる。符号化部１０は、ＲＡＭ部２２から高速ページモ
ード読出し動作にて、原画像における小領域の画素群で
構成される２次元ブロック単位の画像データを読出して
符号化処理を行う。符号化部１０は水平同期信号、垂直
同期信号及びビデオクロックを入力し、図示しない例え
ば中央処理部（ＣＰＵ）に制御されてＶＲＡＭ２０を制
御するための制御信号ＲＡＳ，ＣＡＳ，ＤＴ- ＯＥ／，
ＷＥ，ＳＥ，ＳＣＫを生成して出力する。図３は、各制
御信号とＶＲＡＭの動作との関係を説明する図であり、
各制御信号の状態に対応したＶＲＡＭ動作モードが示さ
れている。なお、図３中の／は、反転信号を示してい
る。符号化部１０で復号化生成された再生画像データ
は、小領域の２次元ブロック単位で高速ページモードで
ＶＲＡＭ３０のＲＡＭ部３１へ書き込まれる。ＲＡＭ部
３１に格納された再生画像データの内のＲＯＷアドレス
指定によって指定された再生画像データが、ＶＲＡＭ３
０中のＳＡＭ３２へリード転送される。その後、ＳＡＭ
３２からシリアルリード動作で再生画像データが、動画
像出力部へ送出される。以上の動作中、符号化部１０は
水平同期信号、垂直同期信号及びビデオクロックを入力
し、ＶＲＡＭ２０を制御する制御信号ＲＡＳ，ＣＡＳ，
ＤＴ- ＯＥ／，ＷＥ，ＳＥ，ＳＣＫを生成して出力す
る。これらの制御信号の状態によってＶＲＡＭ３０の動
作モードが、図３にしたがって決定される。The moving picture coding apparatus shown in FIG. 2 is inputted via a coding section 10 for carrying out a coding process on inputted image data to generate reproduced picture data, and a moving picture input section (not shown). A VRAM 20 which is an input memory for storing the image data thus generated, and a VRAM 30 which is an output memory for storing the reproduced image data generated by the encoding unit 10 and transmitting the data via a moving image output unit (not shown). Is prepared. The encoding unit 10 encodes and compresses the input data, and then inversely expands the encoded data to generate and output reproduced image data. The image data is stored in the SAM 21 of the VRAM 20 via the moving image input unit.
The image data is then written and transferred to a predetermined ROW address in the RAM section 22 and stored. The encoding unit 10 performs an encoding process by reading out image data in a unit of a two-dimensional block composed of a pixel group of a small area in the original image by a high-speed page mode reading operation from the RAM unit 22. The encoding unit 10 receives a horizontal synchronizing signal, a vertical synchronizing signal, and a video clock, and is controlled by, for example, a central processing unit (CPU) (not shown) to control the VRAM 20. Control signals RAS, CAS, DT-OE /,
Generates and outputs WE, SE, SCK. FIG. 3 is a diagram for explaining the relationship between each control signal and the operation of the VRAM,
The VRAM operation mode corresponding to the state of each control signal is shown. Note that / in FIG. 3 indicates an inverted signal. The reproduced image data decoded and generated by the encoding unit 10 is written in the RAM unit 31 of the VRAM 30 in a high-speed page mode in units of two-dimensional blocks in a small area. Of the reproduced image data stored in the RAM unit 31, the reproduced image data specified by the ROW address designation is the VRAM3.
It is read-transferred to the SAM 32 in 0. Then SAM
The reproduced image data is sent from 32 to the moving image output unit by the serial read operation. During the above operation, the encoding unit 10 inputs the horizontal synchronizing signal, the vertical synchronizing signal, and the video clock, and controls signals RAS, CAS, which control the VRAM 20.
Generates and outputs DT-OE /, WE, SE, SCK. The operation mode of the VRAM 30 is determined according to the states of these control signals in accordance with FIG.

【０００４】[0004]

【発明が解決しようとする課題】しかしながら、従来の
動画像符号化装置においては、次のような課題があっ
た。動画像符号化装置でテレビ受信機並の画質を得よう
とする場合、動画像符号化装置で取り扱う画像サイズ
は、水平方向７２０画素、垂直方向では４８０または５
７６画素程度の大きさとなる。そのため、画像データの
１フレーム分を複数チップに別けて格納しなくてはな
い。また、画像サイズ大きくなった場合、符号化部１０
の動作周波数を高速にする必要が生じ、ランダムポート
の入出力速度を高速にする必要があった。さらに、メモ
リチップを複数使用する場合、符号化部１０より各制御
信号数も増加し、装置制御が複雑化する問題点があっ
た。本発明は前記従来技術が持っていた課題として、高
画質の再現画像を得ようとすると、高速動作が必要とな
り、また、装置制御が複雑化する点について解決をした
動画像符号化装置を提供するものである。However, the conventional moving picture coding apparatus has the following problems. When the moving picture coding apparatus tries to obtain an image quality comparable to that of a television receiver, the moving picture coding apparatus handles an image size of 720 pixels in the horizontal direction and 480 or 5 in the vertical direction.
The size is about 76 pixels. Therefore, one frame of image data must be stored separately in a plurality of chips. When the image size becomes large, the encoding unit 10
It was necessary to increase the operating frequency of, and it was necessary to increase the input / output speed of the random port. Furthermore, when a plurality of memory chips are used, the number of control signals from the encoding unit 10 also increases, which makes device control complicated. SUMMARY OF THE INVENTION The present invention provides a moving picture coding apparatus which solves the problem that the above-mentioned conventional technique has a problem that a high speed operation is required to obtain a high quality reproduced image and the apparatus control is complicated. To do.

【０００５】[0005]

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、複数の画素ラインを有する動画像に
対応した画像データを入力する動画像入力部と、入力さ
れた前記画像データを符号化して再生画像データを生成
する符号化部と、前記再生画像データを外部へ送出する
動画像出力部とを、備えた動画像符号化装置において、
次のような手段を講じている。即ち、本発明の動画像符
号化装置は、２つの入出力ポートを有し一方の入出力ポ
ートが前記動画像入力部に接続され他方の入出力ポート
が前記符号化部に接続された第１のデュアルポートＲＡ
Ｍでそれぞれ構成され、前記画像データを格納する複数
の入力メモリと、２つの入出力ポートを有し一方の入出
力ポートが前記符号化部に接続され他方の入出力ポート
が前記動画像出力部に接続された第２のデュアルポート
ＲＡＭでそれぞれ構成され、前記再生画像データを格納
する複数の出力メモリとを、備えている。さらに、この
動画像符号化装置は、前記複数の入力メモリ中のいずれ
か１つの入力メモリを常に選択し前記動画像入力部から
入力された画像データをその入力メモリに書込む第１の
制御手段と、前記複数の入力メモリの個数と同等の画素
ライン数分の前記画像データを該複数の入力メモリから
前記符号化部へ同時に読出す第２制御手段と、前記複数
の出力メモリの個数と同等の画素ライン数分の前記再生
画像データを前記符号化部から該複数の出力メモリに同
時に書込む第３の制御手段と、前記複数の出力メモリの
内のいずれか１つを選択してその出力メモリに格納され
た前記再生画像データを前記動画像出力部へ読出す第４
の制御手段とを、設けている。第２の発明は、第１の発
明の動画像符号化装置における前記各入力メモリを、前
記画像データが書込まれるシリアルアクセスメモリと、
前記選択された入力メモリのみ前記シリアルアクセスメ
モリから前記１画素ライン分の画像データが転送される
ＲＡＭ部とを、備えたマルチポートビデオＲＡＭで構成
している。第３の発明は、第１または２の発明の動画像
符号化装置における前記各出力メモリを、前記符号化部
からの前記再生画像データが書込まれるＲＡＭ部と、前
記ＲＡＭ部から所定の１画素ライン分の再生画像データ
が転送された後に前記選択された１つの出力メモリのみ
該再生画像データを前記動画像出力部へ読み出すシリア
ルアクセスメモリとを、備えたマルチポートビデオＲＡ
Ｍで構成している。In order to solve the above-mentioned problems, a first invention is to provide a moving image input section for inputting image data corresponding to a moving image having a plurality of pixel lines, and the inputted image. In a moving picture coding apparatus, comprising: a coding section for coding data to generate reproduced picture data, and a moving picture output section for sending the reproduced picture data to the outside,
The following measures are taken. That is, the moving picture coding apparatus of the present invention has a first input / output port having one input / output port connected to the moving picture input unit and the other input / output port connected to the coding unit. Dual port RA
A plurality of input memories each configured to store the image data, and two input / output ports, one input / output port is connected to the encoding unit, and the other input / output port is the moving image output unit. A plurality of output memories each of which is configured by a second dual port RAM connected to the above and stores the reproduced image data. Further, the moving picture coding apparatus always selects any one of the plurality of input memories and writes the image data inputted from the moving picture input section into the first memory. And second control means for simultaneously reading the image data of the same number of pixel lines as the number of the plurality of input memories from the plurality of input memories to the encoding unit, and the same as the number of the plurality of output memories Third control means for simultaneously writing the reproduced image data for the number of pixel lines from the encoding section to the plurality of output memories, and selecting any one of the plurality of output memories and outputting the selected output memory. Reading the reproduced image data stored in the memory to the moving image output section;
And the control means of. According to a second invention, in each of the input memories in the moving picture coding apparatus according to the first invention, a serial access memory in which the image data is written,
Only the selected input memory comprises a RAM section to which the image data for one pixel line is transferred from the serial access memory by a multiport video RAM. According to a third invention, in each of the output memories in the moving picture coding apparatus according to the first or second invention, a RAM unit in which the reproduced image data from the coding unit is written and a predetermined one from the RAM unit. A multi-port video RA provided with a serial access memory for reading out the reproduced image data only to the selected one output memory after the reproduced image data for the pixel lines is transferred to the moving image output unit.
It consists of M.

【０００６】[0006]

【作用】第１の発明によれば、以上のように動画像符号
化装置を構成したので、動画像入力部を介して入力され
た画像データは、第１の制御手段によって所定期間選択
された入力メモリに書込まれる。第１の制御手段は、常
にいずれかの入力メモリを選択しており、例えば、１つ
の画素ラインのデータが複数の入力メモリに分割されて
格納される。第２の制御手段により、入力メモリと同数
の画素ライン分の画像データが、同時に複数の入力メモ
リから符号化部に読出される。符号化部は、画像データ
を符号化して再生画像データを生成する。複数の出力メ
モリの個数と同等の画素ライン数分の再生画像データ
が、第３の制御手段によって同時に複数の出力メモリに
書込まれる。即ち、１つの画素ラインの再生画像データ
が複数の入力メモリに分割されて格納される。第４の制
御手段は、複数の出力メモリの内のいずれか１つを選択
し、選択された出力メモリから再生画像データが、動画
像出力部を介して外部へ読出される。第２の発明によれ
ば、第１の発明における入力メモリがＶＲＡＭで構成さ
れ、画像データが、第１の制御手段によって選択された
そのＶＲＡＭのＳＡＭに書込まれる。さらに、ＳＡＭに
書込まれた画像データが、ＳＡＭからＲＡＭ部に転送さ
れて格納される。第３の発明によれば、第１または第２
の発明における出力メモリがＶＲＡＭで構成され、複数
のＶＲＡＭの個数と同等の画素ライン数分の再生画像デ
ータが、第３の制御手段によって同時にＶＲＡＭのＲＡ
Ｍ部に書込まれる。ＲＡＭ部に書込まれた再生画像デー
タの内の所定の１画素ライン分データがＶＲＡＭのＳＡ
Ｍに転送される。このＳＡＭに転送された再生画像デー
タが、第４の制御手段によって、動画像出力部を介して
外部へ読出される。従って、前記課題を解決できるので
ある。According to the first aspect of the present invention, since the moving picture coding apparatus is constructed as described above, the image data input through the moving picture input section is selected by the first control means for a predetermined period. Written to input memory. The first control means always selects one of the input memories, and, for example, the data of one pixel line is divided and stored in a plurality of input memories. By the second control means, the image data for the same number of pixel lines as the input memory are simultaneously read from the plurality of input memories to the encoding unit. The encoding unit encodes the image data to generate reproduced image data. Reproduced image data for the same number of pixel lines as the number of the plurality of output memories are simultaneously written in the plurality of output memories by the third control means. That is, the reproduced image data of one pixel line is divided and stored in a plurality of input memories. The fourth control means selects any one of the plurality of output memories, and the reproduced image data is read from the selected output memory to the outside via the moving image output section. According to the second invention, the input memory in the first invention is composed of the VRAM, and the image data is written in the SAM of the VRAM selected by the first control means. Further, the image data written in the SAM is transferred from the SAM to the RAM section and stored therein. According to the third invention, the first or second
In the present invention, the output memory is constituted by VRAM, and the reproduced image data for the number of pixel lines equivalent to the number of the plurality of VRAMs are simultaneously RA of the VRAM by the third control means.
Written in the M section. Of the reproduced image data written in the RAM section, the data for a predetermined one pixel line is the SA of the VRAM.
Forwarded to M. The reproduced image data transferred to the SAM is read out to the outside via the moving image output unit by the fourth control means. Therefore, the above problem can be solved.

【０００７】[0007]

【実施例】図１は、本発明の実施例の動画像符号化装置
を示す構成ブロック図である。この動画像符号化装置
は、入力された画像データに対して符号化処理を実施し
て再生画像データを生成する符号化部１００と、図示し
ない動画像入力部を介して入力された画像データを格納
する４個の入力メモリであるＶＲＡＭ１１０，１２０，
１３０，１４０と、符号化部１００で生成された再生画
像データを格納すると共に図示しない動画像出力部を介
して該再現画像データを送出する４個の出力メモリであ
るＶＲＡＭ１５０，１６０，１７０，１８０とを、備え
ている。各ＶＲＡＭ１１０〜１８０は、それぞれ２Ｍビ
ットＶＲＡＭである。符号化部１００は、入力されたデ
ータを符号化して圧縮し、その後、逆に符号化されたデ
ータを伸長して再生画像データを生成して出力する。ま
た、符号化部１００は、水平同期信号、垂直同期信号及
びビデオクロックを入力し、例えば図示しないＣＰＵの
制御をうけて、入力メモリ及び出力メモリを制御する制
御信号ＲＡＳ，ＣＡＳ，ＤＴ- ＯＥ／，ＷＥ，ＳＥ１〜
ＳＥ４，ＳＣＫを生成しかつこれらの信号をＶＲＡＭ１
１０〜１８０の各端子に送っている。即ち、入力メモリ
用各制御信号入力用ＲＡＳ，入力用ＣＡＳ，入力用ＤＴ
- ＯＥ／，入力用ＷＥ，入力用ＳＣＫは、ＶＲＡＭ１１
０〜１４０に共通に入力され、各制御信号の入力用ＳＥ
１〜ＳＥ４は、ＶＲＡＭ１１０〜１４０にそれぞれ個別
に入力されている。出力メモリ用各制御信号の出力用Ｒ
ＡＳ，出力用ＣＡＳ，出力用ＤＴ- ＯＥ／，出力用Ｗ
Ｅ，出力用ＳＣＫは、ＶＲＡＭ１５０〜１８０に共通に
入力され、各制御信号の出力用ＳＥ１〜ＳＥ４は、ＶＲ
ＡＭ１５０〜１８０にそれぞれ個別に入力されている。
各ＶＲＡＭ１１０〜１８０の動作モードは、図３に示さ
れたように、それらの各制御信号の状態で決定される。1 is a block diagram showing the configuration of a moving picture coding apparatus according to an embodiment of the present invention. This moving picture coding apparatus performs coding processing on input image data to generate reproduced image data, and image data input via a moving picture input unit (not shown). VRAMs 110, 120, which are four input memories to store
VRAMs 150, 160, 170 and 180, which are four output memories 130 and 140, which store the reproduced image data generated by the encoding unit 100 and send out the reproduced image data via a moving image output unit (not shown). And are equipped with. Each VRAM 110 to 180 is a 2 Mbit VRAM. The encoding unit 100 encodes and compresses the input data, and then decompresses the encoded data to generate reproduced image data and output the reproduced image data. Further, the encoding unit 100 receives a horizontal synchronizing signal, a vertical synchronizing signal and a video clock, and receives control signals RAS, CAS, DT-OE / for controlling an input memory and an output memory under the control of a CPU (not shown), for example. , WE, SE1
SE4, SCK are generated and these signals are sent to VRAM1.
It is sent to each terminal of 10 to 180. That is, RAS for inputting each control signal for input memory, CAS for input, DT for input
-OE /, WE for input, SCK for input are VRAM11
0 to 140 are commonly input and each control signal input SE
1 to SE4 are individually input to the VRAMs 110 to 140, respectively. R for output of each control signal for output memory
AS, output CAS, output DT-OE /, output W
E and SCK for output are commonly input to the VRAMs 150 to 180, and SE1 to SE4 for output of each control signal are VR.
Each of the AMs 150 to 180 is individually input.
The operation mode of each VRAM 110-180 is determined by the state of their respective control signals, as shown in FIG.

【０００８】次に、図１の動画像符号化装置の動作を説
明する。図示しない動画像入力部を介して画像データが
入力された状態でかつ入力用ＲＡＳ／が立ち下がりの状
態で、符号化部１００は、制御信号の入力用ＳＥ１〜入
力用ＳＥ４のいずれか一つを“Ｌ”としてＶＲＡＭ１１
０〜１４０のいずれか一つを常に選択活性化する。図４
は、符号化部内のＶＲＡＭ選定部を示す構成ブロック図
である。符号化部内のＶＲＡＭ選定部は、垂直方向のア
ドレスをカウントするＹカウンタ１０１と、水平方向の
アドレスをカウントするＸカウンタ１０２と、リードオ
ンリメモリ（ＲＯＭ）を有している。Ｙカウンタ１０１
は、リセット端子に垂直同期信号を入力して水平同期信
号をクロック端子に入力している。Ｘカウンタは、水平
同期信号をリセット端子に入力してビデオクロックをク
ロック端子に入力している。Ｙカウンタ１０１及びＸカ
ウンタ１０２は、共にカウントアップイネーブル信号を
受けてクロック端子に入力された信号をカウントし、１
０ビットのＸアドレス及び９ビットのＹアドレスをそれ
ぞれ求める。ＲＯＭ１０３は、１０ビットのＸアドレス
及びＹアドレスの下位２ビットを入力して制御信号の入
力用ＳＥ１〜ＳＥ４の内のいずれか１つを選択的に活性
化する。各ＶＲＡＭ１１０〜１４０は入力用ＳＥ１〜Ｓ
Ｅ４を受けていずれか１が活性化する。活性化されたＶ
ＲＡＭのＳＡＭに画像データがシリアルライトされる。
さらに、制御信号入力用ＤＴ- ＯＥ／，入力用ＷＥを受
けてその活性化されたＶＲＡＭのみ、画像データがＳＡ
ＭからＲＡＭ部へ転送されて格納される。ＶＲＡＭ１１
０〜１４０中のＲＡＭ部に格納されている画像データ
は、８ビットづつ合計３２ビット同時に読出され、符号
化部１００へ読出される。符号化部１００は、これらの
入力された画像データに対し符号化及び復号化を実施し
て再生画像データを生成する。出力用のＶＲＡＭ１５０
〜１８０は、制御信号出力用ＤＴ- ＯＥ／，出力用ＷＥ
を受け、再生画像データは、３２ビット幅で４画素ライ
ン分同時に出力されてＶＲＡＭ１５０〜１８０のＲＡＭ
部に同時に書込まれる。さらに、所定の１ライン分デー
タをＲＡＭ部よりＳＡＭにリード転送する処理が４個の
ＶＲＡＭ１５０〜１８０で行わる。その後、制御信号出
力用ＳＥ１〜出力用ＳＥ４によって選択的に活性化され
たＳＡＭから、再生画像データがシリアルリード動作で
動画像出力部へ読出される。Next, the operation of the moving picture coding apparatus shown in FIG. 1 will be described. In a state in which image data is input via a moving image input unit (not shown) and the input RAS / is in a falling state, the encoding unit 100 selects one of the control signal input SE1 to the input SE4. Is set to "L" and VRAM11
Any one of 0 to 140 is always selectively activated. Figure 4
FIG. 3 is a block diagram showing the configuration of a VRAM selection unit in the encoding unit. The VRAM selection unit in the encoding unit has a Y counter 101 that counts vertical addresses, an X counter 102 that counts horizontal addresses, and a read-only memory (ROM). Y counter 101
Inputs a vertical synchronizing signal to a reset terminal and a horizontal synchronizing signal to a clock terminal. The X counter inputs the horizontal synchronizing signal to the reset terminal and the video clock to the clock terminal. The Y counter 101 and the X counter 102 both receive the count-up enable signal, count the signals input to the clock terminal, and
A 0-bit X address and a 9-bit Y address are obtained. The ROM 103 inputs the lower 2 bits of the 10-bit X address and the Y address and selectively activates any one of SE1 to SE4 for inputting the control signal. Each VRAM 110 to 140 is an input SE 1 to S
Upon receiving E4, either one is activated. Activated V
Image data is serially written to the SAM of the RAM.
Further, only the VRAM activated by receiving the DT-OE / for control signal input and the WE for input has image data SA
It is transferred from M to the RAM section and stored. VRAM11
The image data stored in the RAM section of 0 to 140 are read out simultaneously by 8 bits, 32 bits in total, and read out to the encoding section 100. The encoding unit 100 performs encoding and decoding on these input image data to generate reproduced image data. Output VRAM 150
˜180 is DT-OE / for control signal output, WE for output
In response, the reproduced image data is output simultaneously for 4 pixel lines with a width of 32 bits, and the VRAMs 150 to 180
Written at the same time. Further, a process of reading and transferring a predetermined line of data from the RAM section to the SAM is performed by the four VRAMs 150 to 180. Thereafter, the reproduced image data is read out to the moving image output unit by the serial read operation from the SAM selectively activated by the control signal output SE1 to the output SE4.

【０００９】図５は、入力メモリ及び出力メモリの内部
構成を説明する図である。図５には、水平方方向７２０
画素、垂直方向４８０画素の画像データに対し、２Ｍビ
ットＶＲＡＭを入力側と出力側にそれぞれ４個使用した
場合の、入力メモリ及び出力メモリの内部構成例が示さ
れている。１画素ライン分のデータは、２個のチップに
分割され格納され、連続する４画素ラインの同一アドレ
スデータを同時に読出し或いは書込み可能の構成として
いる。図１の動画像符号化装置に対応させると、メモリ
０はＶＲＡＭ１１０またはＶＲＡＭ１５０のＲＡＭ部、
メモリ１はＶＲＡＭ１２０またはＶＲＡＭ１６０のＲＡ
Ｍ部、メモリ２はＶＲＡＭ１３０またはＶＲＡＭ１７０
のＲＡＭ部、メモリ３はＶＲＡＭ１４０またはＶＲＡＭ
１８０のＲＡＭ部にそれぞれ対応する。図６は、図５に
おける入力メモリの書込手順を示す図であり、図６を用
いて画像データの書込み手順を説明する。図６には、入
力用ＶＲＡＭにおける水平同期信号に対する各制御信号
入力用ＳＥ０〜ＳＥ３のタイムチャートと、入力用ＶＲ
ＡＭのデータ格納順位とが示されている。水平同期信号
は、画素のライン毎に符号化部１００に入力され、符号
化部１００は、有効画像データが入力される期間の７２
０クロックだけ、制御信号入力用ＳＣＫをメモリ０〜３
すなわちＶＲＡＭ１１０〜１４０へ出力する。入力用Ｓ
ＣＫの周波数は１３．５ＭＨｚ程度の値である。FIG. 5 is a diagram for explaining the internal structures of the input memory and the output memory. In FIG. 5, the horizontal direction 720
An example of the internal configuration of the input memory and the output memory when four 2 Mbit VRAMs are used for each of the input side and the output side for the image data of pixels and 480 pixels in the vertical direction is shown. The data for one pixel line is divided and stored in two chips, and the same address data of continuous four pixel lines can be read or written at the same time. Corresponding to the moving picture coding apparatus of FIG. 1, the memory 0 is a RAM section of the VRAM 110 or VRAM 150,
The memory 1 is an RA of VRAM 120 or VRAM 160.
The M section and the memory 2 are the VRAM 130 or the VRAM 170.
RAM part, memory 3 is VRAM140 or VRAM
Each corresponds to 180 RAM units. FIG. 6 is a diagram showing the writing procedure of the input memory in FIG. 5, and the writing procedure of the image data will be described with reference to FIG. FIG. 6 is a time chart of each control signal input SE0 to SE3 with respect to the horizontal synchronizing signal in the input VRAM, and the input VR.
The data storage order of AM is shown. The horizontal synchronization signal is input to the encoding unit 100 for each pixel line, and the encoding unit 100 receives 72 of the period in which the valid image data is input.
Only 0 clock, SCK for control signal input memory 0 to 3
That is, the data is output to the VRAMs 110 to 140. S for input
The frequency of CK has a value of about 13.5 MHz.

【００１０】（１）第０画素ラインのデータ 前半５１２画素分はメモリ０に、後半２０８画素分はメ
モリ１のＳＡＭに書込まれる。合計７２０画素分のデー
タが書込まれた後、メモリ０中ののＳＡＭ上のデータ
が、図６のでメモリ０中のＲＡＭ部の第０ＲＯＷへラ
イト転送され、さらにメモリ１中のＳＡＭ上のデータ
が、図６のでメモリ１のＲＡＭ部の第１ＲＯＷへライ
ト転送される。 （２）第１画素ラインのデータ 前半５１２画素分はメモリ１に、後半２０８画素分はメ
モリ０のＳＡＭに書込まれる。合計７２０画素分のデー
タが書込まれた後、メモリ０中のＳＡＭ上のデータが、
図６のでメモリ０中のＲＡＭ部の第１ＲＯＷへライト
転送され、さらにメモリ１中ののＳＡＭ上のデータが、
図６のでメモリ１のＲＡＭ部の第０ＲＯＷへライト転
送される。 （３）第２画素ラインのデータ 前半５１２画素分はメモリ２に、後半２０８画素分はメ
モリ３のＳＡＭに書込まれる。合計７２０画素分のデー
タが書込まれた後、メモリ２中のＳＡＭ上のデータが、
図６のでメモリ２のＲＡＭ部の第０ＲＯＷへライト転
送され、さらにメモリ３中のＳＡＭ上のデータが、図６
のでメモリ３のＲＡＭ部の第１ＲＯＷへライト転送さ
れる。 （４）第３画素ラインのデータ 前半５１２画素分はメモリ３に、後半２０８画素分はメ
モリ２のＳＡＭに書込まれる。合計７２０画素分のデー
タが書込まれた後、メモリ２中ののＳＡＭ上のデータ
が、図６のでメモリ２のＲＡＭ部の第１ＲＯＷへライ
ト転送され、さらにメモリ３中ののＳＡＭ上のデータ
が、図６のでメモリ３のＲＡＭ部の第０ＲＯＷへライ
ト転送される。(1) Data of 0th Pixel Line The first half 512 pixels are written in the memory 0, and the second half 208 pixels are written in the SAM of the memory 1. After the data of 720 pixels in total is written, the data on the SAM in the memory 0 is write-transferred to the 0th ROW of the RAM section in the memory 0 in FIG. 6, and the data on the SAM in the memory 1 is further written. Is write-transferred to the first ROW in the RAM section of the memory 1 in FIG. (2) Data of the first pixel line The first half 512 pixels are written in the memory 1 and the second half 208 pixels are written in the SAM of the memory 0. After the data of 720 pixels in total is written, the data on the SAM in the memory 0 becomes
As shown in FIG. 6, the write transfer is performed to the first ROW of the RAM section in the memory 0, and the data on the SAM in the memory 1 is
As shown in FIG. 6, the data is transferred to the 0th row in the RAM section of the memory 1. (3) Data of Second Pixel Line The first half 512 pixels are written in the memory 2 and the second half 208 pixels are written in the SAM of the memory 3. After the data for 720 pixels in total is written, the data on the SAM in the memory 2 becomes
6 is written and transferred to the 0th ROW of the RAM section of the memory 2, and the data on the SAM in the memory 3 is changed to the one shown in FIG.
Therefore, the write transfer is performed to the first ROW in the RAM section of the memory 3. (4) Data of Third Pixel Line The first 512 pixels are written in the memory 3 and the second 208 pixels are written in the SAM of the memory 2. After a total of 720 pixels of data has been written, the data on the SAM in the memory 2 is write-transferred to the first ROW of the RAM section of the memory 2 in FIG. 6, and the data on the SAM in the memory 3 is further transferred. Is write-transferred to the 0th ROW in the RAM section of the memory 3 in FIG.

【００１１】以上（１）〜（４）までの処理が入力画素
４ライン単位に繰り返し実施される。（１）〜（４）の
処理でライト転送を行わないＶＲＡＭは、擬似ライト転
送動作となるので該ＶＲＡＭ中のＲＡＭ部の内容は変更
されない。また、各制御信号入力用ＳＥ０〜入力用ＳＥ
３が“Ｈ”のとき、画像データのＳＡＭへの書込は実施
されない。図７は、図５における出力メモリの読出し手
順を示す図であり、図７を用いて再生画像データの読出
し手順を説明する。図７には、出力用ＶＲＡＭにおける
水平同期信号に対する各制御信号出力用ＳＥ０〜出力用
ＳＥ３のタイムチャートが示されている。水平同期信号
は、画素のライン毎に符号化部１００に入力され、符号
化部１００は、有効再生画像データを出力すべき期間の
７２０クロックだけ、制御信号入力用ＳＣＫをメモリ０
〜３すなわちＶＲＡＭ１５０〜１８０へ出力する。出力
用ＳＣＫの周波数は１３．５ＭＨｚ程度である。 （５）第０画素ラインの再生画像データ 全メモリチップの第０ＲＯＷのデータが、図７ので各
ＳＡＭへリード転送される。その後、制御信号出力用Ｓ
ＣＫの前半５１２クロック期間中、選択されたメモリ０
のＳＡＭ上の再生画像データが読出される。その５１２
クロック期間の終了直後に、全メモリチップの第１ＲＯ
Ｗの再生画像データが、図７ので各ＳＡＭへリード転
送される。その後、制御信号出力用ＳＣＫの後半２０８
クロック期間中、選択されメモリ１のＳＡＭ上の再生画
像データが読出される。The above processes (1) to (4) are repeatedly performed in units of four input pixel lines. The VRAM that does not perform the write transfer in the processes of (1) to (4) performs the pseudo write transfer operation, and therefore the contents of the RAM section in the VRAM are not changed. In addition, each control signal input SE0 to input SE
When 3 is "H", the image data is not written to the SAM. FIG. 7 is a diagram showing a procedure for reading the output memory in FIG. 5, and a procedure for reading the reproduced image data will be described with reference to FIG. FIG. 7 shows a time chart of each control signal output SE0 to output SE3 with respect to the horizontal synchronizing signal in the output VRAM. The horizontal synchronizing signal is input to the encoding unit 100 for each pixel line, and the encoding unit 100 stores the control signal input SCK in the memory 0 for 720 clocks of the period in which the effective reproduction image data should be output.
3 to VRAMs 150 to 180. The frequency of the output SCK is about 13.5 MHz. (5) Reproduced image data of the 0th pixel line The 0th row data of all memory chips is read-transferred to each SAM in FIG. After that, S for control signal output
Selected memory 0 during the first 512 clock periods of CK
The reproduced image data on the SAM is read. The 512
Immediately after the end of the clock period, the first RO of all memory chips is
The reproduced image data of W is read and transferred to each SAM in FIG. After that, the second half 208 of the control signal output SCK
During the clock period, the reproduced image data on the SAM of the selected memory 1 is read.

【００１２】（６）第１画素ラインの再生画像データ 全メモリチップの第１ＲＯＷのデータが、図７ので各
ＳＡＭへリード転送される。その後、制御信号出力用Ｓ
ＣＫの前半５１２クロック期間中、選択されたメモリ１
のＳＡＭ上の再生画像データが読出される。その５１２
クロック期間の終了直後に、全メモリチップの第０ＲＯ
Ｗのデータが、図７ので各ＳＡＭへリード転送され
る。その後、制御信号出力用ＳＣＫの後半２０８クロッ
ク期間中、選択されメモリ０のＳＡＭ上の再生画像デー
タが読出される。 （７）第２画素ラインの再生画像データ 全メモリチップの第０ＲＯＷのデータが、図７ので各
ＳＡＭへリード転送される。その後、制御信号出力用Ｓ
ＣＫの前半５１２クロック期間中、選択されたメモリ２
のＳＡＭ上の再生画像データが読出される。その５１２
クロック期間の終了直後に、全メモリチップの第１ＲＯ
Ｗのデータが、図７ので各ＳＡＭへリード転送され
る。その後、制御信号出力用ＳＣＫの後半２０８クロッ
ク期間中、選択されメモリ３のＳＡＭ上の再生画像デー
タが読出される。 （８）第３画素ラインの再生画像データ 全メモリチップの第１ＲＯＷのデータが、図７ので各
ＳＡＭへリード転送される。その後、制御信号出力用Ｓ
ＣＫの前半５１２クロック期間中、選択されたメモリ３
のＳＡＭ上の再生画像データが読出される。その５１２
クロック期間の終了直後に、全メモリチップの第０ＲＯ
Ｗのデータが、図７ので各ＳＡＭへリード転送され
る。その後、制御信号出力用ＳＣＫの後半２０８クロッ
ク期間中、選択されメモリ２のＳＡＭ上の再生画像デー
タが読出される。(6) Reproduced image data of the first pixel line The data of the first ROW of all the memory chips is read and transferred to each SAM in FIG. After that, S for control signal output
Memory 1 selected during the first 512 clock periods of CK
The reproduced image data on the SAM is read. The 512
Immediately after the end of the clock period, the 0RO of all memory chips is
The data of W is read and transferred to each SAM in FIG. After that, during the latter half 208 clock periods of the control signal output SCK, the reproduced image data on the SAM of the selected memory 0 is read. (7) Reproduced image data of the second pixel line The 0th row data of all memory chips is read-transferred to each SAM in FIG. After that, S for control signal output
Selected memory 2 during 512 clock periods of the first half of CK
The reproduced image data on the SAM is read. The 512
Immediately after the end of the clock period, the first RO of all memory chips is
The data of W is read and transferred to each SAM in FIG. After that, during the latter half 208 clock periods of the control signal output SCK, the reproduced image data on the SAM of the selected memory 3 is read. (8) Reproduced image data of the third pixel line The data of the first ROW of all the memory chips is read and transferred to each SAM in FIG. After that, S for control signal output
Selected memory 3 during the first 512 clock periods of CK
The reproduced image data on the SAM is read. The 512
Immediately after the end of the clock period, the 0RO of all memory chips is
The data of W is read and transferred to each SAM in FIG. Then, during the latter half 208 clock periods of the control signal output SCK, the reproduced image data on the SAM of the selected memory 2 is read.

【００１３】上記の（５）〜（８）処理において、シリ
アルリードを行うメモリチップに対する活性化用の制御
信号ＳＥのみ“Ｌ”にされている。そのため、他のチッ
プのＳＡＭの出力部はハイインピーダンス状態となる。
以上のように本実施例では、画像サイズが大きい画像デ
ータにおいて、入力メモリ及び出力メモリを複数チップ
で構成しても、該メモリの制御信号数の増加を最小限に
押さえることができる。また、シリアルポートでデータ
の入出力を円滑に行いかつランダムポートによってデー
タを４画素ライン分同時に入出力できる構成にしている
ので、高速で高品質の動画像符号化をする実施すること
ができる。なお、本発明は、上記実施例に限定されず種
々の変形が可能である。例えば入力メモリ及び出力メモ
リの構成例は、上記メモリ構成条件を満足するものであ
れば本発明の動画像符号化装置を実現できる。In the above processes (5) to (8), only the activation control signal SE for the memory chip to be serially read is set to "L". Therefore, the SAM output section of the other chip is in a high impedance state.
As described above, in the present embodiment, even in the case of image data having a large image size, even if the input memory and the output memory are composed of a plurality of chips, the increase in the number of control signals in the memory can be suppressed to a minimum. Further, since the input / output of data is smoothly performed by the serial port and the data of four pixel lines can be simultaneously input / output by the random port, high-speed and high-quality moving image encoding can be performed. The present invention is not limited to the above embodiment, and various modifications can be made. For example, the moving picture coding apparatus of the present invention can be realized as long as the constitutional examples of the input memory and the output memory satisfy the above memory constitution conditions.

【００１４】[0014]

【発明の効果】以上詳細に説明したように、第１の発明
によれば、１つの画素ラインのデータが選択的に活性化
された複数の入力メモリに順次書込まれ、また、１つの
画素ラインの再生画像データが選択的に活性化された複
数の出力メモリから順次よみだされる構成としている。
そのため、画像サイズが大きい動画像に対しても、複数
の入力メモリ及び出力メモリに対する制御信号の増加を
最小限にすることができる。このことは、動画像符号化
装置内の装置制御の複雑化を防ぐ。また、複数の入力メ
モリと同数の画素ラインの画像データを符号化部へ同時
に書込み、複数の出力メモリと同数の画素ラインの再生
画像データを出力メモリに同時に書込む手段を設けてい
る。そのため、画像サイズが大きくなって生じる高速性
の要求に対しても満足のいく動画像符号化装置を実現で
きる。第２の発明によれば、第１の発明における入力メ
モリをＶＲＡＭとし、画像データがＳＡＭから入力され
る構成としている。そのため、第１の発明の効果に加
え、画像データの入力をより円滑化する。第３の発明に
よれば、第１の発明における出力メモリをＶＲＡＭと
し、再生画像データがＳＡＭから出力される構成として
いる。そのため、再生画像データの送出をより円滑化す
る。As described in detail above, according to the first aspect of the present invention, the data of one pixel line is sequentially written into a plurality of selectively activated input memories, and one pixel line The reproduced image data of a line is sequentially read out from a plurality of selectively activated output memories.
Therefore, even for a moving image having a large image size, it is possible to minimize an increase in control signals for a plurality of input memories and output memories. This prevents complication of device control in the moving picture coding device. Further, there is provided means for simultaneously writing the image data of the same number of pixel lines as the plurality of input memories to the encoding unit and simultaneously writing the reproduced image data of the same number of pixel lines as the plurality of output memories to the output memory. Therefore, it is possible to realize a moving image encoding apparatus that satisfies the demand for high-speed operation caused by an increase in image size. According to the second invention, the input memory in the first invention is VRAM, and the image data is inputted from the SAM. Therefore, in addition to the effect of the first invention, the input of image data is made smoother. According to the third invention, the output memory in the first invention is a VRAM, and the reproduced image data is output from the SAM. Therefore, the transmission of the reproduced image data is made smoother.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例の動画像符号化装置を示す構成
ブロック図である。FIG. 1 is a block diagram showing a configuration of a moving picture coding apparatus according to an embodiment of the present invention.

【図２】従来例の動画像符号化装置を示す構成ブロック
図である。FIG. 2 is a block diagram showing a configuration of a conventional moving image encoding device.

【図３】各制御信号とＶＲＡＭの動作との関係を説明す
る図である。FIG. 3 is a diagram illustrating the relationship between each control signal and the operation of VRAM.

【図４】符号化部内のＶＲＡＭ選定部を示す構成ブロッ
ク図である。FIG. 4 is a configuration block diagram showing a VRAM selection unit in the encoding unit.

【図５】入力メモリ及び出力メモリの内部構成を説明す
る図である。FIG. 5 is a diagram illustrating an internal configuration of an input memory and an output memory.

【図６】図５における入力メモリの書込手順を示す図で
ある。FIG. 6 is a diagram showing a writing procedure of the input memory in FIG.

【図７】図５における出力メモリ読出し手順を示す図で
ある。FIG. 7 is a diagram showing an output memory reading procedure in FIG. 5;

【符号の説明】[Explanation of symbols]

１０，１００ 符号化部 ２０，１１０〜１４０ 入力メモリ（ＶＲＡＭ） ３０，１５０〜１８０ 出力メモリ（ＶＲＡＭ） 10,100 Encoding unit 20,110-140 Input memory (VRAM) 30,150-180 Output memory (VRAM)

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 複数の画素ラインを有する動画像に対応
した画像データを入力する動画像入力部と、 入力された前記画像データを符号化して再生画像データ
を生成する符号化部と、 前記再生画像データを外部へ送出する動画像出力部と
を、 備えた動画像符号化装置において、 ２つの入出力ポートを有し一方の入出力ポートが前記動
画像入力部に接続され他方の入出力ポートが前記符号化
部に接続された第１のデュアルポートＲＡＭでそれぞれ
構成され、前記画像データを格納する複数の入力メモリ
と、 ２つの入出力ポートを有し一方の入出力ポートが前記符
号化部に接続され他方の入出力ポートが前記動画像出力
部に接続された第２のデュアルポートＲＡＭでそれぞれ
構成され、前記再生画像データを格納する複数の出力メ
モリと、 前記複数の入力メモリ中のいずれか１つの入力メモリを
常に選択し前記動画像入力部から入力された画像データ
をその入力メモリに書込む第１の制御手段と、 前記複数の入力メモリの個数と同等の画素ライン数分の
前記画像データを該複数の入力メモリから前記符号化部
へ同時に読出す第２制御手段と、 前記複数の出力メモリの個数と同等の画素ライン数分の
前記再生画像データを前記符号化部から該複数の出力メ
モリに同時に書込む第３の制御手段と、 前記複数の出力メモリの内のいずれか１つを選択してそ
の出力メモリに格納された前記再生画像データを前記動
画像出力部へ読出す第４の制御手段とを、 設けたことを特徴とする動画像符号化装置。1. A moving image input unit for inputting image data corresponding to a moving image having a plurality of pixel lines; an encoding unit for encoding the input image data to generate reproduced image data; A moving picture coding apparatus comprising: a moving picture output section for sending image data to the outside; and a moving picture coding apparatus having two input / output ports, one input / output port being connected to the moving picture input section, and the other input / output port. Are each composed of a first dual-port RAM connected to the encoding unit, and have a plurality of input memories for storing the image data and two input / output ports, one input / output port of which is the encoding unit. A plurality of output memories for storing the reproduced image data, each of which is composed of a second dual-port RAM connected to the other of the input / output ports and connected to the moving image output unit. Number of input memories, always select any one input memory, and write the image data input from the moving image input unit to the input memory; Second control means for simultaneously reading the image data for the number of pixel lines from the plurality of input memories to the encoding unit, and the reproduced image data for the number of pixel lines equal to the number of the plurality of output memories. Third control means for simultaneously writing from the encoding section to the plurality of output memories, and selecting one of the plurality of output memories to reproduce the reproduced image data stored in the output memory. And a fourth control means for reading out to a moving image output section. 【請求項２】 前記各入力メモリは、前記画像データが
書込まれるシリアルアクセスメモリと、前記選択された
入力メモリのみ前記シリアルアクセスメモリから前記１
画素ライン分の画像データが転送されるＲＡＭ部とを、
備えたマルチポートビデオＲＡＭで構成したことを特徴
とする請求項１記載の動画像符号化装置。2. Each of the input memories includes a serial access memory in which the image data is written, and only the selected input memory from the serial access memory.
The RAM part to which the image data for the pixel line is transferred,
2. The moving picture coding apparatus according to claim 1, wherein the moving picture coding apparatus comprises a multiport video RAM provided. 【請求項３】 前記各出力メモリは、前記符号化部から
の前記再生画像データが書込まれるＲＡＭ部と、前記Ｒ
ＡＭ部から所定の１画素ライン分の再生画像データが転
送された後に前記選択された１つの出力メモリのみ該再
生画像データを前記動画像出力部へ読み出すシリアルア
クセスメモリとを、備えたマルチポートビデオＲＡＭで
構成したことを特徴とする請求項１または２記載の動画
像符号化装置。3. Each of the output memories includes a RAM section in which the reproduced image data from the encoding section is written, and the R section.
A multi-port video including a serial access memory for reading out the reproduced image data from the AM unit to the moving image output unit only after the reproduction image data for a predetermined one pixel line is transferred from the AM unit. 3. The moving picture coding device according to claim 1, wherein the moving picture coding device comprises a RAM.