JP2878022B2 - ディスプレイシステム - Google Patents

ディスプレイシステム

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JP2878022B2
JP2878022B2 JP4150876A JP15087692A JP2878022B2 JP 2878022 B2 JP2878022 B2 JP 2878022B2 JP 4150876 A JP4150876 A JP 4150876A JP 15087692 A JP15087692 A JP 15087692A JP 2878022 B2 JP2878022 B2 JP 2878022B2
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  • Image Processing (AREA)
  • Color Television Systems (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は高性能ディスプレイシス
テムに関し、特に画像伸長を実時間で行う高性能ディス
プレイシステムに用いるフレームバッファに関する。
【０００２】
【従来の技術】科学的な図形化は処理中の多量のデータ
をユーザがよりよく理解するのに役立つ。それら図形化
は一般に大型のスーパーコンピュータで計算され、そし
て高速ネットワークを介してユーザのワークステーショ
ンに送られる。図形化のための一つの有力な技術は、デ
ータに対するユーザの理解を深めるための動きの使用で
ある。モニタ中のデータの種々の面を示すアニメーショ
ンを作り、そしてそれらを滑らかな動きのシーケンスと
して表示することにより、そのデータについてより多く
の情報を伝えることができる。
【０００３】ユーザのディスプレイの解像度が高くなる
と、所要の滑らかな動きを与えるために充分なデータを
ネットワークを介して送ることはますます困難となる。
高帯域通信ネットワークを用いても、滑らかな動きを実
現するのに充分なデータ（３０フレーム／秒以上）を送
ることは何らかの圧縮／伸長技術を用いないかぎり困難
である。各ピクセルを２４ビットで表わし、各８ビット
バイトが一つの色を表わすとすれば、動きを示すのに必
要なデータスループットＴ（バイト／秒）は、Ｈres を
水平解像度すなわちスキャンライン当りのピクセル数と
し、Ｖres を垂直解像度すなわちフレーム当りのスキャ
ンラインの数とし、Ｆref をフレームレートとすると、 Ｔ＝３Ｈres Ｖres Ｆref （バイト／秒） となる。
【０００４】実時間動きビデオ用の高帯域をサポートす
るには非常に高い帯域の通信ネットワークが必要であ
る。そのようなネットワークの一つはＨＰＰＩ（高性能
並列インターフェース）である。ＨＰＰＩは３２ビット
幅のデータバスを用いて最大１００Ｍバイト／秒（Ｍは
百万を表す）のデータレートを支持するように設計され
る。しかしながら、ＨＰＰＩの帯域でも、高解像度実時
間の滑らかな動きの画像には充分でない。例えば、３２
ビット幅のＨＰＰＩバスを用いる２０４８×１５３６の
高解像度ディスプレイモニタにフルスケール画像を表示
するためには達成可能な最大フレームレートは、Ｔhppi
をＨＰＰＩの１００Ｍバイト／秒スループットとする
と、 Ｆref ＝Ｔhppi／（３Ｈres Ｖres ） ＝１００，０００，０００／（３×２０４８×１５３６） ＝１０．６フレーム／秒 となる。
【０００５】１０．６フレーム／秒では一つのオブジェ
クトのかなりの動きはぎくしゃくしたものとなる。より
滑らかな動きを得る一つの方法は更に高い帯域をもつ通
信ネットワークを用いることである。しかしながら、そ
のような高帯域通信ネットワークは高価であり、多くの
ユーザにとってはその価格／性能比は受け入れ難いもの
である。実時間動画像通信を達成する他の方法は画像圧
縮／伸長技術を組込むことである。
【０００６】画像の圧縮および伸長を用いる一つの利点
は、ソースにおいて画像シーケンスを記録するのに必要
な記憶容量を低減できることである。グラフィックサー
バはムービーシーケンスを作成するが、その圧縮された
画像データのみを記憶すればよい。これは、より多くの
画像フレームのディジタルビデオレコーダとしてスーパ
ーコンピュータのＤＡＳＤ（すなわちディスク）記憶装
置を使用しうるようにする。この圧縮／伸長の他の利点
は画像の転送に必要な帯域幅が減少するということであ
る。
【０００７】好適な圧縮アルゴリズムは、ヒーリー（He
aly）他の文献“Digital Video Bandwidth Compression
Usig Truncation Coding",IEEE Traus.Comm., COM-9,D
ec 1981,pp.1809-1823 に詳述されているブロック打切
り法である。これは高品質のテキスト及びグラフィック
画像圧縮、並びにテレビジョンのような妥当な品質の自
然な画像を与える。この圧縮法自体は本発明に直接関係
しないが、そのいくつかの特徴をここで述べる。
【０００８】このアルゴリズムの基本概念は、４×４の
各ピクセル領域（３バイト／ピクセルとして４８バイ
ト）を二つの色（６バイト）と１６ビット幅のマスクで
表わすことである。これら二つの色は、４×４ピクセル
領域内の色の分布を最もよく表わすように統計的に計算
される。これらの色はＨＩカラーおよびＬＯカラーと呼
ばれる。各マスクビットは対応するピクセルがＨＩカラ
ーであるかＬＯカラーであるかを決定する。マスクビッ
トが“１”であれば対応するピクセルはＨＩカラーとな
り、“０”であればＬＯカラーとなる。これを図１に示
す。図１はマスク２２に対する４×４ピクセル領域２０
のビットマッピングを示している。４×４ピクセルをＨ
ＩカラーおよびＬＯカラー（夫々３バイト）と１６ビッ
ト（２バイト）のマスクで表わすことができるから、圧
縮比はＲcmp ＝４８／（３＋３＋２）＝６となる。
【０００９】伸長機構は圧縮機構より簡単である。４×
４の各ピクセルマトリクスについて、宛先装置は二つの
カラー（ＨＩとＬＯ）および一つの１６ビットマスクを
受け取る。４×４ピクセルマトリクス内の各ピクセル
は、対応するマスクビットが“１”のときＨＩカラー、
“０”のときＬＯカラーを得る。図２は、各ピクセルが
二つのカラーＡおよびＢのいずれかである任意の４×４
ピクセル領域２４の圧縮データフォーマットを示す。
【００１０】代表的なシステムでは、ネットワークを介
して受信したデータはフレームバッファに記憶しうる状
態となるまで一時的にＦＩＦＯ記憶装置にバッファされ
る。好適なフレームバッファはビデオランダムアクセス
メモリ（ＶＲＡＭ）で構成される。そのようなＶＲＡＭ
は高速ページモードで動作し、そのメモリサイクルは一
般に５０ｎｓである。
【００１１】周知のように、伸長は、圧縮データフォー
マットをフレームバッファに記憶し、そしてビデオ再生
時にピクセルデータを伸長することで行うことができ
る。他の方法は、画像をフレームバッファに記憶する前
に伸長するものである。前者の方法は後者の方法よりフ
レームバッファメモリの量は少くてよいが、圧縮データ
フォーマットのままではデータ処理が容易ではなく、殆
どすべてのデータ処理動作の前にピクセルデータの伸長
が必要である。また、フレームバッファが圧縮データフ
ォーマットのみを記憶するのであれば、非圧縮画像を記
憶するのに別のフレームバッファが必要である。これら
の問題の解決策は、データをフレームバッファに記憶す
る前に伸長し、フレームバッファがＲＧＢピクセルフォ
ーマットのみを含むようにすることである。
【００１２】伸長については多くの問題がある。まず第
一は、フレームバッファをシステムのネックとしないよ
うにするために伸長を実時間で行わねばならないことで
ある。例えば、ＨＰＰＩバスの場合、４×４ピクセル圧
縮データの伝送は公称８０ｎｓの時間を要する。フレー
ムバッファがネックにならないようにするには、各圧縮
データセットを８０ｎｓで伸長できなければならない。
この伸長は市販の部品を用いて費用効果的に行うべきで
ある。
【００１３】メモリの帯域幅を改善する従来の方法はイ
ンターリーブである。メモリのインターリーブには二通
りの方法がある。その一つの方法は、１回のメモリアク
セスでＮウェイのインターリーブされたメモリにおいて
Ｎ個のオペレーションが生じるように、インターリーブ
されたメモリを並列にアクセスするものである。第二の
方法は、Ｎウェイのインターリーブされたメモリにおい
て、それぞれ異なるモジュールに対するメモリアクセス
が１／Ｎメモリサイクルの間隔で順次に開始しうるよう
に、インターリーブされたメモリをアクセスするもので
ある。
【００１４】いずれにしても、伸長帯域幅が通信ネット
ワークの帯域幅以上となるようにフレームバッファを設
計することによって、フレームバッファがシステムのボ
トルネックにならないようにすべきである。帯域幅を最
大にするためには、各メモリモジュールは、すべてのモ
ジュールが並列動作しうるように、独立したデータパス
および別々の制御を有すべきである。前述のように、Ｈ
ＰＰＩ通信ネットワークの場合には、１６ピクセルの情
報が８０ｎｓ毎に転送される（１６ピクセル／８０ｎｓ
＝２００Ｍピクセル／秒）。５０ｎｓの帯域幅のメモリ
チップをメモリモジュールに使用するとすれば、インタ
ーリーブ数Ｎは少くとも１０でなくてはらない（１０ピ
クセル／５０ｎｓ＝２００Ｍピクセル／秒）。Ｎが１６
なら、最大帯域幅３２０Ｍピクセル／秒が達成できる
（１６ピクセル／５０ｎｓ）。簡単なメモリインターリ
ーブは最良の性能を与えるが、夫々が固有のデータパス
および制御を備えた複数のメモリモジュールによる複雑
さとコストを正当化するものではない。
【００１５】第二の問題は、ローカルワークステーショ
ンからフレームバッファにアクセスしなければならない
ことである。更に、このアクセスは非圧縮モードおよび
圧縮モードのいずれかでなくてはならない。非圧縮モー
ドアクセスは、伸長されたデータが画像処理のためにロ
ーカルワークステーションで使用される場合に重要であ
る。圧縮モードアクセスもローカルワークステーション
の性能向上を可能にする。
【００１６】第三の問題は、高解像度モニタの場合に、
ＶＲＡＭの直列出力がそのモニタに必要な帯域幅を与え
るためにインターリーブされねばならないということで
ある。現在のＶＲＡＭは約３３ＭＨｚの直列出力帯域幅
を有するから、一般的なフレームバッファは、接続され
るディスプレイに応じてインターリーブされる直列出力
ポートを有する。例えば、モニタ解像度が１２８０×１
０２４の場合、ビデオ帯域幅は１１０ＭＨｚである。従
って、そのような解像度に対しては、４ウェイのＶＲＡ
Ｍ直列出力インターリーブで充分である。しかしなが
ら、２０４８×１５３６のモニタ解像度の場合は、ビデ
オ帯域幅は２６０ＭＨｚである。これは８ウェイインタ
ーリーブを必要とする。４ウェイインターリーブでは４
×３３ＭＨｚすなわち１３２ＭＨｚしか与えられない
が、８ウェイの場合は２６４ＭＨｚになる。フレームバ
ッファ設計および伸長設計は、モニタの解像度に制限さ
れないフレキシブルなビデオ出力帯域幅を与えることが
できるようにすべきである。
【００１７】種々の画像圧縮／伸長方式が知られてい
る。
【００１８】米国特許第４８５７９９２号明細書は、画
像が２つのディジタルデータセットにより特徴づけられ
るハードウェア圧縮／伸長機構を開示している。第１の
データセットは元の画像を低域フィルタに通し、その後
それをサブサンプリングすることにより得られる。第２
のデータセットは、第１のデータセットの補間された画
像と元の画像との間のデルタパルス符号変調されたデー
タセットである。これら２つのデータセットはランレン
グス符号化技術により圧縮される。
【００１９】米国特許第４９７５７７１号明細書は、ビ
デオデータを圧縮しそれを放送媒体上のパケットとして
時間多重化することにより、複数のビデオチャンネルを
単一チャンネル搬送波で放送しうるようにした方法を開
示している。基本的にこの特許は、単一の搬送波で複数
チャンネルのビデオをいかにしてより効率よく使用する
かを示している。
【００２０】米国特許第４９７０６６３号明細書は、１
５ビットの赤、緑および青のソース画像データを部分的
にサンプリングし、そして８ビットのＬＵＶ輝度および
色値に変換するようにする圧縮方法を用いて画像品質を
改善する方法を示す。ディスプレイ上ではこのＬＵＶフ
ォーマットのデータはディザ技術を用いてフル解像度ま
で伸長される。
【００２１】米国特許第４７９７７２９号明細書はブロ
ック切捨て技術にもとづく圧縮／伸長方法を示す。伸長
はマルチプレクサおよびレジスタを用いることにより逐
次に行われる。ＨＩおよびＬＯカラーデータが２つのレ
ジスタにロードされ、それらはピクセル順にビットマス
クにもとづき選ばれる。この特許はＹＩＱカラー信号成
分の使用を示し、例えばＹ成分については４×４ピクセ
ル群の伸長を行うには１６サイクルが必要である。伸長
は逐次であるからその帯域幅は限られる。
【００２２】米国特許第４５８０１３４号明細書はカラ
ー画像の符号化、伝送、記憶および発生のためのシステ
ムを示す。この特許もブロック切捨て技術を用いてお
り、圧縮されたデータブロックがブロックバッファメモ
リに記憶される。この特許はビデオ出力パスにおいて
“高速”逐次伸長論理を用いる。このシステムは高性能
グラフィックディスプレイへのデータ転送を可能にする
ために非常に複雑で高価なオン・ザ・フライデコード回
路を必要とする。更に、フレームバッファは圧縮された
データフォーマットのみを記憶するから、非圧縮画像の
記憶には使用できない。ブロック切捨て技術は損失の大
きい圧縮／伸長法を用いるから、画像品質が最も重要で
ある場合には非圧縮モードが望ましい。
【００２３】米国特許第４５６４９１５号明細書はカラ
ーテレビジョンラスタ走査ビデオ出力を与えるコンピュ
ータグラフィックシステムを示す。それに示されるアー
キテクチャはフレームバッファを単純なカラーマップシ
ステムからＲＧＢフルカラー解像度システムにグレード
アップさせるものであるが、メモリが余分に必要であ
る。
【００２４】米国特許第４５４１０１０号明細書は画像
検出装置およびバッファメモリの両方に電荷結合装置の
アレイを用いる電子カメラを示している。プレビューモ
ードが他の専用のバッファを必要とせずにビデオ周波数
でＣＲＴモニタに表示しうるようにする方法を詳述して
いる。
【００２５】IBM Technical Disclosure Bulletin,Augu
st,1985,pp.958-959は画像伸長が画像バッファでの記憶
前に生じるごとくなった画像圧縮／伸長方法を示してい
る。この記憶された画像は関連するコマンドに従って表
示するために全点アレドス可能メモリにマッピングされ
る。
【００２６】
【発明が解決しようとする課題】従って本発明の目的は
実時間画像伸長を行うことのできるフレームバッファを
特徴とする改善されたディスプレイシステムを提供する
ことである。
【００２７】本発明の他の目的は画像伸長が高解像度表
示画像について実時間で達成しうるようにした改善され
たディスプレイシステムを提供することである。
【００２８】本発明の他の目的は市販のハードウェアを
使用しうるにもかかわらず著しく改善されたシステムパ
フォーマンス特性を示す改善されたディスプレイシステ
ムを提供することである。
【００２９】
【課題を解決するための手段及び作用】ディスプレイシ
ステムは圧縮ピクセル画像を受け取る記憶手段を含む。
この圧縮ピクセル画像は、少くとも一対の符号化された
カラーと、それらカラーのうちの一つを、圧縮ピクセル
画像の一つのｍ×ｎのピクセル領域内のどのピクセルが
受け取るかを示すｍｎビットのマスクとで表される。こ
のシステムは複数のメモリモジュールを含む。ピクセル
領域内のピクセルはこれらモジュールにおいてインター
リーブされる。データを夫々のモジュールに並列に書込
ませるための信号を与えるためのジェネレータが設けら
れる。それらモジュールに符号化されたカラーを示すデ
ータを与えるためのレジスタ手段が設けられる。制御装
置はマスクビットに応答して、符号化カラーデータを単
一メモリサイクルで並列に、ピクセル領域内においてマ
スクビットによりその符号化カラーを有するものと指定
されたすべてのピクセル位置に書込むようにこのジェネ
レータを制御する。
【００３０】
【実施例】図３を参照して、ディスプレイ３０、１６個
（４×４）のメモリモジュールからなるフレームバッフ
ァ３２、および個々のフレームバッファモジュール３４
の間の相互関係を説明する。ディスプレイ３０は、例え
ばラスタ方式で表示される１０２４×１０２４のピクセ
ルを含む。ディスプレイ３０の左上角に拡大して示して
ある領域３６は４ピクセル×４ピクセルの部分領域であ
り、そこに含まれる各ピクセルのアドレスを示す。各ピ
クセルアドレスは列表示とそれに続く行表示を有し、左
上のピクセルのアドレスは（０，０）であり、以下行０
については（１，０），（２，０）等のアドレスを有す
る。各ピクセルは３バイト（各８ビット）のカラー情報
で表わされる。
【００３１】４×４のインターリーブ式フレームバッフ
ァ３２はディスプレイ３０からのピクセル情報を記憶す
るために用いられ、そして１６個のメモリモジュールＭ
０−Ｍ１５を含む。各メモリモジュールは２５６×２５
６×２４のビット位置を有する。ピクセルアドレスは、
４×４ピクセルマトリクスの各ピクセルがそれぞれ異な
ったメモリモジュール内にあるように、フレームバッフ
ァ３２内において水平および垂直方向にインターリーブ
される。例えば、ディスプレイ３０に示される４×４マ
トリクス３６の場合、アドレス（０，０）はメモリモジ
ュールＭ０内にあり、（１，０）はＭ１に、そして
（２，０）はＭ２にあり、以下同様である。３４にモジ
ュールＭ０の拡大図を示す。これはそこに記憶されるピ
クセルアドレスを示すものである。周知のように、４番
目毎のピクセルアドレスがその中にある（行および列に
ついて）。
【００３２】従って、４×４のピクセルマトリクスが処
理されるとすると、メモリモジュールＭ０−Ｍ１５は同
時に動作してそれに記憶されたピクセルデータの状態を
変化させうる。後述するように、図３に示すインターリ
ーブは入来するデータフォーマットと共に実時間の伸長
が生じうるようにする。
【００３３】繰り返すと、データは図２に示すフォーマ
ットで入り、圧縮されたピクセルデータが２個の連続す
る３２ビットワードの形で受け取られる。第１のワード
は、第１カラー（Ａ）を示す２４ビット（０：２３）
と、８ビットのＨＩワードマスク（２４：３１）とを含
む。次の３２ビットワードは、次のカラー（カラーＢ）
および８ビットのＬＯワードマスクを含む。これらＬＯ
およびＨＩワードマスクは２つのカラーＡおよびＢを一
つの伸長メモリサイクルにおいて夫々のピクセルマップ
位置にマッピングする。
【００３４】以下の説明においては、フレームバッファ
メモリ３２は行アドレスストローブ（ＲＡＳ）信号およ
び列アドレスストローブ（ＣＡＳ）信号を用いるＶＲＡ
Ｍメモリチップからなる。当業者には明らかなように、
これらの信号は反転状態で活性であり、本明細書ではそ
の状態をＲＡＳ＊またはＣＡＳ＊で示す（図面ではバー
で示してある）。
【００３５】図４に示すフレームバッファシステムは、
出力ライン上にアドレスおよびタイミング制御信号を与
える状態マシン５０を含む。状態マシン５０は基本的に
中央プロセッサ（図示せず）により構成されるシーケン
サである。図４のシステムは更にＦＩＦＯメモリ５２を
含み、これがレジスタＲ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５に
情報を与える。圧縮データはケーブル５４を介してＦＩ
ＦＯ５２に与えられる。ＣＡＳ＊ジェネレータ（ＣＡＳ
ＧＥＮ）５６はレジスタＲ４およびＲ５からのビット
マスク部分ならびに一対の制御信号ＣＡＳＨＩ＊および
ＣＡＳＬＯ＊を受け取る。ワークステーション（ＷＳ）
５８もＣＡＳ＊ジェネレータ５６およびレジスタＲ２と
相互接続され、ワークステーション５８がフレームバッ
ファ３２にアクセスしうるようにしている。フレームバ
ッファ３２は図３に示すように構成され、４×４のモジ
ュール（Ｍ０−Ｍ１５）マトリクスを含む。
【００３６】図５はＣＡＳ＊ジェネレータ５６の詳細を
示す。１６個のマルチプレクサ（ＭＵＸ１−ＭＵＸ１
６）はＣＡＳＬＯ＊およびＣＡＳＨＩ＊を受ける。後述
するように、ＣＡＳＬＯ＊およびＣＡＳＨＩ＊は一つの
メモリサイクルにおいて異なった時点で活性となる。更
に、１６ビットマスクパターンからの１ビット信号が各
マルチプレクサに制御入力として印加され、夫々のマル
チプレクサからいずれかのＣＡＳ＊信号を出力させる。
マスク入力が１であれば夫々のマルチプレクサはＣＡＳ
ＨＩ＊を選択し、マスク入力が０であれば夫々のマルチ
プレクサはＣＡＳＬＯ＊を選択する。ＣＡＳＬＯ＊およ
びＣＡＳＨＩ＊のレベルはそのサイクル内の異なった時
点で活性となるから、一つのメモリサイクルにおいて出
力ケーブル６０に１６個のＣＡＳ＊信号が発生する。各
ＣＡＳ＊信号は４×４ピクセルマトリクス内の１６個の
ピクセルの一つのピクセル位置への一つのカラー値の書
込みを制御する。
【００３７】説明の便宜上、与えられた圧縮データ群に
ついてのＨＩカラーの書込みをＬＯカラーの書込みの前
として説明する。しかしながらどの順序を用いてもよい
からこれは本発明を限定するものではない。
【００３８】ＣＡＳ＊信号を発生するための以下に述べ
る方法は８０ｎｓの伸長サイクルを可能にする。この方
法は２個のＣＡＳ信号、すなわちＣＡＳＨＩ＊およびＣ
ＡＳＬＯ＊を活性化するのに必要な時間を短縮する。こ
の場合ＣＡＳＨＩ＊はＨＩカラーのロードに用いられ、
ＣＡＳＬＯ＊はＬＯカラーのロードに用いられる。圧縮
データ群内のすべてのＨＩカラーは同一の行および列ア
ドレスを用いてＶＲＡＭに記憶され、そして一つのメモ
リサイクルにおいてＣＡＳＨＩ＊活性時間中にロードさ
れる。ＣＡＳＬＯ＊がそのメモリサイクルにおいて後に
活性となると、すべてのＬＯカラーがロードされ、かく
して１６個のピクセル位置に一つのメモリサイクルにお
いて両カラーがロードされうるようになる。
【００３９】図６はＶＲＡＭの代表的なタイミング図で
ある。タイミング情報は三菱電機の１ＭビットＶＲＡＭ
部品番号Ｍ５Ｍ４４２２５６ＪＬ−８からのものであ
る。このタイミング情報はフレームバッファのパフォー
マンスを決定する。
【００４０】 ・Ｔ＿ＰＣ−高速ページモードサイクルタイム。最小５
０ｎｓ。 ・Ｔ＿ＣＡＳ−ＣＡＳパルス幅。最小２５ｎｓ。
【００４１】 ・Ｔ＿ＣＰ−高速ページモードのＣＡＳプリチャージ時
間。最小１０ｎｓ。
【００４２】 ・Ｔ＿ＤＳＣ−データセットアップ時間。最小０ｎｓ。
【００４３】 ・Ｔ＿ＤＨＣ−データホールド時間。最小２５ｎｓ。
【００４４】 ・Ｔ＿ＡＳＣ−列アドレスセットアップ時間。最小５ｎ
ｓ。
【００４５】 ・Ｔ＿ＣＡＨ−列アドレスホールド時間。最小２０ｎ
ｓ。
【００４６】図７は、本発明で用いられる圧縮モードの
高速ページモードメモリサイクルのタイミング図であ
る。Ｔ＿ＰＣが５０ｎｓのＶＲＡＭを用いて、１００ｎ
ｓ（２Ｔ＿ＰＣ）を越えないサイクルが達成される。こ
のタイミング図に示すように、ＣＡＳＨＩ＊およびＣＡ
ＳＬＯ＊信号は重なることが出来る。これが可能なの
は、一つの圧縮モードメモリサイクルについて一つのＣ
ＡＳ＊だけが選ばれ（ＣＡＳＨＩ＊またはＣＡＳＬＯ
＊）、同時に両方が選ばれないためである。データライ
ン（ＤＡＴＡ）上の「Ｍ ＨＩ」および「Ｍ ＬＯ」は
ＨＩおよびＬＯカラーが一つのメモリサイクルにおいて
レジスタＲ２により示されるときを示す。伸長の場合の
可能な最短サイクル時間はＴcmp ＝ｔ1 ＋ｔ2 であり、
ここでｔ1 はＴ＿ＤＨＣ、ｔ2 はＴ＿ＰＣである。
【００４７】ｔ1 は第１カラー書き込みサイクルについ
てのデータホールド時間が乱されないようにするために
必要である。時間ｔ2 は、メモリモジュールがＬＯカラ
ー圧縮モードに続いてＨＩカラー圧縮モードを有する場
合のメモリ動作により必要とされる。これら二つの連続
するＣＡＳ＊の立下りエッジ間の間隔は少くともＴ＿Ｐ
Ｃでなくてはならない。
【００４８】上記のように、三菱電機の１ＭビットＶＲ
ＡＭではＴ＿ＤＨＣ＝２５ｎｓ、Ｔ＿ＰＣ＝５０ｎｓで
ある。従って、理想的にはＴcmp ＝７５ｎｓである。７
５ｎｓの伸長では、ＨＰＰＩ圧縮データは全転送速度で
受信できる。伸長に要する時間は１００ｎｓから７５ｎ
ｓに短縮されるから、２ＣＡＳ法によるパフォーマンス
の改善はＲ2cas＝１００／７５＝１．３３である。
【００４９】フレームバッファがネットワークのボトル
ネックとならないようにするためには、関係式Ｔ≦ＮＰ
が成立しなければならない。ここでＴはネットワークの
スループット、Ｎはインターリーブされる４×４メモリ
モジュールの数、Ｐは一つの４×４メモリモジュールに
ついてのフレームバッファ伸長パフォーマンスである。
ＨＰＰＩの場合、Ｔ＝２００Ｍピクセル／秒である。２
ＣＡＳ法を用いない場合には、１個の２４ビットＲＧＢ
データパスを用いた各伸長は、５０ｎｓのＶＲＡＭで１
００ｎｓを要する。これによりＰ＝１６０Ｍピクセル／
秒となる。従って、フレームバッファがボトルネックと
ならないようにするには、Ｎは２以上でなくてはならな
い。並列に動作するもう一つの４×４メモリモジュール
が必要である。あるいは、各メモリモジュールが自身の
データパスおよび制御手段を有するような高価なインタ
ーリーブ法を用いることができる。しかしながら２ＣＡ
Ｓ法を用いれば、Ｐ＝２１３Ｍピクセル／秒が達成でき
る。従って、１個の２４ビットＲＧＢデータパスを有す
る１個の４×４メモリモジュールのみが必要となる。
【００５０】図４に戻って図７も参照しながら、オンラ
イン伸長／バッファシステムの動作について説明する。
データ入力５４を介してＦＩＦＯメモリ５２に連続する
３２ビットデータワードが加えられる。自由走行システ
ムクロック（ＳＹＳＣＬＫ）が状態マシン５０により発
生され、ＦＩＦＯ５２の動作およびこのシステムの他の
要素の同期化を制御する。
【００５１】ＦＩＦＯ５２に充分なデータが入ると、Ｆ
ＩＦＯ＿ＲＤＹ＊信号が活性となり、処理すべきデータ
がＦＩＦＯ５２にあることを示す。状態マシン５０はそ
の信号を認識し、そして通信モード信号ＣＯＭ＿ＭＯＤ
Ｅ＊およびＦＩＦＯ読み取り信号ＲＤ＿ＦＩＦＯ＊を活
性化することにより高速ページメモリアクセスモードに
入る。このメモリアクセスは、ＦＩＦＯ５２が殆ど空で
あること（ＦＩＦＯ＿ＡＥ＊）の検出により打ち切られ
る。状態マシン５０はまたＲＤ＿ＦＩＦＯ＊の期間中、
２ＳＹＳＣＬＫ毎にロードマスクイネーブル信号（ＬＤ
＿ＭＡＳＫ＊）を発生する。圧縮データは常に一対の３
２ビットワードを含むから、ＲＤ＿ＦＩＦＯ＊の期間は
常に２個のＳＹＳＣＬＫの倍数となる。
【００５２】２４ビットカラーデータ（２３：０）がＦ
ＩＦＯ５２から読出され、レジスタＲ１およびＲ２に与
えられる。１６ビットマスクのＨＩワード（１５：８）
もＦＩＦＯ５２から読出され、１クロック期間だけレジ
スタＲ３に記憶され、その後１６ビットマスクのＬＯワ
ード（７：０）がレジスタＲ５にロードされるのと同じ
クロック期間でレジスタＲ４にロードされる。１６個の
マスクビット（１５：０）がレジスタＲ４およびＲ５に
保持され、その間ＨＩおよびＬＯカラーデータビットが
レジスタＲ２に次々にロードされ、そしてフレームバッ
ファ３２に入れられる。
【００５３】上述のようにフレームバッファ３２は４×
４メモリモジュールで構成され、ピクセルは４×４パタ
ーンとして水平および垂直方向にインターリーブされ
る。一つのメモリサイクルでＣＡＳ＊ジェネレータ５６
は、カラーマスクにより制御されるレベルを有する１６
個のＣＡＳ＊信号を供給する。伸長サイクルの第１部分
（すなわちＣＡＳＨＩ＊）において、２４ビットＨＩカ
ラーデータがレジスタＲ２からメモリモジュール３２に
送られ、そしてＣＡＳ＊ジェネレータ５６はビットマス
クにおいて１レベルを示すビット位置に対応する出力ラ
インに活性レベルを発生する。これにより、ＨＩカラー
データは１レベルにある上位マスクビット位置に対応す
る選ばれたピクセルに並列に書込みが可能となる。この
伸長サイクルの第２部分（すなわちＣＡＳＬＯ＊）にお
いて、ＬＯカラーデータがビットマスク内の０ビットの
制御により書込まれ、伸長サイクルを完了する。
【００５４】上記の動作は図７に部分的に示されてお
り、ＣＡＳＨＩ＊が活性状態に下がると、マスク内の１
ビットによりＣＡＳ＊信号がメモリ３２に与えられ、レ
ジスタＲ２からのＨＩカラービットが１６個のピクセル
メモリ位置に書込まれる。同様に、ＣＡＳＬＯ＊が活性
レベルに下がると、ＬＯカラービットがマスクの０ビッ
トに対応するピクセル位置に書込まれる。
【００５５】ワークステーション５８（図４）もバス６
１および６２を介してフレームバッファ３２にアクセス
する。バス６１上のマスクビットおよびバス６２上のカ
ラーデータの適正な組合せにより、ＣＡＳＨＩ＊および
ＣＡＳＬＯ＊信号は上記のようにフレームバッファ３２
へのカラーデータの書き込みを達成できる。
【００５６】超高解像度フレームバッファが必要な場合
には、ビデオクロック周波数は無視できない。例えば、
ＶＲＡＭは３３ＭＨｚで動作しうるシリアルポートを有
する。しかしながら６０Ｈｚの、解像度２０４８×１５
３６のモニタの場合、ビデオクロック速度は２６０ＭＨ
ｚを越える。従ってクロックの比率は２６０ＭＨｚ／３
３ＭＨｚ＝７．８８となる。ビデオクロックを整合させ
るには、ＶＲＡＭは高解像度モニタ用に充分なシリアル
出力帯域幅を与えるため、少なくとも８ウェイでインタ
ーリーブされねばならない。図４の構成はモジュラーで
あり、ビデオ出力の帯域幅は、Ｐを４×４メモリモジュ
ール群の数を表わす正の整数として、単一ＶＲＡＭシリ
アル出力の４Ｐまで増加しうる。これによりこのシステ
ムのビデオスループットは任意の解像度のモニタと整合
すべく増加しうるようになる。６０Ｈｚ、解像度２０４
８×２０４８のモニタは３６０ＭＨｚのビデオ周波数を
必要とする。３６０／３３＝１０．９であるから、Ｐ＝
３で充分なビデオ帯域幅が得られることになる。
【００５７】図８に示すように、これは主バスに４×４
メモリモジュールを追加することで可能になる。一つの
モジュールはＣＡＳ＊ジェネレータ（ＣＡＳＧＥＮ）お
よびフレームバッファ（ＦＢ）からなる。４×４メモリ
モジュール自体がインターリーブされる。すなわち、第
１モジュールはピクセル０〜３を有し、第２モジュール
はピクセル４〜７を有し、以下同様に、ｊ番目のモジュ
ールはピクセル４（ｊ−１）〜４（ｊ−１）＋３を有す
る。制御用の状態マシン（ＳＭ）は、メモリ要求がなさ
れたとき、それが正しいＣＡＳ＊ジェネレータおよびフ
レームバッファを選ぶように変更しなければならない。
このモジュラー４×４法を用いれば、ビデオ出力スルー
プットを任意のモニタについての任意のビデオ周波数に
合わせるように無限に拡張できる。
【００５８】更に高い帯域幅の通信ネットワークに対す
るインターフェースが必要な場合には、入力を並列化す
ることによりそのネットワークからのより高いスループ
ットを受けるように変更しうる。これは、ＳＭを僅かに
変更して、より多くのＦＩＦＯ、ＣＡＳＧＥＮ、ＦＢを
付加することにより実現できる。図９はその一例であ
り、ＦＩＦＯ、ＣＡＳＧＥＮおよびＦＢが３組存在す
る。この構成によれば、３個のモジュール間の並列化に
よりパフォーマンスが３倍になる。このモジュラー方式
により、追加されるＦＩＦＯ、ＣＡＳＧＥＮおよびＦＢ
の数は任意のネットワーク帯域幅に合せて無限に増加し
うる。
【００５９】フレームバッファの解像度も拡張できる。
例えば、各メモリモジュールが夫々５１２行×５１２列
×４ビットとして構成される複数の１ＭビットのＶＲＡ
Ｍを用いて設計されるとすれば、４×４メモリモジュー
ルは２０４８行×２０４８列×４ビットプレーンとして
構成される。これは任意のシステム要件に合せて拡張で
きる。まず、ピクセル当りのビットプレーン数の増加は
ＶＲＡＭを追加することで行うことができる。例えば３
０ビットＲＧＢデータフォーマットを用いるとすれば、
メモリモジュール当り８個の１ＭビットＶＲＡＭを用い
ることができる（この構成は３２個までのビットプレー
ンを与えることができる）。多くのアプリケーションに
対しては２０４８×２０４８の解像度のフレームバッフ
ァが適当であるが、ダブルバッファリング、実時間パニ
ング、あるいはより高い解像度をもつモニタの場合よう
に、更に大きいフレームバッファ構成が必要な場合があ
る。
【００６０】本発明は任意のサイズのフレームバッファ
に適合するために水平および垂直の両方向に無限に拡張
することができる。フレームバッファが水平方向に拡張
されるべきときには、図１０に示すように、より多くの
４×４モジュールが水平方向に追加される。その場合に
は、Ｐ個の４×４メモリモジュールが水平方向に存在
し、合計で２０４８Ｐ個の水平ピクセルを与える。フレ
ームバッファを垂直方向に拡張すべきときには、Ｐ個の
４×４モジュールの水平行を図示のごとくに垂直方向に
追加すればよい。その場合には、Ｎ個の４×４メモリモ
ジュールが垂直方向に存在し、合計で２０４８Ｎ個の垂
直ピクセルを与える。
【００６１】
【発明の効果】本発明によれば、実時間画像伸張を行う
ことのできるフレームバッファを特徴とするディスプレ
イシステムを得ることができる。
【図面の簡単な説明】
【図１】４×４ピクセルマップおよびいかにしてカラー
割振りを識別するために用いられる１６ヒットマスクパ
ターンにその個々のピクセル位置をマッピングするかを
示す図。
【図２】各ピクセルに２つの符号化されたカラーのうち
の一つが割振られるようにした、任意の４×４ピクセル
領域の圧縮データフォーマットを示す図。
【図３】ディスプレイ面上のピクセルと、一つの４×４
モジュールフレームバッファ内（そしてその一つのモジ
ュール内）のメモリ位置との関係を示す図。
【図４】本発明の一実施例の要素を示すブロック図。
【図５】マスクおよび制御入力に応じてＣＡＳ＊信号を
発生するための回路のブロック図。
【図６】従来のＶＲＡＭの動作を示す波形図。
【図７】本発明で使用する伸長メモリサイクルを示す
図。
【図８】ビデオ速度性能の向上を可能にする本発明の一
実施例のブロック図。
【図９】より高い帯域幅の通信ネットワークに対するイ
ンターフェースを可能にする本発明の一実施例のブロッ
ク図。
【図１０】より高解像度のフレームバッファ動作を可能
にする本発明の一実施例のブロック図。
【符号の説明】
３０ ディスプレイ ３２ フレームバッファ ３４ フレームバッファモジュール ３６ ４×４ピクセルマトリクス ５０ 状態マシン ５２ ＦＩＦＯメモリ ５４ ケーブル ５６ ＣＡＳ＊ジェネレータ ５８ ワークステーション
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レオン、ルメルスキー アメリカ合衆国コネチカット州、スタム フォード、ガクストン、ロード、30 (72)発明者 アラン、ウェスリー、ピーバーズ アメリカ合衆国ニューヨーク州、ピーク スキル、パーク、ストリート、1238 (72)発明者 ジョン、ルイス、ピタス アメリカ合衆国コネチカット州、ベセ ル、キングズウッド、ドライブ、46 (56)参考文献 特開 昭61−151689（ＪＰ，Ａ) 特開 昭58−103063（ＪＰ，Ａ) 特開 昭51−144131（ＪＰ，Ａ) 特開 昭57−127364（ＪＰ，Ａ)

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】少くとも一対の符号化カラーデータと、画
    像データの一部であるｍ×ｎのピクセル領域のどのピク
    セルが上記一対の符号化カラーデータの一つを受け取る
    かを示す値が割り当てられているｍｎ個のビット位置を
    含むマスクとで表される圧縮された画像データを受け取
    るための記憶手段（５０）を含むディスプレイシステム
    であって、 ｍ×ｎのアレイ（３２）として構成され、上記ピクセル
    領域内のピクセルをインターリーブ方式で記憶する複数
    のメモリモジュール（Ｍ０〜Ｍ１５）と、 上記複数のメモリモジュールにデータを並列に書込ませ
    るための信号を発生するジェネレータ手段（５６）と、 上記符号化カラーデータを一時記憶するレジスタ手段
    （Ｒ１、Ｒ２）と、 上記符号化カラーデータを、上記複数のメモリモジュー
    ルにおいて上記ピクセル領域のすべてのピクセル位置に
    上記マスクに従って単一メモリアクセスサイクルで書き
    込むように上記ジェネレータ手段を制御する制御手段
    （５０）とを具備し、 上記制御手段は、 上記マスクの第１の値によって指定されるすべてのピク
    セル位置に第１の符号化カラーデータを書き込むように
    上記ジェネレータ手段を動作させる第１の信号（ＣＡＳ
    ＨＩ＊）を上記単一メモリアクセスサイクルの第１の部
    分で活性化し、上記マスクの第２の値によって指定され
    るすべてのピクセル位置に第２の符号化カラーデータを
    書き込むように上記ジェネレータ手段を動作させる第２
    の信号（ＣＡＳＬＯ＊）を上記単一メモリアクセスサイ
    クルの第２の部分で活性化する手段を含む、 ディスプレイシステム。
  2. 【請求項２】上記第１の信号および上記第２の信号は、
    上記単一メモリアクセスサイクルの間に、その一部が重
    なるように活性化される請求項１記載のシステム。
  3. 【請求項３】上記レジスタ手段は、上記単一メモリアク
    セスサイクルの第１の部分において上記第１の符号化カ
    ラーデータを上記メモリモジュールに与え、上記単一メ
    モリアクセスサイクルの第２の部分において上記第２の
    符号化カラーデータを上記メモリモジュールに与える、
    請求項１または２記載のシステム。
  4. 【請求項４】上記ｍ×ｎのアレイが水平方向または垂直
    方向に複数設けられ、ピクセルが該複数のアレイにイン
    ターリーブ方式で記憶される、請求項１ないし３のいず
    れかに記載のシステム。
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