JP2002312233A

JP2002312233A - 信号処理装置

Info

Publication number: JP2002312233A
Application number: JP2001109733A
Authority: JP
Inventors: Koji Ueda; 浩司植田; Hiroshi Hatae; 博波多江; Hiroki Watanabe; 浩己渡辺
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-04-09
Filing date: 2001-04-09
Publication date: 2002-10-25

Abstract

(57)【要約】【課題】シングルポートメモリへのデュアルポートア
クセスを可能にする。【解決手段】正の整数をｉとし、第１周波数をｈ１と
し、第２周波数をｈ２とし、ｈ１×ｉ＝ｈ２が成立する
とき、周波数ｈ１のクロック信号に同期動作される第１
回路ブロック１１と、周波数ｈ２のクロック信号に同期
動作される第２回路ブロック２１と、ｈ１＋ｈ２の周波
数でアクセス可能なシングルポートメモリ４１，５１，
６１，７１と、第１回路ブロックからシングルポートメ
モリへのアクセスを許容する第１状態、及び第２回路ブ
ロックからシングルポートメモリへのアクセスを許容す
る第２状態をクロック信号に同期して切り換えるメモリ
アクセス制御回路３１とを設けることで、シングルポー
トメモリへのデュアルポートアクセスを可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、２系統のポートか
らのメモリアクセス（これを「デュアルポートアクセ
ス」という）を可能とするための技術に関する。

【０００２】

【従来の技術】シングルポートメモリが１系統の入出ポ
ートしか有さないのに対して、デュアルポートメモリ
は、２系統の入出力ポートを備え、それぞれ異なる回路
ブロックからのメモリアクセスが可能とされる。

【０００３】デュアルポートメモリ有する信号処理装置
においては、例えばシステムの中央処理装置（ＣＰＵ）
と、ローカルのＣＰＵとの双方から上記デュアルポート
メモリにアクセスすることができる。システムバス側か
らデュアルポートメモリにアクセスするためには、シス
テムのＣＰＵがシステムのアドレスバスにデュアルポー
トメモリのシステムバス側のアドレスを出力し、システ
ムバス用のアドレス比較回路を通してデュアルポートメ
モリの選択信号を発生させる。その選択信号はデュアル
ポートメモリのアクセス調停回路に入力され、この調停
回路においてアクセスが競合した場合の調停が行われる
ようになっている。

【０００４】尚、デュアルポートメモリを搭載して成る
装置について記載された文献の例としては、特開平５−
３０７５０３号公報がある。

【０００５】

【発明が解決しようとする課題】図７には、本発明にか
かる信号処理装置の比較対象とされる回路が示される。

【０００６】図７に示される回路では、デュアルポート
メモリ１８と、それをアクセス可能な第１回路ブロック
１１及び第２回路ブロック２１とが設けられる。デュア
ルポートメモリ１８は、２系統の入出力ポートＰ１，Ｐ
２を有し、１サイクルで〔ｍ:０〕幅のデータ２系統の
読み出し（又は書きこみ）を同時に行うことができる。
第１入出力ポートＰ１には、第１回路ブロック１１が結
合され、第２入出力ポートＰ２には第２回路ブロック２
１が結合される。

【０００７】第１ポートＰ１は、アドレスバス６１を介
してアドレス信号の取り込みを可能とする第１アドレス
ポートＡＤＲ１、インプットデータバス７１を介してデ
ータ取り込みを可能とする第１データ入力ポートＤＩ１
〔ｍ：０〕、リードイネーブル信号８１の状態を取り込
むための第１リードイネーブル信号入力ポートＲＥ１、
ライトイネーブル信号９１の状態を取り込むための第１
ライトイネーブル信号入力ポートＷＥ１、アウトプット
データバス１０１へのデータ出力を可能とする第１デー
タ出力ポートＤＯ１〔ｍ：０〕を含む。

【０００８】第２ポートＰ２は、アドレスバス１１１を
介してアドレス信号の取り込みを可能とする第２アドレ
スポートＡＤＲ２、インプットデータバス１２１を介し
てデータ取り込みを可能とする第２データ入力ポートＤ
Ｉ２〔ｍ：０〕、リードイネーブル信号１３１の状態を
取り込むための第２リードイネーブル信号入力ポートＲ
Ｅ２、ライトイネーブル信号１４１の状態を取り込むた
めの第２ライトイネーブル信号入力ポートＷＥ２、アウ
トプットデータバス１５１へのデータ出力を可能とする
第２データ出力ポートＤＯ２〔ｍ：０〕を含む。デュア
ルポートメモリ１８における２系統のデータポートの幅
は互いに同一とされる。

【０００９】第１回路ブロック１１と第２回路ブロック
２１との間でデータ幅が異なり、このデータ幅の異なる
２つの回路ブロックからアクセスしようとした場合、ど
ちらかのデータ幅に統一しなければならず、そうする
と、同一サイクルでのアクセスができない。例えば、第
１回路ブロック１１のデータ幅が３２ｂｉｔ（ビッ
ト）、第２回路ブロック２１のデータが１２８ｂｉｔ、
デュアルポートメモリ１８のデータ幅が３２ｂｉｔのと
き、第１回路ブロック１１のデータは１サイクルでアク
セス可能であるが、第２回路ブロック２１のデータアク
セスには４サイクルを必要とする。

【００１０】このように、第１回路ブロック１１と第２
回路ブロック２１との間でデータ幅が異なり、このデー
タ幅の異なる２つの回路ブロックからアクセスしようと
した場合、どちらかのデータ幅に統一しなければなら
ず、そうすると、同一サイクルでのアクセスができな
い。

【００１１】また、デュアルポートメモリを１チップに
内蔵しようとした場合には、シングルポートメモリを内
蔵するのと比べて、チップ占有面積が大きくなってしま
う。

【００１２】本発明の目的は、データ幅の異なる回路ブ
ロックからシングルポートメモリへのデュアルポートア
クセスを可能にするための技術を提供することである。

【００１３】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１５】すなわち、正の整数をｉとし、第１周波数
をｈ１とし、第２周波数をｈ２とし、ｈ１×ｉ＝ｈ２が
成立するとき、第１周波数ｈ１のクロック信号に同期動
作される第１回路ブロックと、第２周波数ｈ２のクロッ
ク信号に同期動作される第２回路ブロックと、ｈ１＋ｈ
２の周波数でアクセス可能なシングルポートメモリと、
上記第１回路ブロック及び上記第２回路ブロックと、上
記シングルポートメモリとの間に介在され、上記第１回
路ブロックから上記シングルポートメモリへの第１アク
セスを許容する第１状態と、上記第２回路ブロックから
上記シングルポートメモリへの第２アクセスを許容する
第２状態とをクロック信号に同期して切り換えるための
メモリアクセス制御回路とを設ける。

【００１６】上記手段によれば、メモリアクセス制御回
路は、上記第１回路ブロックから上記シングルポートメ
モリへの第１アクセス許容する第１状態と、上記第２回
路ブロックから上記シングルポートメモリへの第２アク
セスを許容する第２状態とをクロック信号に同期して切
り換える。このことが、シングルポートメモリへのデュ
アルポートアクセスを可能にする。

【００１７】また、ｍ及びｎをそれぞれ正の整数とする
とき、上記第１回路ブロックから上記シングルポートメ
モリへのアクセスデータ幅がｍビットとされ、上記第２
回路ブロックから上記シングルポートメモリへのアクセ
スデータ幅がｍ×ｎビットとされるとき、上記シングル
ポートメモリは、それぞれデータ幅がｍビットとされる
ｎ個のランダム・アクセス・メモリを含んで成る。この
場合には、データ幅の異なる回路ブロックからシングル
ポートメモリへのデュアルポートアクセスを可能にす
る。

【００１８】さらに、アクセス対象とされる記憶エリア
をそれぞれ所定のアドレスを境に物理的に異なるランダ
ム・アクセス・メモリにオフセットさせるための制御論
理を設けることができる。このメモリオフセットによれ
ば、見かけ上は１つのメモリでも、実際には物理的に異
なるメモリの組み合わせによって形成されたメモリであ
ることから、見かけ上、同一のシングルポートメモリに
対して、互いに異なる複数アドレスについての同時アク
セスが可能とされる。

【００１９】上記第１回路ブロックは、画像データの入
出力を行うための入出力回路とすることができ、上記第
２回路ブロックは、上記第１回路ブロックによって取り
込まれた画像データの圧縮及び伸長処理を行う圧縮・伸
長回路とすることができる。

【００２０】

【発明の実施の形態】図８には、本発明にかかる信号処
理装置が適用された画像処理システムが示される。図８
に示される画像処理システム８００は、図示されないビ
デオカメラからの画像データをＭＰＥＧ規格に従って処
理するもので、特に制限されないが、中央処理装置（Ｃ
ＰＵ）１０、第１回路ブロック１１及び第２回路ブロッ
ク１２、メモリアクセス制御回路３１、第１メモリ４
１、第２メモリ５１、第３メモリ６１、第４メモリ７１
を有する。

【００２１】ＣＰＵ１０、第１回路ブロック１１及び第
２回路ブロック２１はバスＢＵＳによって互いに信号の
やり取りが可能に結合されている。

【００２２】上記第１回路ブロック１１は、特に制限さ
れないが、周波数ｈ１で動作し、図示されないビデオカ
メラから伝達された画像データを取り込んだり、画像デ
ータを表示部（図示されない）へ出力したりする入出力
回路とされる。

【００２３】第２回路ブロック２１は、特に制限されな
いが、周波数ｈ２（＝ｈ１×ｉ（ｉは正の整数））で動
作し、上記第１回路ブロックを介して入力された画像デ
ータの圧縮処理や、伸長処理を行う圧縮・伸長回路とさ
れる。上記第１回路ブロック１１及び第２回路ブロック
２１は、第１メモリ４１、第２メモリ５１、第３メモリ
６１、及び第４メモリ７１へのデュアルポートアクセス
を可能とするメモリアクセス制御回路３１に結合され
る。また、第１メモリ４１、第２メモリ５１、第３メモ
リ６１、第４メモリ７１は、特に制限されないが、シン
グルポートのダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）とされる。このため、第１メモリ４１、
第２メモリ５１、第３メモリ６１、第４メモリ７１は、
単に「シングルポートメモリ」とも称される。この第１
メモリ４１、第２メモリ５１、第３メモリ６１、第４メ
モリ７１は、メモリアクセス制御回路３１に結合されて
いる。

【００２４】メモリアクセス制御回路３１は、上記第１
回路ブロック１１及び第２回路ブロック２１と、上記第
１メモリ４１、第２メモリ５１、第３メモリ６１、第４
メモリ７１との間に配置され、上記第１回路ブロック１
１及び第２回路ブロック２１からのメモリアクセスを制
御する。すなわち、上記第１回路ブロック１１が周波数
ｈ１で動作し、第２回路ブロック２１が周波数ｈ２（＝
ｈ１×ｉ（ｉは正の整数））で動作するとき、メモリア
クセス制御回路３１は、第１メモリ４１、第２メモリ５
１、第３メモリ６１、第４メモリ７１を周波数ｈ１＋ｈ
２でアクセスする。そして、このとき、メモリアクセス
制御回路３１は、上記第１回路ブロック１１及び第２回
路ブロック２１にスロットを割り当てることによって、
上記第１回路ブロック１１及び第２回路ブロック２１
は、互いに待たされることなく、第１メモリ４１、第２
メモリ５１、第３メモリ６１、第４メモリ７１のメモリ
アクセスが可能となる。

【００２５】図１には、上記第１回路ブロック１１、第
２回路ブロック２１、メモリアクセス制御回路３１、第
１メモリ４１、及び第２メモリ５１の関係が示される。

【００２６】ここで、説明の便宜上、整数ｉ＝１とした
場合、すなわち、ｈ１＝ｈ２＝ｈとする。また、第１回
路ブロック１１のデータ幅が３２ｂｉｔ、第２回路ブロ
ック２１のデータ幅が１２８ｂｉｔ、第１メモリ４１、
第２メモリ５１、第３メモリ６１、第４メモリ７１は、
それぞれクロック周波数２ｈに同期動作する３２ｂｉｔ
幅のランダム・アクセス・メモリ（ＲＡＭ）とする。

【００２７】第１回路ブロック１１とメモリアクセス制
御回路３１との間は、アドレス信号６１を伝達するため
のアドレスバス、データ７１を伝達するためのデータバ
ス、リードイネーブル信号８１を伝達するための信号
線、ライトイネーブル信号９１を伝達するための信号
線、出力データ１０１を伝達するためのデータバスとに
よって結合されている。

【００２８】第２回路ブロック２１とメモリアクセス制
御回路３１との間は、アドレス信号を伝達するためのア
ドレスバス１１１、データ１２１を伝達するためのデー
タバス、リードイネーブル信号１３１を伝達するための
信号線、ライトイネーブル信号１４１を伝達するための
信号線、出力データ１５１を伝達するためのデータバス
とによって結合されている。

【００２９】第１メモリ４１とメモリアクセス制御回路
３１との間は、アドレス信号１６１を伝達するためのア
ドレスバス、第１メモリ４１への入力データ１７１を伝
達するためのデータバス、リードイネーブル信号１８１
を伝達するための信号線、ライトイネーブル信号１９１
を伝達するための信号線、第１メモリ４１からの出力デ
ータ２０１を伝達するためのアウトプットデータバスと
によって結合されている。

【００３０】第２メモリ５１とメモリアクセス制御回路
３１との間は、アドレス信号２１１を伝達するためのア
ドレスバス、第２メモリ５１への入力データ２２１を伝
達するためのデータバス、リードイネーブル信号２３１
を伝達するための信号線、ライトイネーブル信号２４１
を伝達するための信号線、第２メモリ５１からの出力デ
ータ２５１を伝達するためのデータバスとによって結合
されている。

【００３１】第３メモリ６１とメモリアクセス制御回路
３１との間は、アドレス信号７２を伝達するためのアド
レスバス、第３メモリ６１への入力データ９２を伝達す
るためのインプットデータバス、リードイネーブル信号
１３２を伝達するための信号線、ライトイネーブル信号
１１２を伝達するための信号線、第３メモリ６１からの
出力データ１５２を伝達するためのデータバスとによっ
て結合されている。

【００３２】第４メモリ７１とメモリアクセス制御回路
３１との間は、アドレス信号８２を伝達するためのアド
レスバス、第４メモリ７１への入力データ１０２を伝達
するためのデータバス、リードイネーブル信号１４２を
伝達するための信号線、ライトイネーブル信号１２２を
伝達するための信号線、第４メモリ７１からの出力デー
タ１６２を伝達するためのデータバスとによって結合さ
れている。

【００３３】第１回路ブロック１１及び第２回路ブロッ
ク２１には、クロック信号２６１が入力されるようにな
っており、第１回路ブロック１１及び第２回路ブロック
２１は、このクロック信号２６１に同期動作される。

【００３４】メモリアクセス制御部回路３１には、上記
第１回路ブロック１１、第２ブロック２１と同様に、ク
ロック信号２６１が取り込まれ、メモリアクセス制御部
回路３１は、このクロック信号２６１に同期動作され
る。また、メモリアクセス制御部回路３１には、リセッ
ト信号２７１が入力され、このリセット信号２７１によ
ってメモリアクセス制御回路３１の動作が制御される。
さらに、第１メモリ４１、第２メモリ５１、第３メモリ
６１、第４メモリ７１には、クロック信号２８１が入力
され、第１メモリ４１、第２メモリ５１、第３メモリ６
１、第４メモリ７１は、入力されたクロック信号２８１
に同期動作される。

【００３５】図２には上記メモリアクセス制御回路３１
の構成例が示される。

【００３６】図２に示されるように、このメモリアクセ
ス制御回路３１は、特に制限されないが、アドレスデコ
ード部１２、インプットデータ選択部２２、ライトイネ
ーブル選択部３２、リードイネーブル選択部４２、アウ
トプットデータ選択部５２、及びフリップフロップ回路
ＦＦを含んで成る。

【００３７】アドレスデコード部１２は、第１回路ブロ
ック１１からのアドレス信号６１及び第２回路ブロック
２１からのアドレス信号１１１をデコードすることによ
って、各メモリ４１，５１，６１，７１へ供給されるア
ドレス信号１６１，２１１，７２，８２を生成する。ま
た、アドレスデコード部１２では、上記のアドレスデコ
ードによりチップセレクト信号６２を生成する。このチ
ップセレクト信号６２は、メモリ４１，５１，６１，７
１の何れが選択されているかを示す信号であり、それ
は、インプットデータ選択部２２、ライトイネーブル選
択部３２、リードイネーブル選択部４２、アウトプット
データ選択部５２へ伝達される。

【００３８】インプットデータ選択部２２は、第１回路
ブロック１１からの入力データ７１及び第２回路ブロッ
ク２１からの入力データ１２１を取り込むとともに、上
記アドレスデコード部１２で生成されたチップセレクト
信号６２に基づいて、現在選択状態とされるメモリ４
１，５１，６１，７１の何れかへ供給する。

【００３９】ライトイネーブル選択部３２は、第１回路
ブロック１１から伝達されたライトイネーブル信号９１
及び第２回路ブロック２１から伝達されたライトイネー
ブル信号１４１を取り込むとともに、上記アドレスデコ
ード部１２で生成されたチップセレクト信号６２に基づ
いて、対応するライトイネーブル信号１９１，２４１，
１１２，１２２をアサートする。

【００４０】リードイネーブル選択部４２は、第１回路
ブロック１１から伝達されたリードイネーブル信号８１
及び第２回路ブロック２１から伝達されたリードイネー
ブル信号１３１を取り込むとともに、上記アドレスデコ
ード部１２で生成されたチップセレクト信号６２に基づ
いて、現在選択状態とされるメモリ４１，５１，６１，
７１の何れかへ、対応するリードイネーブル信号１８
１，２３１，１３２，１４２をアサートする。

【００４１】アウトプットデータ選択部５２には、それ
ぞれ３２ｂｉｔ構成のアウトプットデータ２０１，２５
１，１５２，１６２がまとめられることで１２８ｂｉｔ
データとして入力される。また、アウトプットデータ選
択部５２は、上記アドレスデコード部１２で生成された
チップセレクト信号６２に基づいて、上記アウトプット
データ２０１，２５１，１５２，１６２の選択を行う。
選択されたデータは、クロック信号２６１のタイミング
で、後段のフリップフロップ回路ＦＦに保持される。こ
の保持データは、アウトプットデータ１０１として出力
される。フリップフロップ回路ＦＦはリセット信号２７
１によってリセットされる。また、上記１２８ｂｉｔ構
成のデータは、上記アウトプットデータ選択部５２を介
さないでそのままアウトプットデータ１５１として出力
可能とされる。

【００４２】上記構成の動作を図３，図４のタイミング
チャートを用いて説明する。

【００４３】図３にはリード時における主要部のタイミ
ングが示される。

【００４４】アドレスデコード部１２においては、クロ
ック信号２６１がハイレベルのとき、第１回路ブロック
１１から入力されたアドレス６１のデコードが行われ、
クロック信号２６１のレベルがローレベルのとき、第２
回路ブロック２１から入力されたアドレス信号１１１が
デコードされる。また、リードイネーブル選択部４２に
おいては、クロック信号２６１がハイレベルとき、第１
回路ブロック１１からのリードイネーブル信号８１が選
択され、クロック信号２６１がローレベルのとき、第２
回路ブロック２１からのリードイネーブル信号１３１が
選択され、それがメモリへ出力される。メモリは信号処
理装置２６１の倍速反転のクロック信号、つまり、クロ
ック信号２６１の２倍の周波数であるクロック信号２８
１に同期動作される。クロック信号２８１の立ち上がり
エッジでアドレス信号１６１，２１１，７２，８２が読
み込まれ、対応するバスを介してデータが出力される。
メモリから出力されたデータは、第２回路ブロック２１
のアウトプットデータバス１５１側にはスルーで出力さ
れるが、第１回路ブロック１１へ伝達されるべきデータ
１０１は、クロック信号２６１の立下りでフリップフロ
ップ回路ＦＦにラッチされて出力される。第１回路ブロ
ック１１、及び第２回路ブロック２１内では、クロック
信号２６１の立ち上がりでそれぞれのデータがラッチさ
れる。これにより信号処理装置２６１の１サイクルで、
第１回路ブロック１１が必要とするデータと、第２回路
ブロック２１が必要とするデータとが読み出される。

【００４５】次に、ライト動作について説明する。

【００４６】図４には、ライト時における主要部の動作
タイミングが示される。

【００４７】アドレスデコード部１２においては、クロ
ック信号２６１がハイレベルのとき、第１回路ブロック
１１のアドレス信号６１がデコードされ、ローレベルと
き第２回路ブロック２１のアドレス信号１１１がデコー
ドされる。

【００４８】また、クロック信号２６１がハイレベルの
とき、第１回路ブロック１１のライトイネーブル信号９
１及びインプットデータ７１が選択されてメモりへ出力
され、クロック信号２６１がローレベルのときには第２
回路ブロック２１のライトイネーブル１４１及びインプ
ットデータ１２１が、それぞれ選択されてメモリへ出力
される。メモリ内では、リード時と同様に倍速反転クロ
ック信号２８１の立ち上がりエッジでアドレス１６１，
２１１，７２，８２が取り込まれ、データ１７１，２２
１，９２，１０２が取り込まれる。これにより信号処理
装置２６１の１サイクルで、第１回路ブロック１１から
の出力データと、第２回路ブロック２１からの出力デー
タとをメモリに書き込むことができる。

【００４９】図５には、互いに異なるデータ幅でのメモ
リアクセス状態が示される。

【００５０】第１回路ブロック１１は、アクセスするシ
ングルポートメモリが１個であり、データの幅を３２ｂ
ｉｔとする。第２回路ブロック２１はアクセスするシン
グルポートメモリが４個であり、データ幅は１２８ｂｉ
ｔとする。図５に示される例では、第１回路ブロック１
１によって第１メモリ４１が３２ｂｉｔ単位でアクセス
され、また、第２回路ブロック２１によって、第１メモ
リ４１、第２メモリ５１、第３メモリ６１及び第４メモ
リ７１が１２８ｂｉｔ単位でアクセスされる。メモリア
クセスにおいて、そのシングルポートメモリが選択され
るかは、アドレスデコード部１２において生成されるチ
ップセレクト信号６２による。図５に示される例の場
合、第１回路ブロック１１によるメモリアクセスにおい
てはチップセレクト信号６２によって第１メモリ４１が
選択され、第１回路ブロック２１によるメモリアクセス
においてはチップセレクト信号６２によって第１メモリ
４１、第２メモリ５１、第３メモリ６１及び第４メモリ
７１が同時に選択される。通常、デュアルポートメモリ
はポート毎にデータ幅を異ならせることはできないが、
本例では、メモリアクセス制御回路３１を有しているこ
とから、第１回路ブロック１１と第２回路ブロック２１
とは、互いに異なるデータ幅でシングルポートメモリの
デュアルポートアクセスを行うことができる。

【００５１】尚、第１回路ブロック１１のデータ幅が３
２ｂｉｔ、第２回路ブロック２１のデータ幅が１２８ｂ
ｉｔ、メモリは３２ｂｉｔ幅のＲＡＭ４つにアクセスす
る場合を示しているが、メモリのデータ幅、個数を変え
ることにより第１回路ブロック１１のデータ幅と第２回
路ブロック２１のデータ幅の組み合わせを変えることも
可能である。

【００５２】次に、図６を参照しながらオフセットメモ
リアクセスについて説明する。ここで第１回路ブロック
１１は、アドレスバスが３６ｂｉｔ構成とされ、データ
バスが６４ｂｉｔ構成とされる。そして上記アドレスバ
スは１８ｂｉｔ幅の２系統のバスとして、また、上記デ
ータバスは、３２ビット幅の２系統のバスとして、それ
ぞれ使用可能とされる。

【００５３】アドレスを１６進数で示す場合、オフセッ
トアクセスでは、ある特定のアドレス「２ｆｆｆｆ」ま
では通常どおりのメモリアクセスを行い、「３０００
０」以上のアドレスにアクセスを行う場合はメモリが、
物理的に異なるシングルポートメモリにオフセットされ
る。すなわち、第１メモリ４１の代わりに第２メモリ５
１が、第２メモリ５１の代わりに第３メモリ６１が、第
３メモリ６１の代わりに第４メモリ７１が、第４メモリ
７１の代わりに第１メモリ４１がそれぞれアクセスされ
る。この場合、第１メモリ４１、第２メモリ５１、第３
メモリ６１、第４メモリ７１は、所定アドレスを境に上
記のメモリオフセットが行われることにより、物理的に
異なるメモリの組み合わせによって形成されたメモリと
なる。このように見かけ上は１つのメモリでも、実際に
は物理的に異なるメモリであるから、アドレス「２ｆｆ
ｆｆ」までの第１記憶エリアと、アドレス「３０００
０」以上の第２記憶エリアとは、メモリアクセス制御回
路３１を介することにより、第１回路ブロック１１側か
ら３２ｂｉｔバス幅で同時にアクセスすることができ
る。

【００５４】上記のメモリオフセットは、アドレスデコ
ード部１２におけるデコード論理を変更することで、ア
サートされるチップイネーブル信号の組み合わせを変更
すれば良い。本発明におけるメモリオフセット手段は、
上記アドレスデコード部１２におけるデコード論理をア
クセス対象とされるアドレスとの関係で変更するための
制御論理によって形成され、かかる制御論理はアドレス
デコード部１２に内蔵される。すなわち、上記の例に従
えば、アクセス対象がアドレス「２ｆｆｆｆ」までは通
常のメモリアクセスが行われ、アドレス「３００００」
以上になると、アサートされるチップセレクト信号が、
別のシングルポートメモリに変更されることにより、ア
クセス対象とされるシングルポートメモリが、それまで
とは物理的に異なるシングルポートメモリに変更され
る。しかもこの変更は、メモリをアクセスする側、すな
わち、第１回路ブロック１１側からは意識されない。

【００５５】このように上記第１記憶エリアと上記第２
記憶エリアとを同時にアクセスすることにより、上記所
定の関連性を有する２種類のデータを短時間で読み出す
ことができる。例えば、ＭＰＥＧ４などにおいて１つの
画素のデータには輝度データと色差データとが含まれる
が、その場合において、輝度データをアドレス「２ｆｆ
ｆｆ」までの第１記憶エリアに割り当て、色差データを
アドレス「３００００」以上の第２記憶エリアに割り当
てるようにすれば、１回のメモリアクセスで、輝度デー
タと、それに対応する色差データとを同時に読み出すこ
とができる。上記輝度データと色差データとが物理的に
同一のメモリに記憶されている場合には、上記輝度デー
タとそれに対応する色差データとを得るのに２回のメモ
リアクセスが必要になる。これに対して、上記オフセッ
トメモリアクセスによれば、輝度データをアドレス「２
ｆｆｆｆ」までの第１記憶エリアに割り当て、色差デー
タをアドレス「３００００」以上の第２記憶エリアに割
り当てることにより、１回のメモリアクセスで、輝度デ
ータと、それに対応する色差データとを同時に読み出す
ことができるため、輝度データと、それに対応する色差
データを得るまでの時間が大幅に短縮される。

【００５６】尚、上記例ではメモリのアドレスを「２ｆ
ｆｆｆ」以下と「３００００」以上の２つの記憶エリア
に分けてオフセットを行ったが、アドレスの分け方を変
化させれば、１つのメモリに対して見かけ上、同時に３
つ以上のアドレスにアクセスすることも可能となる。

【００５７】上記の例によれば、以下の作用効果を得る
ことができる。

【００５８】（１）メモリアクセス制御回路３１におい
て、第１回路ブロックからシングルポートメモリへの第
１アクセスを許容する第１状態と、第２回路ブロックか
らシングルポートメモリへの第２アクセスを許容する第
２アクセス状態とをクロック信号に同期して切り換える
ことでアクセス制御が行われることにより、シングルポ
ートメモリへのデュアルポートアクセスが可能となる。

【００５９】（２）この場合において、第１回路ブロッ
ク１１からシングルポートメモリへのアクセスデータ幅
が３２ｂｉｔとされ、第２回路ブロック２１からシング
ルポートメモリへのアクセスデータ幅が１２８ｂｉｔと
されるとき、シングルポートメモリは、それぞれデータ
幅が３２ビットとされる４個のランダム・アクセス・メ
モリを含んで成る。その場合には、データ幅の異なる回
路ブロック１１，２１からシングルポートメモリへのデ
ュアルポートアクセスが可能になる。

【００６０】（３）それぞれ所定のアドレスを境にアク
セス対象とされる記憶エリアを物理的に異なるランダム
・アクセス・メモリにオフセットさせる処理を行うこと
により、見かけ上、同一のシングルポートメモリに対し
て同時に複数アドレスについてのアクセスが可能とされ
る。

【００６１】（４）上記のようにシングルポートメモリ
を用いてデュアルポートアクセスを可能にした場合に
は、デュアルポートメモリを用いる場合に比べて回路規
模を小さく抑えることができる。例えばデュアルポート
メモリでは、タイミング制御回路、リード・ライト制御
回路、アドレス制御（行アドレス制御、列アドレス制
御）回路、入力データ制御回路、出力データ制御回路な
どの、メモリアレイの周辺回路ブロックが２系統必要と
なる。これに対して上記例のようにシングルポートメモ
リを使用する場合には、上記のメモリアレイの周辺回路
ブロックは１系統あれば良いから、回路規模はその分小
さくて済む。従って上記のようにシングルポートメモリ
を用いてデュアルポートアクセスを可能にした場合に
は、デュアルポートメモリを用いる場合に比べて回路規
模を小さく抑えることができる。

【００６２】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００６３】例えば、上記の例では第１メモリ４１、第
２メモリ５１、第３メモリ６１、第４メモリ７１を、ク
ロック信号２８１に同期動作するシングルポートメモリ
として説明したが、メモリアクセス制御回路３１におい
てクロック信号２６１のハイレベル状態及びローレベル
状態により、メモリアクセスを許容するブロックの選択
を行うため、第１メモリ４１、第２メモリ５１、第３メ
モリ６１、第４メモリ７１は、クロック信号に非同期の
タイプでも良い。

【００６４】第１回路ブロック１１と第２回路ブロック
２１との動作クロック信号の周波数は異なっても良い。
正の整数をｉとし、ｈ１×ｉ＝ｈ２が成立するとき、第
１回路ブロック１１が周波数ｈ１のクロック信号に同期
動作され、第２回路ブロック２１が周波数ｈ２のクロッ
ク周波数に同期動作され、ｈ１＋ｈ２の周波数でシング
ルポートメモリのアクセスを行うことができれば良い。
また、シングルポートメモリをアクセスする回路ブロッ
クは、上記回路ブロック１１、第２回路ブロック２１に
限定されない。より多くの回路ブロックによるメモリア
クセスが可能とされる。

【００６５】また、第１回路ブロック１１のデータ幅を
３２ｂｉｔとし、第２回路ブロックのデータ幅を１２８
ｂｉｔとしたが、これに限定されない。ｍ及びｎをそれ
ぞれ正の整数とするとき、上記第１回路ブロック１１か
ら上記シングルポートメモリへのアクセスデータ幅がｍ
ビットとされ、上記第２回路ブロック２１から上記シン
グルポートメモリへのアクセスデータ幅がｍ×ｎビット
とされるとき、それぞれデータ幅がｍビットとされるｎ
個のランダム・アクセス・メモリを含んで上記シングル
ポートメモリを構成すれば良い。

【００６６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＭＰＥ
Ｇ画像処理システムに適用した場合について説明した
が、本発明はそれに限定されるものではなく、各種信号
処理装置に広く適用することができる。

【００６７】本発明は、少なくともメモリをアクセスす
る回路ブロックを含むことを条件に適用することができ
る。

【００６８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６９】すなわち、メモリアクセス制御回路におい
て、第１回路ブロックからシングルポートメモリへの第
１アクセスを許容する第１状態と、第２回路ブロックか
らシングルポートメモリへの第２アクセスを許容する第
２アクセス状態とをクロック信号に同期して切り換える
ことでアクセス制御が行われることにより、シングルポ
ートメモリへのデュアルポートアクセスが可能となる。

【００７０】また、この場合において、ｍ及びｎをそれ
ぞれ正の整数とし、上記第１回路ブロックから上記シン
グルポートメモリへのアクセスデータ幅をｍビットと
し、上記第２回路ブロックから上記シングルポートメモ
リへのアクセスデータ幅をｍ×ｎビットとするとき、上
記シングルポートメモリとして、それぞれデータ幅がｍ
ビットとされるｎ個のランダム・アクセス・メモリを設
けることにより、データ幅の異なる回路ブロックからシ
ングルポートメモリへのデュアルポートアクセスが可能
になる。

【図面の簡単な説明】

【図１】本発明にかかる信号処理装置における主要部の
構成例ブロック図である。

【図２】図１に示されるメモリアクセス制御回路の構成
例ブロック図である。

【図３】上記信号処理装置における主要部の動作を示す
タイミング図である。

【図４】上記信号処理装置における主要部の動作を示す
タイミング図である。

【図５】上記信号処理装置において異なるデータ幅でメ
モリアクセスを行う場合の説明図である。

【図６】上記信号処理装置においてオフセットメモリア
クセスを行う場合の説明図である。

【図７】本発明にかかる信号処理装置の比較対象とされ
る装置の構成例ブロック図である。

【図８】上記信号処理装置の全体的な構成例ブロック図
である。

【符号の説明】

１０ＣＰＵ１１第１回路ブロック２１第２回路ブロック３１メモリアクセス制御回路４１第１メモリ５１第２メモリ６１第３メモリ７１第４メモリ１２アドレスデコード部２２インプットデータ選択部３２ライトイネーブル選択部４２リードイネーブル選択部５２アウトプットイネーブル選択部ＦＦフリップフロップ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者渡辺浩己東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 5B060 AB10 AC13 DA02 GA20 MB03 MB05 MB08 5M024 AA91 BB27 BB35 BB36 DD85 KK08 KK25 LL01 PP01 PP07 PP10

Claims

【特許請求の範囲】

【請求項１】正の整数をｉとし、第１周波数をｈ１と
し、第２周波数をｈ２とし、ｈ１×ｉ＝ｈ２が成立する
とき、第１周波数ｈ１のクロック信号に同期動作される第１回
路ブロックと、第２周波数ｈ２のクロック信号に同期動作される第２回
路ブロックと、ｈ１＋ｈ２の周波数でアクセス可能なシングルポートメ
モリと、上記第１回路ブロック及び上記第２回路ブロックと、上
記シングルポートメモリとの間に介在され、上記第１回
路ブロックから上記シングルポートメモリへの第１アク
セスを許容する第１状態と、上記第２回路ブロックから
上記シングルポートメモリへの第２アクセスを許容する
第２状態とをクロック信号に同期して切り換えるための
メモリアクセス制御回路と、を含むことを特徴とする信
号処理装置。
【請求項２】ｍ及びｎをそれぞれ正の整数とすると
き、上記第１回路ブロックから上記シングルポートメモ
リへのアクセスデータ幅がｍビットとされ、上記第２回
路ブロックから上記シングルポートメモリへのアクセス
データ幅がｍ×ｎビットとされるとき、上記シングルポ
ートメモリは、それぞれデータ幅がｍビットとされるｎ
個のランダム・アクセス・メモリを含んで成る請求項１
記載の信号処理装置。
【請求項３】所定のアドレスを境に、アクセス対象と
される記憶エリアを物理的に異なるランダム・アクセス
・メモリにオフセットさせるための制御論理を含む請求
項２記載の信号処理装置。
【請求項４】上記第１回路ブロックは画像データの入
出力を行うための入出力回路とされ、上記第２回路ブロ
ックは、上記第１回路ブロックによって取り込まれた画
像データの圧縮及び伸長処理を行う圧縮・伸長回路とさ
れる請求項１乃至３の何れか１項記載の信号処理装置。