JPH05260451A - 画像符号化処理用ｌｓｉ - Google Patents
画像符号化処理用ｌｓｉInfo
- Publication number
- JPH05260451A JPH05260451A JP4042596A JP4259692A JPH05260451A JP H05260451 A JPH05260451 A JP H05260451A JP 4042596 A JP4042596 A JP 4042596A JP 4259692 A JP4259692 A JP 4259692A JP H05260451 A JPH05260451 A JP H05260451A
- Authority
- JP
- Japan
- Prior art keywords
- data
- block
- signal
- thinning
- block data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000015654 memory Effects 0.000 abstract description 34
- 230000000903 blocking effect Effects 0.000 abstract description 18
- 239000011159 matrix material Substances 0.000 abstract description 2
- 238000012986 modification Methods 0.000 abstract 1
- 230000004048 modification Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 4
- 238000012935 Averaging Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N11/00—Colour television systems
- H04N11/04—Colour television systems using pulse code modulation
- H04N11/042—Codec means
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/169—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding
- H04N19/186—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding the unit being a colour or a chrominance component
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
- H04N19/59—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding involving spatial sub-sampling or interpolation, e.g. alteration of picture size or resolution
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Color Television Systems (AREA)
- Image Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】
【目的】画像符号化処理における間引処理とブロッキン
グ処理とを１種類のメモリにより行なうことにより、Ｌ
ＳＩの端子数を削減し小型化を可能にする。 【構成】点順次に配列された画素データを外部の画素メ
モリ１２に順次格納する点順次アクセス部１３を備え
る。画素メモリ１２から設定した行列画素数のブロック
データを出力するブロック順次アクセス部１３を備え
る。ブロックデータに対する垂直方向の間引処理を行な
う間引部２を備える。
グ処理とを１種類のメモリにより行なうことにより、Ｌ
ＳＩの端子数を削減し小型化を可能にする。 【構成】点順次に配列された画素データを外部の画素メ
モリ１２に順次格納する点順次アクセス部１３を備え
る。画素メモリ１２から設定した行列画素数のブロック
データを出力するブロック順次アクセス部１３を備え
る。ブロックデータに対する垂直方向の間引処理を行な
う間引部２を備える。
Description
【０００１】
【産業上の利用分野】本発明は画像符号化処理用ＬＳＩ
に関し、特に符号化の前処理として間引処理を行なうカ
ラーテレビンジョン信号用の画像符号化処理用ＬＳＩに
関する。
に関し、特に符号化の前処理として間引処理を行なうカ
ラーテレビンジョン信号用の画像符号化処理用ＬＳＩに
関する。
【０００２】
【従来の技術】従来の画像符号化処理用ＬＳＩは、間引
処理とブロッキング処理のそれぞれに、別のメモリを使
用していた。
処理とブロッキング処理のそれぞれに、別のメモリを使
用していた。
【０００３】図４は、従来の画像符号化処理用ＬＳＩの
一例を示すブロック図である。従来の画像符号化処理用
ＬＳＩは、図４に示すように、間引部７と、ブロッキン
グ部８とを備えて構成されていた。
一例を示すブロック図である。従来の画像符号化処理用
ＬＳＩは、図４に示すように、間引部７と、ブロッキン
グ部８とを備えて構成されていた。
【０００４】間引部７は水平間引部４と、垂直間引部６
とから構成される。
とから構成される。
【０００５】水平間引部４は、入力信号を１画素分遅延
する遅延回路４１と、入力信号と１画素遅延信号との平
均をとるための加算器４２と、入力信号と水平平均信号
とを切換えるスイッチ４３とを備えて構成されている。
垂直間引部６は、入力信号を１ライン分遅延する遅延回
路６１と、入力信号と１ライン遅延信号との平均をとる
ための加算器６２と、入力信号と垂直平均信号とを切換
えるスイッチ６３とを備えて構成されている。ここで、
遅延回路６１は大容量であるためＬＳＩの外部に設けて
ある。
する遅延回路４１と、入力信号と１画素遅延信号との平
均をとるための加算器４２と、入力信号と水平平均信号
とを切換えるスイッチ４３とを備えて構成されている。
垂直間引部６は、入力信号を１ライン分遅延する遅延回
路６１と、入力信号と１ライン遅延信号との平均をとる
ための加算器６２と、入力信号と垂直平均信号とを切換
えるスイッチ６３とを備えて構成されている。ここで、
遅延回路６１は大容量であるためＬＳＩの外部に設けて
ある。
【０００６】また、ブロッキング部８は、点順次アクセ
ス部８１と、画素メモリ８２と、ブロック順次アクセス
部８３とを備えて構成されている。画素メモリ８２も大
容量であるためＬＳＩの外部に設けてある。
ス部８１と、画素メモリ８２と、ブロック順次アクセス
部８３とを備えて構成されている。画素メモリ８２も大
容量であるためＬＳＩの外部に設けてある。
【０００７】次に、従来の画像符号化処理用ＬＳＩの動
作について説明する。
作について説明する。
【０００８】まず、水平間引部４は、入力信号Ｉとして
輝度信号のデータを受信した場合には、スイッチ４３を
ａ側にすることにより輝度信号のデータをそのまま出力
する。また、入力信号Ｉが色差信号である場合には、ス
イッチ４３をｂ側にすることにより、２画素単位で平均
をとりこのこの平均値である水平平均信号を出力する。
この水平平均信号の算出は、入力された色差信号と１画
素分遅延用の遅延回路４３により遅延された水平方向の
１個前の色差信号とを加算器４２により加算し、さらに
１ビット分シフトすることにより行なわれる。
輝度信号のデータを受信した場合には、スイッチ４３を
ａ側にすることにより輝度信号のデータをそのまま出力
する。また、入力信号Ｉが色差信号である場合には、ス
イッチ４３をｂ側にすることにより、２画素単位で平均
をとりこのこの平均値である水平平均信号を出力する。
この水平平均信号の算出は、入力された色差信号と１画
素分遅延用の遅延回路４３により遅延された水平方向の
１個前の色差信号とを加算器４２により加算し、さらに
１ビット分シフトすることにより行なわれる。
【０００９】次に、垂直間引部６は、入力信号Ｈとして
輝度信号のデータを受信した場合には、スイッチ６３を
ａ側にすることにより輝度信号のデータをそのまま出力
する。また、入力信号Ｈが色差信号である場合には、ス
イッチ６３をｂ側にすることにより、２画素単位で平均
をとりこの平均値である垂直平均信号を出力する。この
垂直平均信号の算出は、入力された色差信号と１ライン
分遅延用の遅延回路６３により遅延された垂直方向の１
個前の色差信号とを加算器６２により加算し、さらに１
ビット分シフトすることにより行なわれる。
輝度信号のデータを受信した場合には、スイッチ６３を
ａ側にすることにより輝度信号のデータをそのまま出力
する。また、入力信号Ｈが色差信号である場合には、ス
イッチ６３をｂ側にすることにより、２画素単位で平均
をとりこの平均値である垂直平均信号を出力する。この
垂直平均信号の算出は、入力された色差信号と１ライン
分遅延用の遅延回路６３により遅延された垂直方向の１
個前の色差信号とを加算器６２により加算し、さらに１
ビット分シフトすることにより行なわれる。
【００１０】以上説明した、垂直方向の間引処理と水平
方向の間引処理とにおける大きな相違点は、１画素分遅
延用の遅延回路５３に比較して１ライン分遅延用の遅延
回路６３の方が所要のメモリ容量が大きいため、ＬＳＩ
に内蔵することが不可能であり、前術のように、外部に
遅延回路６３用のメモリを接続する必要があるという点
である。
方向の間引処理とにおける大きな相違点は、１画素分遅
延用の遅延回路５３に比較して１ライン分遅延用の遅延
回路６３の方が所要のメモリ容量が大きいため、ＬＳＩ
に内蔵することが不可能であり、前術のように、外部に
遅延回路６３用のメモリを接続する必要があるという点
である。
【００１１】次に、ブロッキング部８は、ライン順に入
力される画素データＰを点順次アクセス部８１に入力す
る。点順次アクセス部８１は、ライン順に入力された画
素データＰを画素メモリ８２に順次書込む。また、ブロ
ック順次アクセス部８３は、画素メモリ８２から８列８
ラインを単位とするブロックを順次読出すことにより、
行、列各方向にそれぞれ８個の計６４個の画素データか
らなるブロック単位の出力データＯとして出力する。こ
の、ブロッキング処理に用いる画素メモリ８２は大容量
であるため、画像符号化処理用ＬＳＩに内蔵は不可能で
あり、前述のように外部に設けるというものであった。
力される画素データＰを点順次アクセス部８１に入力す
る。点順次アクセス部８１は、ライン順に入力された画
素データＰを画素メモリ８２に順次書込む。また、ブロ
ック順次アクセス部８３は、画素メモリ８２から８列８
ラインを単位とするブロックを順次読出すことにより、
行、列各方向にそれぞれ８個の計６４個の画素データか
らなるブロック単位の出力データＯとして出力する。こ
の、ブロッキング処理に用いる画素メモリ８２は大容量
であるため、画像符号化処理用ＬＳＩに内蔵は不可能で
あり、前述のように外部に設けるというものであった。
【００１２】ここで、１ライン遅延メモリのために必要
となるＬＳＩの端子数は、１ライン当りの画素数を４０
９６画素とすると、汎用メモリの使用時にはアドレス用
に１２本、データ用に８本、リードイネーブル信号用お
よびライトイネーブル信号用に各１本の計２２本とな
る。また、ＦＩＦＯメモリの使用時には、入力データ用
に８本、出力データ用に８本、タイミングパルス信号用
およびリードライト信号用に各１本の計１８本となると
いうものであった。。
となるＬＳＩの端子数は、１ライン当りの画素数を４０
９６画素とすると、汎用メモリの使用時にはアドレス用
に１２本、データ用に８本、リードイネーブル信号用お
よびライトイネーブル信号用に各１本の計２２本とな
る。また、ＦＩＦＯメモリの使用時には、入力データ用
に８本、出力データ用に８本、タイミングパルス信号用
およびリードライト信号用に各１本の計１８本となると
いうものであった。。
【００１３】次に、出力データＯは、本発明とは関係が
ないため図示を省略している離散コサイン変換回路や線
形量子可回路やハフマン符号化回路等を経由して信号処
理されることにより符号圧縮される。
ないため図示を省略している離散コサイン変換回路や線
形量子可回路やハフマン符号化回路等を経由して信号処
理されることにより符号圧縮される。
【００１４】
【発明が解決しようとする課題】上述した従来の画像符
号化処理用ＬＳＩは、外部に画素間引処理用とブロッキ
ング処理用との２つのメモリを必要とするため、これら
のメモリとの間の入出力信号等の接続用の端子数が多く
なり、その物理的な制約から小型化が困難であるという
欠点があった。
号化処理用ＬＳＩは、外部に画素間引処理用とブロッキ
ング処理用との２つのメモリを必要とするため、これら
のメモリとの間の入出力信号等の接続用の端子数が多く
なり、その物理的な制約から小型化が困難であるという
欠点があった。
【００１５】
【課題を解決するための手段】本発明の画像符号化処理
用ＬＳＩは、点順次に配列された画素データを外部の記
憶手段に順次格納する点順次アクセス手段と、前記記憶
手段からそれぞれ予め設定された数の行および列の前記
画素データからなるブロック単位に配列したブロックデ
ータを順次出力するブロックデータ出力手段と、前記ブ
ロックデータに対する垂直方向の間引処理を行なう垂直
間引手段とを備えて構成されている。
用ＬＳＩは、点順次に配列された画素データを外部の記
憶手段に順次格納する点順次アクセス手段と、前記記憶
手段からそれぞれ予め設定された数の行および列の前記
画素データからなるブロック単位に配列したブロックデ
ータを順次出力するブロックデータ出力手段と、前記ブ
ロックデータに対する垂直方向の間引処理を行なう垂直
間引手段とを備えて構成されている。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１７】図１は本発明の画像符号化処理用ＬＳＩの
第一の実施例を示すブロック図である。
第一の実施例を示すブロック図である。
【００１８】本実施例の画像符号化処理用ＬＳＩは、図
１に示すように、ブロッキング部１と、間引部２とを備
えて構成されている。
１に示すように、ブロッキング部１と、間引部２とを備
えて構成されている。
【００１９】ブロッキング部１は、点順次アクセス部１
１と、外部に設けた画素メモリ１２と、ブロック順次ア
クセス部１３とを備えて構成されている。
１と、外部に設けた画素メモリ１２と、ブロック順次ア
クセス部１３とを備えて構成されている。
【００２０】間引部２は、連続して入力される４個の入
力信号の平均をとるために加算する加算器２１と、加算
結果を一時的に蓄積するアキュムレータ２２と、入力信
号とアキュムレータ２２の出力である平均信号とを切換
えるスイッチ２３とを備えて構成されている。
力信号の平均をとるために加算する加算器２１と、加算
結果を一時的に蓄積するアキュムレータ２２と、入力信
号とアキュムレータ２２の出力である平均信号とを切換
えるスイッチ２３とを備えて構成されている。
【００２１】次に、本実施例の動作について説明する。
まず、ブロッキング部１で行なわれるブロッキング処理
について説明する。
まず、ブロッキング部１で行なわれるブロッキング処理
について説明する。
【００２２】まず、点順次アクセス部１１は、ライン順
に入力される画素データＩを入力し、その画素データＩ
を画素メモリ１２に順次書込む。画素メモリ１２には間
引処理前のデータが格納されるので、２つの色差信号が
それぞれ輝度信号と同一のメモリ容量持つように構成さ
れる。次に、ブロック順次アクセス部１３は、輝度信号
については、従来と同様にブロック順次でアクセスす
る。色差信号については、間引率に対応してアクセスす
る画素データ数を増加する。たとえば、色差信号を行、
列でそれぞれ１／２に間引いて、出力信号Ｂのブロック
サイズを行８画素×列８画素とする場合には、ブロック
順次アクセス部１３は、１６画素×１６画素を単位とし
てアクセスする。
に入力される画素データＩを入力し、その画素データＩ
を画素メモリ１２に順次書込む。画素メモリ１２には間
引処理前のデータが格納されるので、２つの色差信号が
それぞれ輝度信号と同一のメモリ容量持つように構成さ
れる。次に、ブロック順次アクセス部１３は、輝度信号
については、従来と同様にブロック順次でアクセスす
る。色差信号については、間引率に対応してアクセスす
る画素データ数を増加する。たとえば、色差信号を行、
列でそれぞれ１／２に間引いて、出力信号Ｂのブロック
サイズを行８画素×列８画素とする場合には、ブロック
順次アクセス部１３は、１６画素×１６画素を単位とし
てアクセスする。
【００２３】この具体例を図３に示す。色差信号は、図
３（Ａ）の破線で示すように、水平方向の２画素を単位
として垂直方向に読出している。読出す単位は、色差信
号に対しては１６画素×１６画素であり、輝度信号に対
しては８画素×８画素である。
３（Ａ）の破線で示すように、水平方向の２画素を単位
として垂直方向に読出している。読出す単位は、色差信
号に対しては１６画素×１６画素であり、輝度信号に対
しては８画素×８画素である。
【００２４】次に、間引部２の間引処理について説明す
る。
る。
【００２５】まず、入力信号Ｂとして輝度信号のブロッ
クデータが入力された場合には、スイッチ２３をａ側に
することにより、輝度信号のブロックデータをそのまま
出力する。また、入力信号Ｂが色差信号のブロックデー
タである場合には、スイッチ１３をｂ側にし、図３
（Ａ）の破線で示す順番で入力される色差信号のブロッ
クデータの連続する４個のデータを単位として平均をと
り出力する。この平均の算出は、加算器２１とアキュム
レータ２２とにより４個のデータの和を算出した結果を
２ビット分シフトすることにより行なわれる。
クデータが入力された場合には、スイッチ２３をａ側に
することにより、輝度信号のブロックデータをそのまま
出力する。また、入力信号Ｂが色差信号のブロックデー
タである場合には、スイッチ１３をｂ側にし、図３
（Ａ）の破線で示す順番で入力される色差信号のブロッ
クデータの連続する４個のデータを単位として平均をと
り出力する。この平均の算出は、加算器２１とアキュム
レータ２２とにより４個のデータの和を算出した結果を
２ビット分シフトすることにより行なわれる。
【００２６】以上の動作により、画素メモリ１２は、ブ
ロッキング処理と、間引処理の両方に共通して用いら
れ、従来必要であった１ライン遅延用のメモリは不要と
なることになる。前述のように、１ライン遅延用のメモ
リのために必要となるＬＳＩの端子数は、端子は約２０
本であり、これを削減することができる。
ロッキング処理と、間引処理の両方に共通して用いら
れ、従来必要であった１ライン遅延用のメモリは不要と
なることになる。前述のように、１ライン遅延用のメモ
リのために必要となるＬＳＩの端子数は、端子は約２０
本であり、これを削減することができる。
【００２７】次に、本発明の第二の実施例について説明
する。
する。
【００２８】図２は本発明の第二の実施例を示すブロッ
ク図である。
ク図である。
【００２９】前述の第一の実施例に対する本実施例の相
違点は、間引部２の代りに水平間引部４と垂直間引部５
とを備えることである。
違点は、間引部２の代りに水平間引部４と垂直間引部５
とを備えることである。
【００３０】水平間引部４は、従来例の間引部７の水平
間引部４と同一のものであり、遅延回路４１と、加算器
４２と、スイッチ４３とを備えて構成されている。ブロ
ッキング部３は、点順次アクセス部３１と、画素メモリ
３２と、ブロック順次アクセス部３３とを備えて構成さ
れている。垂直間引部５は、水平間引部４と同一の構成
であり、遅延回路５１と、加算器５２と、スイッチ５３
とを備えて構成されている。
間引部４と同一のものであり、遅延回路４１と、加算器
４２と、スイッチ４３とを備えて構成されている。ブロ
ッキング部３は、点順次アクセス部３１と、画素メモリ
３２と、ブロック順次アクセス部３３とを備えて構成さ
れている。垂直間引部５は、水平間引部４と同一の構成
であり、遅延回路５１と、加算器５２と、スイッチ５３
とを備えて構成されている。
【００３１】次に、本実施例の動作について説明する。
【００３２】まず、水平間引部４の動作は前述の従来例
と全く同一であり、説明が重複するので冗長とならない
よう省略する。
と全く同一であり、説明が重複するので冗長とならない
よう省略する。
【００３３】次に、ブロッキング部３の点順次アクセス
部３１は、水平間引部４から出力される画素データＨを
画素メモリ３２に順次格納する。画素メモリ３２には、
水平間引処理のみを行なった垂直間引処理前のデータが
格納される。したがって、２つの色差信号に対しては、
それぞれ輝度信号と比較し水平間引率だけ少ないメモリ
容量を持つように構成される。ブロック順次アクセス部
３３は、輝度信号については従来と同様にブロック順次
でアクセスする。また、色差信号については、第一の実
施例と同様に、間引率に対応してアクセスする画素デー
タ数を増大する。たとえば、色差信号を列（縦）で１／
２に間引いて、出力信号Ｂのブロックサイズを行８画素
×列８画素とする場合には、ブロック順次アクセス部３
３は、行（横）８画素×列１６画素を単位としてアクセ
スする。
部３１は、水平間引部４から出力される画素データＨを
画素メモリ３２に順次格納する。画素メモリ３２には、
水平間引処理のみを行なった垂直間引処理前のデータが
格納される。したがって、２つの色差信号に対しては、
それぞれ輝度信号と比較し水平間引率だけ少ないメモリ
容量を持つように構成される。ブロック順次アクセス部
３３は、輝度信号については従来と同様にブロック順次
でアクセスする。また、色差信号については、第一の実
施例と同様に、間引率に対応してアクセスする画素デー
タ数を増大する。たとえば、色差信号を列（縦）で１／
２に間引いて、出力信号Ｂのブロックサイズを行８画素
×列８画素とする場合には、ブロック順次アクセス部３
３は、行（横）８画素×列１６画素を単位としてアクセ
スする。
【００３４】この具体例を図３に示す。色差信号は、図
３（Ｂ）の破線で示すように、行（横）８画素×列１６
画素を垂直方向に読出している。輝度信号に対しては行
８画素×列８画素である。
３（Ｂ）の破線で示すように、行（横）８画素×列１６
画素を垂直方向に読出している。輝度信号に対しては行
８画素×列８画素である。
【００３５】次に、垂直間引部５は、入力信号Ｂとして
輝度信号のブロックデータを受信した場合には、スイッ
チ５３をａ側にすることにより輝度信号のブロックデー
タをそのまま出力する。また、入力信号Ｂが色差信号の
ブロックデータである場合には、スイッチ５３をｂ側に
することにより２画素単位で平均をとりこの平均値であ
る垂直平均信号を出力する。色差信号は図３（Ｂ）の破
線で示すように、垂直方向に入力されるので、この垂直
平均信号の算出は、水平間引部４と同様に、連続して入
力されるブロックデータを２個単位で平均をとることで
行なわれる。
輝度信号のブロックデータを受信した場合には、スイッ
チ５３をａ側にすることにより輝度信号のブロックデー
タをそのまま出力する。また、入力信号Ｂが色差信号の
ブロックデータである場合には、スイッチ５３をｂ側に
することにより２画素単位で平均をとりこの平均値であ
る垂直平均信号を出力する。色差信号は図３（Ｂ）の破
線で示すように、垂直方向に入力されるので、この垂直
平均信号の算出は、水平間引部４と同様に、連続して入
力されるブロックデータを２個単位で平均をとることで
行なわれる。
【００３６】本実施例は第一の実施例に比し、画素メモ
リの容量を削減できるとともに、画素メモリに対するア
クセス回数が減少することにより、高速化が図れるとい
う利点を有する。
リの容量を削減できるとともに、画素メモリに対するア
クセス回数が減少することにより、高速化が図れるとい
う利点を有する。
【００３７】以上本発明の画像符号化処理用ＬＳＩにつ
いて説明したが、画像復号化におけるブロック順次の画
素データを点順次に並び変える逆ブロッキング処理と、
画素データを補間する補間処理においても、同様の構成
により、従来個別に必要としていた画素メモリと１ライ
ン遅延メモリとを共用して画像メモリのみにすることが
可能である。その場合は、補間部が本実施例の間引部
に、逆ブロッキング部が本実施例のブロッキング部にそ
れぞれ対応し、画素データの流れが逆方向となる。
いて説明したが、画像復号化におけるブロック順次の画
素データを点順次に並び変える逆ブロッキング処理と、
画素データを補間する補間処理においても、同様の構成
により、従来個別に必要としていた画素メモリと１ライ
ン遅延メモリとを共用して画像メモリのみにすることが
可能である。その場合は、補間部が本実施例の間引部
に、逆ブロッキング部が本実施例のブロッキング部にそ
れぞれ対応し、画素データの流れが逆方向となる。
【００３８】
【発明の効果】以上説明したように、本発明の画像符号
化処理用ＬＳＩは、点順次に配列された画素データを外
部の記憶手段に順次格納する点順次アクセス手段と、記
憶手段から設定した行列画素数のブロックデータを出力
するブロックデータ出力手段と、ブロックデータに対す
る垂直方向の間引処理を行なう垂直間引手段とを備える
ことにより、垂直間引処理をブロック順次に配列した画
素データに対して行なうので、１ライン遅延用のメモリ
と画素メモリとを共用できることによりメモリ接続用の
端子数を削減でき、したがって、小型化が可能になると
いう効果がある。
化処理用ＬＳＩは、点順次に配列された画素データを外
部の記憶手段に順次格納する点順次アクセス手段と、記
憶手段から設定した行列画素数のブロックデータを出力
するブロックデータ出力手段と、ブロックデータに対す
る垂直方向の間引処理を行なう垂直間引手段とを備える
ことにより、垂直間引処理をブロック順次に配列した画
素データに対して行なうので、１ライン遅延用のメモリ
と画素メモリとを共用できることによりメモリ接続用の
端子数を削減でき、したがって、小型化が可能になると
いう効果がある。
【００３９】
【図１】本発明の画像符号化処理用ＬＳＩの第一の実施
例を示すブロック図である。
例を示すブロック図である。
【図２】本発明の画像符号化処理用ＬＳＩの第一の実施
例を示すブロック図である。
例を示すブロック図である。
【図３】本実施例の画像符号化処理用ＬＳＩにおける画
素データの配列の一例を示す図である。
素データの配列の一例を示す図である。
【図４】従来の画像符号化処理用ＬＳＩの一例を示すブ
ロック図である。
ロック図である。
１，３，８ ブロッキング部 ２，７ 間引部 ４ 水平間引部 ５，６ 垂直間引部 １１，３１，８１ 点順次アクセス部 １２，３２，８２ 画素メモリ １３，３３，８３ ブロック順次アクセス部 ２１，４２，５２，６２ 加算器 ２２ アキュムレータ ２３，４３，５３，６３ スイッチ ４１，５１，６１ 遅延回路
Claims (4)
- 【請求項１】 点順次に配列された画素データを外部の
記憶手段に順次格納する点順次アクセス手段と、 前記記憶手段からそれぞれ予め設定された数の行および
列の前記画素データからなるブロック単位に配列したブ
ロックデータを順次出力するブロックデータ出力手段
と、 前記ブロックデータに対する垂直方向の間引処理を行な
う垂直間引手段とを備えることを特徴とする画像符号化
処理用ＬＳＩ。 - 【請求項２】 前記ブロックデータ出力手段は前記記憶
手段から前記ブロック単位に配列したブロックデータを
垂直方向に走査して出力画素データを配列する垂直走査
手段を備えることを特徴とする請求項１記載の画像符号
化処理用ＬＳＩ。 - 【請求項３】 前記画素データに対する水平方向の間引
処理を行なう画素データ水平間引手段を備えることを特
徴とする請求項１記載の画像符号化処理用ＬＳＩ。 - 【請求項４】 前記垂直走査手段は前記ブロックデータ
を水平方向に２画素ずつ走査しながら垂直方向に走査す
ることを特徴とする請求項２記載の画像符号化処理用Ｌ
ＳＩ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042596A JPH05260451A (ja) | 1992-02-28 | 1992-02-28 | 画像符号化処理用ｌｓｉ |
| US08/000,237 US5371546A (en) | 1992-02-28 | 1993-01-04 | LSI encoding device with pixel data blocking and vertical decimating circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042596A JPH05260451A (ja) | 1992-02-28 | 1992-02-28 | 画像符号化処理用ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05260451A true JPH05260451A (ja) | 1993-10-08 |
Family
ID=12640445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4042596A Withdrawn JPH05260451A (ja) | 1992-02-28 | 1992-02-28 | 画像符号化処理用ｌｓｉ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5371546A (ja) |
| JP (1) | JPH05260451A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6628330B1 (en) | 1999-09-01 | 2003-09-30 | Neomagic Corp. | Color interpolator and horizontal/vertical edge enhancer using two line buffer and alternating even/odd filters for digital camera |
| US6642962B1 (en) | 1999-09-01 | 2003-11-04 | Neomagic Corp. | Merged pipeline for color interpolation and edge enhancement of digital images |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4764805A (en) * | 1987-06-02 | 1988-08-16 | Eastman Kodak Company | Image transmission system with line averaging preview mode using two-pass block-edge interpolation |
| US5053859A (en) * | 1987-09-02 | 1991-10-01 | Scientific-Atlanta, Inc. | High definition B-MAC television signal transmission system |
| EP0329976A3 (en) * | 1988-01-27 | 1990-10-31 | Communications Satellite Corporation | Multiple analogous component tv system |
| JPH01245683A (ja) * | 1988-03-28 | 1989-09-29 | Canon Inc | 画像情報伝送システム |
| JPH01261989A (ja) * | 1988-04-13 | 1989-10-18 | Canon Inc | カラービデオ信号処理方法 |
| JPH01260992A (ja) * | 1988-04-11 | 1989-10-18 | Canon Inc | カラービデオ信号処理方法 |
| US4829378A (en) * | 1988-06-09 | 1989-05-09 | Bell Communications Research, Inc. | Sub-band coding of images with low computational complexity |
| WO1990006038A1 (en) * | 1988-11-16 | 1990-05-31 | Scientific-Atlanta, Inc. | High definition b-mac television signal transmission system |
| JPH03117991A (ja) * | 1989-09-29 | 1991-05-20 | Victor Co Of Japan Ltd | 動きベクトル符号化装置及び復号化装置 |
| JP2782631B2 (ja) * | 1989-12-14 | 1998-08-06 | キヤノン株式会社 | 画像信号処理方法 |
-
1992
- 1992-02-28 JP JP4042596A patent/JPH05260451A/ja not_active Withdrawn
-
1993
- 1993-01-04 US US08/000,237 patent/US5371546A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5371546A (en) | 1994-12-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5742274A (en) | Video interface system utilizing reduced frequency video signal processing | |
| EP0895216B1 (en) | Image storage device and access method | |
| US4743970A (en) | Picture transformation memory | |
| EP0445388A2 (en) | Apparatus and method for compressing and expanding multibit digital pixel data | |
| US5850483A (en) | Image decompressing apparatus with efficient image data transfer | |
| US6593965B1 (en) | CCD data pixel interpolation circuit and digital still camera equipped with it | |
| JPH06189298A (ja) | 動画像復号システム | |
| US7525577B2 (en) | Image processing apparatus and image processing method | |
| KR19980081641A (ko) | 동화상 복호 방법 및 동화상 복호 장치 | |
| US6873738B2 (en) | Hierarchical image processor for encoding or decoding, and memory on the same chip | |
| US5977996A (en) | Storage device for storing hierarchically coded data and access method thereof | |
| JP2001285644A (ja) | ラインメモリの制御方法 | |
| JPH05260451A (ja) | 画像符号化処理用ｌｓｉ | |
| KR950005061A (ko) | 화상처리용 메모리 집적회로 | |
| US5638310A (en) | Pixel matrix filter | |
| US6359660B1 (en) | Semiconductor integrated circuit for converting macro-block data into raster data which is adaptable to various formats | |
| JPS6252874B2 (ja) | ||
| JP3702508B2 (ja) | ディジタル画像信号用のメモリ装置 | |
| JP3078136B2 (ja) | 画像メモリ装置 | |
| JPH05198167A (ja) | 半導体記憶装置 | |
| JPH0352714B2 (ja) | ||
| JPH11317962A (ja) | データ格納方法およびデータ転送回路 | |
| JPH08147269A (ja) | 直交変換装置 | |
| JPH06274607A (ja) | 並列信号処理装置 | |
| JP2005079848A (ja) | 順次走査線変換装置および映像信号処理システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |