KR20190140704A - 반도체 장치를 위한 테스트 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치를 위한 테스트 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

반도체 패키지에 대한 테스트를 효율적으로 할 수 있는 반도체 패키지를 위한 테스트 보드 및 테스트 시스템 및 이를 사용하여 반도체 패키지를 제공하는 방법을 제공한다. 본 발명에 따른 반도체 장치를 위한 테스트 장치는 반도체 장치에 전송될 제1 데이터 신호 및 제2 데이터 신호를 출력하는 FPGA 및 테스트 결과가 저장되는 메모리 부를 포함하고, FPGA는, 제1 데이터 신호를 출력하는 제1 입출력 블록, 제2 데이터 신호를 출력하는 제2 입출력 블록, 스트로브 신호를 생성하는 SerDes 회로, 및 제1 입출력 블록으로부터 제1 데이터 신호를 수신하고, 제2 입출력 블록으로부터 제2 데이터 신호를 수신하고, SerDes 회로로부터 스트로브 신호를 수신하는 스큐 보정 입출력 블록을 포함한다.

Description

반도체 장치를 위한 테스트 장치 및 반도체 장치의 제조 방법{Test Apparatus For Semiconductor Device and Method Of Manufacturing Semiconductor Device}
본 발명은 반도체 장치를 위한 테스트 장치 및 반도체 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 DUT(device under test)를 위한 테스트 장치 및 이를 사용하여 반도체 장치를 제조하는 방법에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 고기능화 및 대용량화되고 있다. 이에 따라 전자 기기에 포함되는 반도체 장치에 대한 테스트 또한 복잡해지고 있다. 이를 위하여 반도체 장치에 대한 테스트 시간을 단축시키고, 테스트의 정확도를 향상시키기 위하여, 테스트를 위한 설비가 대형화하고 있다.
테스트를 수행함에 있어서, 수신하는 데이터 신호 간에 스큐(skew)가 데이터 신호 전송의 안정성에 영향을 줄 수 있다. 스큐는 데이터 신호가 전송되는 경로의 신호 지연이 서로 다름으로 인해 발생한다. 따라서, 데이터 신호 신호 사이의 스큐를 보상하기 위한 방법들 및 장치들이 요구되고 있다.
본 개시의 기술적 과제는, 반도체 장치에 대한 테스트를 효율적으로 할 수 있는 테스트 장치를 제공하는 데에 있다. 또한 본 개시의 기술적 과제는 효율적인 반도체 장치에 대한 테스트를 수행하는 단계를 가지는 반도체 장치의 제조 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 개시는 다음과 같은 반도체 패키지를 위한 테스트 보드, 테스트 시스템 및 반도체 패키지의 제조 방법을 제공한다. 본 개시에 따른 반도체 장치를 위한 테스트 장치에 있어서, 반도체 장치에 전송될 제1 데이터 신호 및 제2 데이터 신호를 출력하는 FPGA(Field Programmable Gate Array), 및 테스트 결과가 저장되는 메모리 부를 포함하고, FPGA는, 제1 데이터 신호를 출력하는 제1 입출력 블록, 제2 데이터 신호를 출력하는 제2 입출력 블록, 스트로브 신호를 생성하는 SerDes(Serializer/Deserializer) 회로, 및 제1 입출력 블록으로부터 제1 데이터 신호를 수신하고, 제2 입출력 블록으로부터 제2 데이터 신호를 수신하고, SerDes 회로로부터 스트로브 신호를 수신하는 스큐 보정 입출력 블록을 포함할 수 있다.
본 개시에 따른 반도체 장치를 위한 테스트 장치에 있어서, 반도체 장치에 전송될 제1 데이터 신호 및 제2 데이터 신호를 출력하는 테스트 제어부 및 테스트 결과가 저장되는 메모리 부를 포함하고, 테스트 제어부는, 제1 데이터 신호를 출력하는 제1 입출력 블록, 제2 데이터 신호를 출력하는 제2 입출력 블록, 스트로브 신호를 생성하는 SerDes 회로 및 제1 데이터 신호, 제2 데이터 신호 및 스트로브 신호를 수신하는 스큐 보정 입출력 블록을 포함하고, 제1 데이터 신호의 주파수 및 상기 제2 데이터 신호의 주파수보다 스트로브 신호의 주파수가 더 높을 수 있다.
본 개시에 따른 FPGA를 포함하는 테스트 장치를 사용하여 반도체 장치를 제조하는 방법에 있어서, 반도체 장치를 제조하는 단계, 및 반도체 장치에 대하여 테스트를 수행하는 단계를 포함하며, 테스트를 수행하는 단계는, FPGA에 포함된 제1 입출력 블록 및 제2 입출력 블록이 반도체 장치를 테스트 하기 위한 제1 데이터 신호 및 제2 데이터 신호를 출력되는 단계, FPGA에 포함된 스큐 보정 입출력 블록이 제1 데이터 신호 및 제2 데이터 신호를 수신하는 단계, 스큐 보정 입출력 블록이 SerDes 회로에서 생성된 스트로브 신호를 수신하는 단계, 및 스큐 보정 입출력 블록이 스트로브 신호에 기초하여, 제1 데이터 신호 및 제2 데이터 신호를 샘플링하는 단계를 포함할 수 있다.
본 개시에 따른 반도체 장치를 위한 테스트 장치는, 테스트 제어 회로로 구현되는 FPGA(Field Programmable Gate Array)에 포함되는 SerDes(Serializer/Deserializer) 회로를 이용하여, 높은 주파수를 갖는 데이터 스트로브 신호를 생성할 수 있고, 이를 이용하여 데이터 신호들간의 스큐를 보정할 수 있다. 따라서, 데이터 신호간의 스큐를 보정하기 위한 별도의 집적 회로를 필요로 하지 않으므로, 테스트를 위한 설비의 크기가 축소될 수 있고, 테스트 장치를 제조하는 데에 필요한 비용이 절감될 수 있다.
도 1은 본 개시의 일 실시 예에 따른 테스트 장치를 나타내는 블록도이다.
도 2는 본 개시의 일 실시 예에 따른 FPGA를 나타내는 블록도이다.
도 3은 본 개시의 일 실시 예에 따른 FPGA에 포함된 스큐 보정 입출력 블록을 나타내는 블록도이다.
도 4는 본 개시의 일 실시 예에 따른 FPGA에 포함된 스큐 보정 입출력 블록의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 개시의 일 실시 예에 따른 FPGA를 나타내는 블록도이다.
도 6은 본 개시의 일 실시예에 따른 FPGA에 포함된 SerDes 회로를 설명하기 위한 블록도이다.
도 7은 본 개시의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하는 흐름도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 개시의 일 실시 예에 따른 테스트 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 장치를 테스트하기 위한 테스트 장치(10)는 테스트 제어부(100), 및 메모리부(200)를 더 포함할 수 있다. 일부 실시 예에서, 메모리부(200)의 적어도 일부는 테스트 제어부(100) 내에 내장될 수 있다.
일 실시예에서, 테스트 제어부(100)는 FPGA(Field Programmable Gate Array), 와 같은 단일 반도체 칩으로 구성될 수 있다. 예를 들면, 테스트 제어부(100)는, 자일링스(Xilinx), 알테라(Altera) 래티스 세미컨덕터(Lattice Semiconductor), 마이크로 세미(Microsemi), 아크로닉스(Achronix), 퀵로직(QuickLogic), 이투비(e2v) 또는 아트멜(Atmel)의 FPGA를 이용하여 구성될 수 있다.
테스트 제어부(100)는 데이터를 프로세싱할 수 있거나 또는 명령을 해석하여 실행할 수 있다. 예를 들어, 테스트 제어부(100)에서 실행되는 테스트 프로그램은 알고리즘 패턴 발생기에 의해 생성된 데이터 신호를 테스트할 반도체 장치(DUT(Device Under Test, 20))에 입력하고, DUT(20)로부터 인가된 신호를 판독하는 것과, 판독된 출력 신호를 예상 패턴(expected pattern)과 비교하는 것을 수반하는 기능 테스트를 수행할 수 있다. 출력 신호가 입력에 대한 예상 패턴과 매치하지 않으면, 테스터 제어부(100)는 DUT(20)를 결함이 있는 것으로 식별할 수 있다. 예를 들어, DUT(20)가 DRAM(Dynamic Random-Access Memory) 또는 NAND와 같은 반도체 메모리 소자인 경우, 테스트 프로그램은, 알고리즘 패턴 발생기에 의해 생성된 데이터를, 기록 동작을 사용하여 DUT(20)에 기록하고, 판독 동작을 사용하여 DUT(20)로부터 데이터를 판독하여 예상 패턴을 판독 패턴과 비교할 수 있다.
테스트 제어부(100)는 내부에 SerDes(Serializer/Deserializer) 회로를 포함할 수 있고, SerDes 회로에서 생성된 스트로브 신호를 이용하여, 테스트 제어부(100)에서 DUT(20)로 출력되는 데이터 신호들 간의 스큐를 보상할 수 있다.
메모리부(200)는 테스트 패턴의 명령어를 저장하거나, DUT(20)로부터 판독한 데이터 및 테스트 제어부(100)에 의하여 수행된 테스트의 결과를 저장할 수 있다. 메모리부(200)는 버퍼(210)와 스토리지(220)로 이루어질 수 있다. 예를 들면, 버퍼(210)는 휘발성 메모리로 이루어질 수 있고, 스토리지(220)는 비휘발성 메모리로 이루어질 수 있다. 일부 실시 예에서, 버퍼(210)는 DRAM으로 이루어지고, 스토리지(220)는 플래시 메모리, SSD(Solid State Drive), 또는 HDD(Hard Disk Drive)로 이루어질 수 있다.
버퍼(210)는 DUT(20)로부터 판독한 데이터 및 외부로 송신할 테스트 결과를 일시적으로 저장할 수 있다. 스토리지(220)는 테스트 패턴의 명령어를 저장하거나, 테스트 결과를 저장할 수 있다.
테스트 제어부(100)는 보드 기판(11)의 일면에 부착될 수 있다. 메모리부(200)는 보드 기판(11)의 일면에 부착될 수 있다. 즉, 일부 실시 예에서, 테스트 제어부(100) 및 메모리부(200)는 보드 기판(11)의 동일한 면 상에 부착될 수 있다.
DUT(20)는 예를 들면, 시스템 LSI(Large Scale Integration), 플래쉬 메모리, DRAM(Dynamic Random-Access Memory), SRAM(Static Random Access Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), PRAM(Phase-Change Random Access Memory), MRAM (Magnetoresistive Random-Access Memory), 또는 Reram(Resistive Random Access Memory)을 포함할 수 있다.
본 개시에 따른 테스트 장치(10)는 SerDes 회로를 이용하여, 높은 주파수를 갖는 데이터 스트로브 신호를 생성할 수 있고, 이를 이용하여 데이터 신호들간의 스큐를 보정할 수 있다. 따라서, 데이터 신호들간의 스큐를 보정하기 위한 별도의 집적 회로를 필요로 하지 않으므로, 테스트를 위한 설비의 크기가 축소될 수 있고, 테스트 장치를 제조하는 데에 필요한 비용이 절감될 수 있다.
도 2는 본 개시의 일 실시 예에 따른 FPGA를 나타내는 블록도이다. 도 2는 도 1의 테스트 제어부가 FPGA로 구현된 예를 도시한 것이다.
도 2를 참조하면, FPGA(100)는 SerDes(Serializer/Deserializer) 회로(110), 복수의 입출력 블록들(120) 및 스큐 보정 블록(130)을 포함할 수 있다.
일 실시 예에서, SerDes 회로(110) 및 스큐 보정 블록(130) 중 적어도 일부는 FPGA(100) 내의 기능 블록으로 구현될 수 있다. 기능 블록이라 함은 IP(Intellectual Property)라고도 호칭되며, 실제로 개발될 수 있는 기능 단위로 분할되어 있는 단위 블록을 의미한다. SerDes 회로(110) 및 스큐 보정 블록(130) 중 적어도 일부는 별도로 프로그램되어, FPGA(100) 내에서 각자의 기능을 수행하도록 FPGA(100) 내에 기록된 부분들일 수 있다. DUT에 대한 테스트 동작을 수행하기 위해 FPGA(100)에 포함되는 알고리즘 패턴 발생기 및 비교기 등도 FPGA(100) 내의 기능 블록을 이용하여 구현될 수 있다.
SerDes 회로(110)는 스트로브 신호(DS)를 생성할 수 있고, 스트로브 신호(DS)를 복수의 입출력 블록들(120) 중 적어도 하나의 블록, 예를 들어, 스큐 보정 입출력 블록(120_c)에 전송할 수 있다. 일 실시예에서, SerDes 회로(110)의 동작 속도는 복수의 입출력 블록들(120)의 동작 속도보다 빠를 수 있다. 예를 들어, SerDes 회로(110)는 수GHz로 동작 할수 있고, 복수의 입출력 블록들(120)은 각각 수백 MHz로 동작할 수 있다. SerDes 회로(110)의 구성에 대해서는 도 5에서 후술하겠다.
복수의 입출력 블록들(120)은 FPGA(100)의 내부의 알고리즘 패턴 생성기가 연산한 논리 값을 DUT로 프로그램하거나, DUT에서 읽어낸 데이터를 수신할 수 있다. 복수의 입출력 블록들(120) 각각은 DUT와 연결되는 복수의 입출력 핀들(Pins)을 포함할 수 있다. 상기 복수의 입출력 핀들을 통해서 신호들이 입출력될 수 있다.
FPGA(100)가 DUT에 대한 테스트 동작을 수행하기 위해, 복수의 입출력 블록들(120) 중 적어도 일부의 입출력 블록들, 예를 들어, 제1 내지 제n 입출력 블록(120_1~120_n) 각각은 DUT로 데이터 신호를 출력할 수 있다. 예를 들어, 제1 입출력 블록(120_1)은 제1 데이터 신호(DATA1)를 출력할 수 있고, 제2 입출력 블록(120_2)은 제2 데이터 신호(DATA2)를 출력할 수 있고, 제n 입출력 블록(120_n)은 제n 데이터 신호(DATAn)를 출력할 수 있다. 이 때, n은 4이상의 정수일 수 있다.
제1 내지 제n 입출력 블록(120_1~120_n) 각각과 FPGA(100)의 내부 기능 블록들과의 연결 관계에 따라, 제1 내지 제n 입출력 블록(120_1~120_n)으로부터 제1 내지 제n 데이터 신호(DATA1~DATAn)가 출력되는 시점이 달라질 수 있다. 제1 내지 제n 데이터 신호(DATA1~DATAn)의 출력 시점이 달라지는 것을 스큐(skew)가 발생한 것으로 볼 수 있다. 일 실시예에서, 내부의 기능 블록들과의 물리적인 거리가 멀수록 제1 내지 제n 데이터 신호(DATA1~DATAn)의 출력 시점이 늦춰질 수 있다.
복수의 입출력 블록들(120)은 적어도 하나의 스큐 보정 입출력 블록(120_c)을 포함할 수 있다. 스큐 보정 입출력 블록(120_c)는 제1 내지 제n 입출력 블록(120_1~120_n) 각각에서 출력되는 제1 내지 제n 데이터 신호(DATA1~DATAn)를 수신할 수 있고, SerDes 회로(110)로부터 스트로브 신호(DS)를 수신할 수 있다.
스큐 보정 입출력 블록(120_c)은 복수의 동기 회로들을 포함할 수 있다. 스큐 보정 입출력 블록(120_c)에 포함된 복수의 동기 회로들은 스트로브 신호(DS)에 동기되어, 제1 내지 제n 데이터 출력 신호(ODATA1~ODATAn)를 스큐 보정 블록(130)으로 전송할 수 있다. 스큐 보정 입출력 블록(120_c)에 대해서는 도 3에서 후술하겠다.
스큐 보정 블록(130)은 수신된 제1 내지 제n 데이터 출력 신호(ODATA1~ODATAn)에 기초하여, 제1 내지 제n 데이터 신호(DATA1~DATAn) 간의 스큐 값을 계산하고, 스큐를 보정할 수 있다. 따라서, 스큐 값은 제1 내지 제n 데이터 신호(DATA1~DATAn) 각각이 수신되는 시점 사이에서의 스트로브 신호(DS)의 레벨의 변화에 따라 달라질 수 있다.
본 도면에서는, FPGA(100)가 스큐 보정 입출력 블록(120_c) 및 이와 전기적으로 연결되는 제1 내지 제n 입출력 블록(120_1~120_n)를 포함하는 것으로 도시하였으나, 본 개시에 따른 테스트 장치는 이에 한정되지 않는다. FPGA(100)는 복수의 스큐 보정 입출력 블록들 포함할 수 있고, 각각의 스큐 보정 입출력 블록들은 복수의 입출력 블록들과 전기적으로 연결될 수도 있다. 각각의 스큐 보정 입출력 블록들은 전기적으로 연결된 복수의 입출력 블록들로부터 복수의 데이터 신호들을 수신할 수도 있다.
본 개시에 따른 테스트 장치는, FPGA(100)의 외부에 별도의 스큐 보정을 위한 집적 회로를 포함하지 않고, FPGA(100) 내부에 포함되고, 고속으로 동작하는 SerDes 회로(110)를 이용하여 스트로브 신호(DS)를 생성할 수 있다. 따라서, 테스트 장치를 제조하는 데에 필요한 비용이 절감될 수 있으며, 테스트를 위한 설비의 크기가 축소될 수 있다.
도 3은 본 개시의 일 실시 예에 따른 FPGA에 포함된 스큐 보정 입출력 블록을 나타내는 블록도이다. 도 4는 본 개시의 일 실시 예에 따른 FPGA에 포함된 스큐 보정 입출력 블록의 동작을 설명하기 위한 타이밍도이다.
도 3을 참조하면, 스큐 보정 입출력 블록(120_c)은 복수의 동기 회로들 및 복수의 입력 핀들을 포함할 수 있다. 예를 들어, 스큐 보정 입출력 블록(120_c)은 제1 내지 제n 입력 핀(121_1~121_n) 및 제1 내지 제n 동기 회로(123_1~123_n)를 포함할 수 있다. 스큐 보정 입출력 블록(120_c)은 이외에도 버퍼 등을 더 포함할 수 있다.
제1 내지 제n 입력 핀(121_1~121_n)을 통해서 스큐 보정 입출력 블록(120_c)은 데이터 신호를 수신할 수 있다. 예를 들어, 제1 입력 핀(121_1)을 통해 제1 데이터 신호(DATA1)를 수신할 수 있고, 제2 입력 핀(121_2)을 통해서 제2 데이터 신호(DATA2)를 수신할 수 있다. 제3 내지 제n 입력 핀(121_3~121_n)에도 제1 입력 핀(121_1) 및 제2 입력 핀(121_2)과 동일한 설명이 적용될 수 있다.
제1 내지 제n 동기 회로(123_1~123_n) 각각은 입력 신호를 수신하는 제1 단자(D), 및 출력 신호를 출력하는 제2 단자(Q)를 포함할 수 있다. 예를 들어, 제1 동기 회로(123_1)는 제1 데이터 신호(DATA1)를 수신할 수 있고, 스트로브 신호(DS)에 동기되어 제1 데이터 신호(DATA1)에 따른 제1 데이터 출력 신호(ODATA1)를 출력할 수 있다. 또한, 제2 동기 회로(123_2)는 제2 데이터 신호(DATA2)를 수신할 수 있고, 스트로브 신호(DS)에 동기되어 제2 데이터 신호(DATA2)에 따른 제2 데이터 출력 신호(ODATA2)를 출력할 수 있다. 제3 내지 제n 동기 회로(123_3~123_n)에도 동일한 설명이 적용될 수 있다.
일 실시예에서, 제1 내지 제n 동기 회로(123_1~123_n) 각각은 플립플랍(Flip-Flop) 또는 래치(Latch)일 수 있다.
도 3 및 도 4를 참조하면, 스큐 보정 입출력 블록(120_c)으로 입력되는 제1 내지 제n 데이터 신호(DATA1~DATAn)는 각각 서로 다른 시점(t1~tn)에 제1 내지 제n 입력 핀(121_1~121_n) 중 하나의 입력 핀으로 수신될 수 있다. 일 실시예에서, 제1 내지 제n 입력 핀(121_1~121_n) 각각으로부터 제1 내지 제n 입력 핀(121_1~121_n)에 대응되는 제1 내지 제n 동기 회로(123_1~123_n)까지 데이터 신호가 전송되는 시간은 서로 동일할 수 있다. 또한, 스큐 보정 입출력 블록(120_c)으로 입력되는 스트로브 신호(DS)가 제1 내지 제n 동기 회로(123_1~123_n) 각각으로까지 전송되는 시간은 서로 동일할 수 있다. 즉, 제1 내지 제n 동기 회로(123_1~123_n) 각각에 도달한 스트로브 신호(DS) 간에는 오프셋이 없을 수 있다.
SerDes 회로(예를 들어, 도 2의 110)의 동작 속도가 스큐 보정 입출력 블록(120_c)을 포함하는 입출력 블록들(예를 들어, 도 2의 120)의 동작 속도보다 빠르므로, SerDes 회로(110)에서 전송되는 스트로브 신호(DS)의 주파수는 제1 내지 제n 데이터 신호(DATA1~DATAn)의 주파수보다 클 수 있다. 따라서, 제1 내지 제n 데이터 신호(DATA1~DATAn)가 스트로브 신호(DS)로 샘플링할 경우, 제1 내지 제n 데이터 신호(DATA1~DATAn) 사이의 스큐를 감지할 수 있다.
일 실시예에서, 제1 내지 제n 동기 회로(123_1~123_n) 각각이 플립플랍일 수 있고, 제1 내지 제n 데이터 신호(DATA1~DATAn)는 스트로브 신호(DS)의 상승 에지(rising edge)에 동기되도록 미리 정해질 수 있다. 다만, 본 개시는 이에 한정되지 않으며, 제1 내지 제n 데이터 신호(DATA1~DATAn)는 스트로브 신호(DS)의 하강 에지(falling edge)에 동기되도록 미리 정해질 수도 있고, 제1 내지 제n 동기 회로(123_1~123_n)는 래치일 수도 있다.
제1 내지 제n 동기 회로(123_1~123_n)는 스트로브 신호(DS)에 기초하여, 제1 내지 제n 데이터 신호(DATA1~DATAn)를 샘플링할 수 있다. 예를 들어, 제1 동기 회로(123_1)는 제1 시간(t1) 이 후 스트로브 신호(DS)의 상승 에지에 동기되어 제1 데이터 신호(DATA1)에 따른 제1 데이터 출력 신호(ODATA1)를 출력할 수 있다. 제2 동기 회로(123_2)는 제2 시간(t2)이 후 스트로브 신호(DS)의 상승 에지에 동기되어 제2 데이터 신호(DATA2)에 따른 제2 데이터 출력 신호(ODATA2)를 출력할 수 있다. 따라서, 스큐 보정 블록(예를 들어, 도 2의 130)은 제1 데이터 출력 신호(ODATA1), 제2 데이터 출력 신호(ODATA2) 및 스트로브 신호(DS)의 주기(T)에 기초하여, 제1 데이터 신호(DATA1) 및 제2 데이터 신호(DATA2) 사이의 제1 스큐(ts1)를 계산할 수 있다. 예를 들어, 제1 시간(t1) 및 제2 시간(t2) 사이에 스트로브 신호(DS)의 상승 에지가 2번 형성되므로, 제1 스큐(ts1)는 스트로브 신호(DS)의 주기(T)의 2배로 계산될 수 있다.
제1 데이터 신호(DATA1)와 제3 데이터 신호(DATA3) 사이의 제2 스큐(ts2)는, 제1 데이터 신호(DATA1)가 수신되는 제1 시간(t1)과 제3 데이터 신호(DATA3)가 수신되는 제3 시간(t3) 사이에서 스트로브 신호(DS)의 상승 엣지가 형성되는 횟수(예를 들어, 도 4에서는 4번)에 기초하여 계산될 수 있다. 제1 데이터 신호(DATA1)와 제n 데이터 신호(DATAn) 사이의 제n-1 스큐(tsn-1)는, 제1 데이터 신호(DATA1)가 수신되는 제1 시간(t1)과 제n 데이터 신호(DATAn)가 수신되는 제n 시간(tn) 사이에서 스트로브 신호(DS)의 상승 엣지가 형성되는 횟수에 기초하여 다르게 계산될 수 있다. 즉, 스큐 값은 제1 내지 제n 데이터 출력 신호(ODATA1~ODATAn) 각각이 수신되는 시점 사이에서의 스트로브 신호(DS)의 레벨의 변화에 기초하여, 결정될 수 있다.
도 5는 본 개시의 일 실시 예에 따른 FPGA를 나타내는 블록도이다. 도 5는 도 1의 테스트 제어부가 FPGA로 구현된 예를 도시한 것이다.
도 5를 참조하면, 반도체 장치를 테스트하기 위한 테스트 장치(10a)는 보드 기판(11)의 일면에 부착되는 FPGA(100)를 포함할 수 있다. FPGA(100)는 SerDes 회로(110), 복수의 입출력 블록들(120) 및 스큐 보정 블록(130)을 포함할 수 있다. 테스트 장치(10a)는 FPGA(100)의 제1 내지 제n 입출력 블록(120_1~120_n)과 스큐 보정 입출력 블록(120_c)을 전기적으로 연결하는 데이터 라인(DL)을 포함할 수 있다. 이 때, 데이터 라인(DL) 중 적어도 일부는 FPGA(100)의 외부의 보드 기판(11)에 형성될 수 있다.
FPGA(100)가 DUT에 대한 테스트 동작을 수행하는 동안, 제1 내지 제n 입출력 블록(120_1~120_n) 각각은 데이터 신호를 출력할 수 있다. 제1 내지 제n 입출력 블록(120_1~120_n)으로부터 출력된 제1 내지 제n 데이터 신호(DATA1~DATAn)는 데이터 라인(DL)을 통해 스큐 보정 입출력 블록(120_c)으로 전송될 수 있다. 예를 들어, 제1 데이터 신호(DATA1)는 제1 데이터 라인(DL1)을 통해 제1 입출력 블록(120_1)에서 스큐 보정 입출력 블록(120_c)으로 전송될 수 있고, 제2 데이터 신호(DATA2)는 제2 데이터 라인(DL2)을 통해 제2 입출력 블록(120_2)에서 스큐 보정 입출력 블록(120_c)으로 전송될 수 있다. 제3 데이터 신호(DATA3)는 제3 데이터 라인(DL3)을 통해 제3 입출력 블록(120_3)에서 스큐 보정 입출력 블록(120_c)으로 전송될 수 있고, 제n 데이터 신호(DATAn)는 제n 데이터 라인(DLn)을 통해 제n 입출력 블록(120_n)에서 스큐 보정 입출력 블록(120_c)으로 전송될 수 있다.
일 실시예에서, 데이터 라인(DL)에 포함된 제1 내지 제n 데이터 라인(DL1~DLn)은 서로 물리적인 길이가 동일할 수 있다. 제1 내지 제n 입출력 블록(120_1~120_n) 출력된 제1 내지 제n 데이터 신호(DATA1~DATAn)가 스큐 보정 입출력 블록(120_c)으로 도달하는 데에 걸리는 시간이 서로 동일할 수 있다. 제1 내지 제n 데이터 신호(DATA1~DATAn)가 제1 내지 제n 입출력 블록(120_1~120_n)으로부터 출력된 시점으로부터 스큐 보정 입출력 블록(120_c)에 도달한 시점까지의 딜레이 타임이 서로 동일할 수 있다. 따라서, 데이터 라인(DL)을 통하여 전달됨으로써 발생할 수 있는 추가적인 스큐를 제거할 수 있고, 따라서, 스큐 보정 블록(130)의 스큐 보정 동작의 오차를 줄일 수 있다.
도 6은 본 개시의 일 실시예에 따른 FPGA에 포함된 SerDes 회로를 설명하기 위한 블록도이다.
도 6을 참조하면, SerDes(110)는 수신기(RX) 및 송신기(TX)를 포함할 수 있다.
수신기(RX)는 AFE(analog front end, "아날로그 프론트 엔드") 회로(113), DFE(112), CDR 회로(114) 및 역직렬화기(DES, deserializer; 111)를 포함할 수 있다. AFE 회로(113)는 아날로그의 신호(RX_P, RX_N)를 입력 받고, 내부의 신호 처리부에서 처리 가능한 디지털 신호로 변환할 수 있다. DFE(112)는 AFE 회로(113)에서 출력된 디지털 신호를 등화 계수를 이용하여 등화시킬 수 있다. CDR 회로(114)는 DFE(112)의 출력 데이터 및 클록을 복구할 수 있다. 역직렬화기(111)는 DFE의 출력값을 직렬로 입력 받고, 병렬 수신 데이터(RX_DATA)를 생성할 수 있다.
송신기(TX)는 직렬화기(SER, serializer, 116), 출력 드라이버(117) 및 위상 고정 루프 회로(PLL(Phase Locked Loop, 118)를 포함한다. 직렬화기(116)는 병렬 송신 데이터(TX_DATA)와 클록(CLK)을 입력 받고 직렬 송신 데이터로 변환할 수 있다. 출력 드라이버(117)는 직렬화기(116)로부터 출력된 직렬 송신 데이터를 입력 받고, 아날로그 형태의 직렬 송신 신호들(TX_P, TX_N)으로 증폭 및 출력 할 수 있다.
위상 고정 루프 회로(118)는 기준 클록(RCLK)을 입력 받고, 송신기(TX)에서 사용할 클록(CLK)을 생성할 수 있다. 위상 고정 루프 회로(118)는 스트로브 신호(DS)를 생성할 수 있고, 스큐 보정 입출력 블록(예를 들어, 도 2의 120_c)로 전송할 수 있다. 이 때, 스트로브 신호(DS)는 클록(CLK)과 동일할 수 있으나, 이에 한정되는 것은 아니다.
본 도면에서는 위상 고정 루프 회로(1118)가 송신기(TX)에 포함된 것으로 도시되고, 설명되었으나, 이에 한정되지는 않으며, SerDes 회로(110) 내에서 수신기(RX) 및 송신기(TX)의 외부에 배치될 수도 있고, 외부에서 수신기(RX) 및 송신기(TX)로 클록(CLK)을 전송할 수도 있다.
도 7은 본 개시의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하는 흐름도이다.
도 1, 도 2 및 도 7을 참조하면, 반도체 장치(20)를 제조한다(S100). 반도체 장치(20)를 제조하는 과정을 구체적으로 살펴보면, 우선 반도체 기판을 준비하여 반도체 소자를 제조할 수 있다. 상기 반도체 소자는 예를 들면, 시스템 LSI, 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM을 포함할 수 있다. 상기 반도체 기판은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 상기 반도체 기판은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indiumarsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 상기 반도체 기판은 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들면, 상기 반도체 기판은 BOX 층(buried oxide layer)을 포함할 수 있다.
이후, 상기 반도체 기판에 도전 영역 및 활성 영역들을 한정하는 소자 분리 구조를 형성할 수 있다. 상기 도전 영역, 예를 들면 불순물이 도핑된 웰(well)을 포함할 수 있다. 상기 소자 분리 구조는, 예를 들면 STI (shallow trench isolation) 구조, 또는 DTI(deep trench isolation) 구조와 같은 다양한 소자분리 구조로 이루어질 수 있다.
이후 소자 분리 구조에 의하여 한정되는 활성 영역들을 가지는 상기 반도체 기판에 다양한 종류의 복수의 개별 소자를 포함하는 반도체 소자를 형성한다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
상기 복수의 개별 소자는 상기 도전 영역에 전기적으로 연결될 수 있다. 상기 반도체 소자는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다. 상기 반도체 소자는 상기 복수의 개별 소자를 구동시키기 위한 다양한 회로 요소들을 포함할 수 있다. 또한 상기 반도체 소자는 상기 복수의 개별 소자들 사이 및/또는 회로 요소들을 전기적으로 연결시키는 금속 배선 또는 금속 비아 및 금속간 절연막을 포함할 수 있다.
상기 반도체 기판에 복수의 반도체 소자를 형성한 후, 개별 반도체 소자를 분리 및 패키징하여 반도체 장치(20)를 형성할 수 있다.
일 실시 예에서, 반도체 장치(20)는 복수의 반도체 소자, 즉 복수의 반도체 칩 다이를 포함할 수 있다. 일 실시 예에서 반도체 장치(20)는 복수의 동종인 반도체 칩 다이를 포함할 수 있다. 일 실시 예에서 반도체 장치(20)는 복수의 이종인 반도체 칩 다이를 포함할 수 있다.
이후 제조된 반도체 장치(20)에 대한 테스트를 수행한다(S200). 반도체 장치(20)에 대한 테스트는 예를 들면, DC 테스트, AC 테스트 또는 기능 테스트를 포함할 수 있다. 반도체 장치(20)에 대한 테스트를 진행하기 위하여 반도체 장치(20)를 테스트 장치(10)와 전기적으로 연결할 수 있다.
S20 단계에서는 FPGA(100)에 포함된 제1 내지 제n 입출력 블록(120_1~120_n)이 반도체 장치(20)를 테스트 하기 위한 제1 내지 제n 데이터 신호(DATA1~DATAn)를 출력할 수 있다. 또한, 제1 내지 제n 입출력 블록(120_1~120_n)로부터 출력된 제1 내지 제n 데이터 신호(DATA1~DATAn)를 스큐 보정 입출력 블록(120_c)가 수신할 수 있다. 스큐 보정 입출력 블록(120_c)은 SerDes 회로(110)에서 생성된 스트로브 신호(DS)를 수신할 수 있다. 스큐 보정 입출력 블록(120_c)은 상기 스트로브 신호(DS)에 기초하여, 제1 내지 제n 데이터 신호(DATA1~DATAn)를 샘플링하여, 제1 내지 제n 데이터 출력 신호(ODATA1~ODATAn)를 생성할 수 있다. 제1 내지 제n 데이터 신호(DATA1~DATAn)에 비해 높은 주파수를 갖는 스트로브 신호(DS)를 이용하여, 제1 내지 제n 데이터 신호(DATA1~DATAn) 간의 스큐 값을 계산할 수 있고, 이에 따라 스큐 보정이 가능하다.
따라서, 본 개시에 따른 반도체 장치 제조 방법은, 반도체 장치에 대한 테스트 동작 시에, FPGA에 포함되는 SerDes 회로(110)에서 출력되는 스트로브 신호(DS)를 이용함으로써, 제1 내지 제n 데이터 신호(DATA1~DATAn)간의 스큐를 보정하기 위한 별도의 집적 회로를 필요로 하지 않으므로, S20 단계가 효율적으로 수행될 수 있다.
테스트 결과가 통과(pass)인지를 확인하여(S300), 테스트를 통과(Y)한 반도체 장치(20)는 출하되어 시장에 공급될 수 있다(S400). 반면, 테스트 결과가 통과인지를 확인하여(S300), 테스트 통과에 실패(N)한 반도체 장치(20)는 판단 과정을 거칠 수 있다(S500).
테스트 통과에 실패한 반도체 장치(20)는 재 테스트를 수행 여부 또는 수리 여부를 판단하게 된다(S500). 이러한 판단은 테스트 결과를 분석하여 이루어질 수 있다. 예를 들면, 테스트 장치(10, 10a)의 불량이 의심되거나, 테스트 결과가 명확하지 않은 경우, 재 테스트를 수행할 수 있다.
또는 테스트 결과에서 반도체 장치(20)가 수리 가능한 것으로 판단되면, 반도체 장치(20)에 대한 수리를 실시한 후(S600), 재 테스트를 수행할 수 있다. 반면에 수리 불가능한 것으로 판단된 반도체 장치(20) 또는 재 테스트에서도 통과에 실패한 반도체 장치(20)는 폐기될 수 있다(S700). 일 실시 예에서, 재 테스트에서도 통과에 실패한 반도체 장치(20)의 경우에도 수리를 한 후에(S600) 재 테스트를 수행하거나, 바로 재 테스트를 수행할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
10, 10a: 테스트 장치
11: 보드 기판
20: 반도체 장치
100: FPGA
110: SerDes회로
120: 복수의 입출력 블록들
120_c: 스큐 보정 입출력 블록
120_1~120_n: 제1 내지 제n 입출력 블록
130: 스큐 보정 블록
200: 메모리부

Claims (10)

  1. 반도체 장치를 위한 테스트 장치에 있어서,
    상기 반도체 장치에 전송될 제1 데이터 신호 및 제2 데이터 신호를 출력하는 FPGA(Field Programmable Gate Array); 및
    테스트 결과가 저장되는 메모리 부;를 포함하고.
    상기 FPGA는,
    제1 데이터 신호를 출력하는 제1 입출력 블록;
    제2 데이터 신호를 출력하는 제2 입출력 블록;
    스트로브 신호를 생성하는 SerDes(Serializer/Deserializer) 회로; 및
    상기 제1 입출력 블록으로부터 상기 제1 데이터 신호를 수신하고, 상기 제2 입출력 블록으로부터 상기 제2 데이터 신호를 수신하고, 상기 SerDes 회로로부터 상기 스트로브 신호를 수신하는 스큐 보정 입출력 블록; 을 포함하는 것을 특징으로 하는 테스트 장치.
  2. 제1 항에 있어서,
    상기 제1 데이터 신호의 주파수 및 상기 제2 데이터 신호의 주파수보다 상기 스트로브 신호의 주파수가 더 높은 것을 특징으로 하는 테스트 장치.
  3. 제1 항에 있어서,
    상기 테스트 장치는,
    상기 제1 입출력 블록으로부터 상기 스큐 보정 입출력 블록까지 상기 제1 데이터 신호를 전송하는 제1 데이터 라인; 및
    상기 제2 입출력 블록으로부터 상기 스큐 보정 입출력 블록까지 상기 제2 데이터 신호를 전송하는 제2 데이터 라인;을 더 포함하고,
    상기 FPGA는 보드 기판의 일면에 부착되고,
    상기 제1 데이터 라인 및 상기 제2 데이터 라인의 적어도 일부는 상기 FPGA 외부의 상기 보드 기판에 형성되는 것을 특징으로 하는 테스트 장치.
  4. 제3 항에 있어서,
    상기 제1 데이터 라인 및 상기 제2 데이터 라인의 물리적인 길이가 서로 동일한 것을 특징으로 하는 테스트 장치.
  5. 제1 항에 있어서,
    상기 스큐 보정 입출력 블록은 제1 동기 회로 및 제2 동기 회로를 포함하고,
    상기 제1 동기 회로는 상기 스트로브 신호에 동기하여, 상기 제1 데이터 신호에 따른 제1 데이터 출력 신호를 출력하고,
    상기 제2 동기 회로는 상기 스트로브 신호에 동기하여, 상기 제2 데이터 신호에 따른 제2 데이터 출력 신호를 출력하고,
    상기 FPGA는 상기 제1 데이터 출력 신호 및 상기 제2 데이터 출력 신호를 수신하여, 상기 제1 데이터 신호 및 상기 제2 데이터 신호 간의 스큐를 계산하는 스큐 보정 블록을 더 포함하는 것을 특징으로 하는 테스트 장치.
  6. 제1 항에 있어서,
    상기 SerDes 회로는 위상 고정 루프 회로를 포함하고,
    상기 위상 고정 루프 회로는 상기 스트로브 신호를 생성하여, 상기 스큐 보정 입출력 블록으로 전송하는 것을 특징으로 하는 테스트 장치.
  7. 반도체 장치를 위한 테스트 장치에 있어서,
    상기 반도체 장치에 전송될 제1 데이터 신호 및 제2 데이터 신호를 출력하는 테스트 제어부; 및
    테스트 결과가 저장되는 메모리 부;를 포함하고.
    상기 테스트 제어부는,
    제1 데이터 신호를 출력하는 제1 입출력 블록;
    제2 데이터 신호를 출력하는 제2 입출력 블록;
    스트로브 신호를 생성하는 SerDes 회로; 및
    상기 제1 데이터 신호, 상기 제2 데이터 신호 및 상기 스트로브 신호를 수신하는 스큐 보정 입출력 블록을 포함하고,
    상기 제1 데이터 신호의 주파수 및 상기 제2 데이터 신호의 주파수보다 상기 스트로브 신호의 주파수가 더 높은 것을 특징으로 하는 테스트 장치.
  8. 제7 항에 있어서,
    상기 테스트 장치는,
    상기 제1 입출력 블록 및 상기 스큐 보정 입출력 블록을 전기적으로 연결하는 제1 데이터 라인; 및
    상기 제2 입출력 블록 및 상기 스큐 보정 입출력 블록을 전기적으로 연결하고, 상기 제2 데이터 신호를 전송하는 제2 데이터 라인; 을 더 포함하고,
    상기 제1 데이터 라인 및 상기 제2 데이터 라인의 적어도 일부는 상기 테스트 제어부의 외부에 형성되는 것을 특징으로 하는 테스트 장치.
  9. 제7 항에 있어서,
    상기 테스트 장치는,
    상기 제1 입출력 블록 및 상기 스큐 보정 입출력 블록을 전기적으로 연결하는 제1 데이터 라인; 및
    상기 제2 입출력 블록 및 상기 스큐 보정 입출력 블록을 전기적으로 연결하고, 상기 제2 데이터 신호를 전송하는 제2 데이터 라인; 을 더 포함하고,
    상기 제1 데이터 라인 및 상기 제2 데이터 라인의 물리적인 길이가 서로 동일한 것을 특징으로 하는 테스트 장치.
  10. FPGA를 포함하는 테스트 장치를 사용하여 반도체 장치를 제조하는 방법에 있어서,
    상기 반도체 장치를 제조하는 단계; 및
    상기 반도체 장치에 대하여 테스트를 수행하는 단계;를 포함하며,
    상기 테스트를 수행하는 단계는,
    상기 FPGA에 포함된 제1 입출력 블록 및 제2 입출력 블록이 상기 반도체 장치를 테스트 하기 위한 제1 데이터 신호 및 제2 데이터 신호를 출력되는 단계;
    상기 FPGA에 포함된 스큐 보정 입출력 블록이 상기 제1 데이터 신호 및 상기 제2 데이터 신호를 수신하는 단계;
    상기 스큐 보정 입출력 블록이 SerDes 회로에서 생성된 스트로브 신호를 수신하는 단계; 및
    상기 스큐 보정 입출력 블록이 상기 스트로브 신호에 기초하여, 상기 제1 데이터 신호 및 상기 제2 데이터 신호를 샘플링하는 단계;를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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