JP2715221B2 - 半導体メモリ試験回路 - Google Patents
半導体メモリ試験回路Info
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Description
【0001】
【産業上の利用分野】本発明は、半導体メモリ装置の試
験回路に関するもので、特に複数の出力端子もしくは複
数の入出力端子を有する半導体メモリ装置の試験回路に
関するものである。
験回路に関するもので、特に複数の出力端子もしくは複
数の入出力端子を有する半導体メモリ装置の試験回路に
関するものである。
【0002】
【従来の技術】従来、複数の出力端子もしくは複数の入
出力端子を有する半導体メモリ装置の試験を行なう場合
には、該半導体メモリ装置の全ての出力端子あるいは入
出力端子に対してメモリテスタのデータ比較器を接続
し、期待値との比較を行なっている。また複数の出力端
子の中から1つを選択してデータ比較器に接続しての試
験も行なわれている。
出力端子を有する半導体メモリ装置の試験を行なう場合
には、該半導体メモリ装置の全ての出力端子あるいは入
出力端子に対してメモリテスタのデータ比較器を接続
し、期待値との比較を行なっている。また複数の出力端
子の中から1つを選択してデータ比較器に接続しての試
験も行なわれている。
【0003】
【発明が解決しようとする課題】しかしながら、従来の
前記の方法では、複数の出力端子もしくは複数の入出力
端子の多い半導体メモリ装置を試験するときには、1つ
の半導体メモリ装置の出力端子もしくは入出力端子に夫
々データ比較器を接続する必要があるために、同時に試
験できる半導体メモリ装置の数量が少なくなってしま
い、あるいは多くのデータ比較器が必要となるために半
導体メモリ試験回路の装置構成が高価になってしまうと
いう欠点があった。
前記の方法では、複数の出力端子もしくは複数の入出力
端子の多い半導体メモリ装置を試験するときには、1つ
の半導体メモリ装置の出力端子もしくは入出力端子に夫
々データ比較器を接続する必要があるために、同時に試
験できる半導体メモリ装置の数量が少なくなってしま
い、あるいは多くのデータ比較器が必要となるために半
導体メモリ試験回路の装置構成が高価になってしまうと
いう欠点があった。
【0004】また、複数の出力端子もしくは複数の入出
力端子の中から1つを選択してデータ比較器に接続する
方法では、1つの半導体メモリ装置を試験するために選
択する出力端子もしくは入出力端子を変えながら複数回
の試験が必要となり、単位時間当りに試験できる半導体
メモリ装置の数量が少なくなるという欠点があった。本
発明は前記欠点を解消し、効率のよい半導体メモリ装置
の試験を行なえる試験回路を提供するにある。
力端子の中から1つを選択してデータ比較器に接続する
方法では、1つの半導体メモリ装置を試験するために選
択する出力端子もしくは入出力端子を変えながら複数回
の試験が必要となり、単位時間当りに試験できる半導体
メモリ装置の数量が少なくなるという欠点があった。本
発明は前記欠点を解消し、効率のよい半導体メモリ装置
の試験を行なえる試験回路を提供するにある。
【0005】
【課題を解決するための手段】本発明は、被試験半導体
メモリ装置の複数の出力端子もしくは複数の入出力端子
をメモリテスタに接続して、該被試験半導体メモリ装置
の性能を試験するようにした半導体メモリ試験回路にお
いて、前記被試験半導体メモリ装置の複数の出力端子も
しくは複数の入出力端子の相互の論理レベルの一致状態
を検出する手段を該被試験半導体メモリ装置とメモリテ
スタとの間に設けて、前記相互の論理レベルの一致状態
を検出する一致信号を半導体メモリ試験回路からメモリ
テスタに出力するように構成した請求項1と、
メモリ装置の複数の出力端子もしくは複数の入出力端子
をメモリテスタに接続して、該被試験半導体メモリ装置
の性能を試験するようにした半導体メモリ試験回路にお
いて、前記被試験半導体メモリ装置の複数の出力端子も
しくは複数の入出力端子の相互の論理レベルの一致状態
を検出する手段を該被試験半導体メモリ装置とメモリテ
スタとの間に設けて、前記相互の論理レベルの一致状態
を検出する一致信号を半導体メモリ試験回路からメモリ
テスタに出力するように構成した請求項1と、
【0006】前記被試験半導体メモリ装置の複数の出力
端子もしくは複数の入出力端子のうちの一部の端子を選
択して、該一部の端子相互の論理レベルの一致状態を検
出する手段を設けた請求項1記載の半導体メモリ試験回
路の請求項2と、
端子もしくは複数の入出力端子のうちの一部の端子を選
択して、該一部の端子相互の論理レベルの一致状態を検
出する手段を設けた請求項1記載の半導体メモリ試験回
路の請求項2と、
【0007】 前記一致信号をメモリテスタの1つのデ
ータ比較器に出力すると共に、前記一部の端子の内の1
つの端子の信号、あるいは2つ以上の端子の論理和(以
下ORという)もしくは論理積(以下ANDという)信
号を、メモリテスタの別の比較器に出力するように構成
された請求項2記載の半導体メモリ試験回路の請求項3
と、
ータ比較器に出力すると共に、前記一部の端子の内の1
つの端子の信号、あるいは2つ以上の端子の論理和(以
下ORという)もしくは論理積(以下ANDという)信
号を、メモリテスタの別の比較器に出力するように構成
された請求項2記載の半導体メモリ試験回路の請求項3
と、
【0008】メモリテスタから与えられる1つのデータ
パターンを複数の入出力端子より被試験半導体メモリ装
置に与えると共に、該メモリテスタから与えられる1つ
のドライブ制御信号によってドライバ出力をハイインピ
ーダンス状態にすることのできるドライバを具備してお
り、前記被試験半導体メモリ装置の複数の入出力端子に
同一のデータパターンを与えるようにした請求項3記載
の請求項4と、からなる半導体メモリ試験回路を構成し
た。
パターンを複数の入出力端子より被試験半導体メモリ装
置に与えると共に、該メモリテスタから与えられる1つ
のドライブ制御信号によってドライバ出力をハイインピ
ーダンス状態にすることのできるドライバを具備してお
り、前記被試験半導体メモリ装置の複数の入出力端子に
同一のデータパターンを与えるようにした請求項3記載
の請求項4と、からなる半導体メモリ試験回路を構成し
た。
【0009】
【作用】本発明を前記の通り請求項1〜請求項4のよう
に構成したので、本発明によれば、同時に試験できる被
試験半導体メモリ装置の数量が少なくなることもない
し、又多くのデータ比較器を必要としないので半導体メ
モリ試験回路の装置構成が高価となることもなく、時間
単位当りの試験数量が増加し効率のよい試験の行なえる
試験回路を提供することができるのである。
に構成したので、本発明によれば、同時に試験できる被
試験半導体メモリ装置の数量が少なくなることもない
し、又多くのデータ比較器を必要としないので半導体メ
モリ試験回路の装置構成が高価となることもなく、時間
単位当りの試験数量が増加し効率のよい試験の行なえる
試験回路を提供することができるのである。
【0010】
【実施例】本発明の一実施例を図面と共に説明する。図
1は本発明の一実施例を示す系統図であり、図2はこの
実施例によるメモリテスタのテストボードの外観図であ
る。さらに図3は図1に示す本発明の一実施例のトライ
ステートドライバ21と選択回路22、ならびに一致検
出回路23の詳細な回路図である。
1は本発明の一実施例を示す系統図であり、図2はこの
実施例によるメモリテスタのテストボードの外観図であ
る。さらに図3は図1に示す本発明の一実施例のトライ
ステートドライバ21と選択回路22、ならびに一致検
出回路23の詳細な回路図である。
【0011】図1において、1は被試験半導体メモリ装
置であって図示の如く複数の端子を有している。2は本
発明の半導体メモリ試験回路であって、一点鎖線で囲ま
れたように構成されている。21はドライブ回路、22
は選択回路、23は一致検出回路である。3はメモリテ
スタであって一点鎖線で囲まれたように構成されてい
る。31はデータ比較器、32はドライバ、32−1は
データドライバ、32−2はクロックドライバである。
置であって図示の如く複数の端子を有している。2は本
発明の半導体メモリ試験回路であって、一点鎖線で囲ま
れたように構成されている。21はドライブ回路、22
は選択回路、23は一致検出回路である。3はメモリテ
スタであって一点鎖線で囲まれたように構成されてい
る。31はデータ比較器、32はドライバ、32−1は
データドライバ、32−2はクロックドライバである。
【0012】図2において、4はテストハンドラ、41
はコンタクタ、42はコンタクトボード、43はテスト
ボードである。図3において、24は一致信号、25は
出力パターン信号、51−1,51−2…51−nは入
出力端子、52−1,52−2…52−nはトライステ
ートドライバー、53−1,53−2…53−nはOR
ゲート、54−1,54−2…54−nはANDゲー
ト、55−1,55−2…55−nは選択信号、56は
AND回路、57はOR回路、58は排他的OR回路。
はコンタクタ、42はコンタクトボード、43はテスト
ボードである。図3において、24は一致信号、25は
出力パターン信号、51−1,51−2…51−nは入
出力端子、52−1,52−2…52−nはトライステ
ートドライバー、53−1,53−2…53−nはOR
ゲート、54−1,54−2…54−nはANDゲー
ト、55−1,55−2…55−nは選択信号、56は
AND回路、57はOR回路、58は排他的OR回路。
【0013】図1及び図3を参照して説明する。ここで
は、被試験半導体メモリ装置1がDRAMである場合に
ついて説明するが、被試験半導体メモリ装置1のアドレ
ス端子A0、A1〜Aiや、クロック端子RAS、CA
S、WE、OEはメモリテスタ3のドライバに接続さ
れ、メモリテスタ3で発生されるドライブパターンが直
接与えられる。一方、被試験半導体メモリ装置1の入出
力端子I/O1、I/O2〜I/Onは図3に詳細に示
す如く本発明の半導体メモリ試験回路2のドライブ回路
21の入出力端子51−1、入出力端子51−2〜入出
力端子51−nに各々接続されている。
は、被試験半導体メモリ装置1がDRAMである場合に
ついて説明するが、被試験半導体メモリ装置1のアドレ
ス端子A0、A1〜Aiや、クロック端子RAS、CA
S、WE、OEはメモリテスタ3のドライバに接続さ
れ、メモリテスタ3で発生されるドライブパターンが直
接与えられる。一方、被試験半導体メモリ装置1の入出
力端子I/O1、I/O2〜I/Onは図3に詳細に示
す如く本発明の半導体メモリ試験回路2のドライブ回路
21の入出力端子51−1、入出力端子51−2〜入出
力端子51−nに各々接続されている。
【0014】入出力端子51−1,51−2〜51−n
には、それぞれドライブ回路21のトライステートドラ
イバ52−1,52−2〜52−nの出力と、選択回路
22のORゲート53−1,53−2〜53−nの一つ
の入力およびANDゲート54−1,54−2〜54−
nの一つの入力が接続されている。
には、それぞれドライブ回路21のトライステートドラ
イバ52−1,52−2〜52−nの出力と、選択回路
22のORゲート53−1,53−2〜53−nの一つ
の入力およびANDゲート54−1,54−2〜54−
nの一つの入力が接続されている。
【0015】選択回路22の、入出力端子51−1に接
続されるORゲート53−1のもう一方の入力には選択
信号55−1を反転した信号が与えられ、入出力端子5
1−1に接続されるANDゲート54−1のもう一方の
入力には選択信号55−1が与えられる。
続されるORゲート53−1のもう一方の入力には選択
信号55−1を反転した信号が与えられ、入出力端子5
1−1に接続されるANDゲート54−1のもう一方の
入力には選択信号55−1が与えられる。
【0016】同様に入出力端子51−2に接続されるO
Rゲート53−2のもう一方の入力には選択信号55−
2を反転した信号が与えられ、ANDゲート54−2の
もう一方の入力には選択信号55−2が与えられ、入出
力端子51−nに接続されるORゲート53−nのもう
一方の入力には選択信号55−nを反転した信号が与え
られ、入出力信号51−nに接続されるANDゲート5
4−nのもう一方の入力には選択信号55−nが与えら
れる。
Rゲート53−2のもう一方の入力には選択信号55−
2を反転した信号が与えられ、ANDゲート54−2の
もう一方の入力には選択信号55−2が与えられ、入出
力端子51−nに接続されるORゲート53−nのもう
一方の入力には選択信号55−nを反転した信号が与え
られ、入出力信号51−nに接続されるANDゲート5
4−nのもう一方の入力には選択信号55−nが与えら
れる。
【0017】ドライブ回路21を構成するトライステー
トドライバ52−1、52−2〜52−nの入力は全て
メモリテスタ3の1つのデータドライバ32−1からパ
ターンを与えられ、またトライステートドライバ52−
1,52−2〜52−nのドライブ制御端子も全てメモ
リテスタ3の1つのクロックドライバ32−2からドラ
イブ制御パターンが与えられる。
トドライバ52−1、52−2〜52−nの入力は全て
メモリテスタ3の1つのデータドライバ32−1からパ
ターンを与えられ、またトライステートドライバ52−
1,52−2〜52−nのドライブ制御端子も全てメモ
リテスタ3の1つのクロックドライバ32−2からドラ
イブ制御パターンが与えられる。
【0018】被試験半導体メモリ装置1にデータを書き
込むときには、データドライバ32−1から書き込みデ
ータを与え、クロックドライバ32−2によってドライ
ブ回路21のトライステートドライバ52−1,52−
2〜52−nをドライブ状態にする。これによって、被
試験半導体メモリ装置1の全ての入出力端子I/O端子
には同じデータパターンが与えられることになる。
込むときには、データドライバ32−1から書き込みデ
ータを与え、クロックドライバ32−2によってドライ
ブ回路21のトライステートドライバ52−1,52−
2〜52−nをドライブ状態にする。これによって、被
試験半導体メモリ装置1の全ての入出力端子I/O端子
には同じデータパターンが与えられることになる。
【0019】被試験半導体メモリ装置1を読み出すとき
には、クロックドライバ32−2から与えるドライブ制
御信号によってトライステートドライバ52−1,52
−2〜52−nをドライブ禁止状態にする。このように
すると、被試験半導体メモリ装置1の入出力端子I/O
1,I/O2〜I/Onから出力されるデータが選択回
路22に加えられる。
には、クロックドライバ32−2から与えるドライブ制
御信号によってトライステートドライバ52−1,52
−2〜52−nをドライブ禁止状態にする。このように
すると、被試験半導体メモリ装置1の入出力端子I/O
1,I/O2〜I/Onから出力されるデータが選択回
路22に加えられる。
【0020】該選択回路22では、入出力端子51−1
に接続されるORゲート53−1は、選択信号55−1
が“1”であれば入出力端子51−1の論理値を出力
し、選択信号55−1が“0”であれば入出力端子51
−1の状態に関わらず“1”を出力する。また、入出力
端子51−1に接続されるANDゲート54−1は、選
択信号55−1が“1”であれば入出力端子51−1の
論理値を出力し、選択信号55−1が“0”であれば入
出力端子51−1の状態に関わらず“0”を出力する。
に接続されるORゲート53−1は、選択信号55−1
が“1”であれば入出力端子51−1の論理値を出力
し、選択信号55−1が“0”であれば入出力端子51
−1の状態に関わらず“1”を出力する。また、入出力
端子51−1に接続されるANDゲート54−1は、選
択信号55−1が“1”であれば入出力端子51−1の
論理値を出力し、選択信号55−1が“0”であれば入
出力端子51−1の状態に関わらず“0”を出力する。
【0021】同様に、選択信号55−2が“1”である
ときには、ORゲート53−2およびANDゲート54
−2は入出力端子51−2の論理値を出力し、選択信号
55−2が“0”であるときにはORゲート53−2の
出力は“1”に、ANDゲート54−2の出力は“0”
となる。また、選択信号55−nが“1”であるときに
は、ORゲート53−nおよびANDゲート54−nは
入出力端子51−nの論理値を出力し、選択信号55−
nが“0”であるときにはORゲート53−nの出力は
“1”に、ANDゲート54−nの出力は“0”とな
る。
ときには、ORゲート53−2およびANDゲート54
−2は入出力端子51−2の論理値を出力し、選択信号
55−2が“0”であるときにはORゲート53−2の
出力は“1”に、ANDゲート54−2の出力は“0”
となる。また、選択信号55−nが“1”であるときに
は、ORゲート53−nおよびANDゲート54−nは
入出力端子51−nの論理値を出力し、選択信号55−
nが“0”であるときにはORゲート53−nの出力は
“1”に、ANDゲート54−nの出力は“0”とな
る。
【0022】すなわち選択回路22は、選択信号が
“1”である端子のみ選択回路に接続される入出力端子
の状態を出力に伝え、選択信号が“0”である端子につ
いては入出力端子の状態を出力に伝えない。
“1”である端子のみ選択回路に接続される入出力端子
の状態を出力に伝え、選択信号が“0”である端子につ
いては入出力端子の状態を出力に伝えない。
【0023】選択回路の全てのORゲート53−1,5
3−2〜53−nの出力は、一致検出回路23のAND
回路56の入力に接続され、選択回路22の全てのAN
Dゲート54−1,54−2〜54−nの出力は一致検
出回路23のOR回路57の入力に接続されている。
3−2〜53−nの出力は、一致検出回路23のAND
回路56の入力に接続され、選択回路22の全てのAN
Dゲート54−1,54−2〜54−nの出力は一致検
出回路23のOR回路57の入力に接続されている。
【0024】従って、AND回路56の出力は、選択信
号が“1”である全ての入出力端子の論理値が“1”で
あるときのみ“1”となり、OR回路57の出力は、選
択信号が“1”である全ての入出力端子の論理値が
“0”であるときのみ“0”となる。
号が“1”である全ての入出力端子の論理値が“1”で
あるときのみ“1”となり、OR回路57の出力は、選
択信号が“1”である全ての入出力端子の論理値が
“0”であるときのみ“0”となる。
【0025】一致検出回路23では、このAND回路5
6とOR回路57の出力とが排他的OR回路58に入力
され、排他的OR回路58の出力が一致信号24として
メモリテスタ3のデータ比較器31に与えられる。従っ
てこの一致信号24は、選択信号が“1”である入出力
端子の論理値が全て“1”もしくは全て“0”のときに
のみ“0”となり、選択信号が“1”である入出力端子
のうち少なくとも1つの入出力端子の論理値が、他の選
択信号が“1”である入出力端子の論理値と異なってい
るときには“1”となる。
6とOR回路57の出力とが排他的OR回路58に入力
され、排他的OR回路58の出力が一致信号24として
メモリテスタ3のデータ比較器31に与えられる。従っ
てこの一致信号24は、選択信号が“1”である入出力
端子の論理値が全て“1”もしくは全て“0”のときに
のみ“0”となり、選択信号が“1”である入出力端子
のうち少なくとも1つの入出力端子の論理値が、他の選
択信号が“1”である入出力端子の論理値と異なってい
るときには“1”となる。
【0026】本実施例では、データ書き込み時には全て
の入出力端子に同一のデータパターンが与えられるの
で、被試験半導体メモリ装置1から出力されるデータパ
ターンも全ての入出力端子が同一となるべきであるか
ら、一致信号24が“1”となるときにはこの被試験半
導体メモリ装置1の出力は正しくないと判断できる。ま
た、この実施例においてはAND回路56の出力である
出力パターン信号25は、メモリテスタ3の一致信号2
4が接続されるデータ比較器31とは異なるデータ比較
器に接続される。
の入出力端子に同一のデータパターンが与えられるの
で、被試験半導体メモリ装置1から出力されるデータパ
ターンも全ての入出力端子が同一となるべきであるか
ら、一致信号24が“1”となるときにはこの被試験半
導体メモリ装置1の出力は正しくないと判断できる。ま
た、この実施例においてはAND回路56の出力である
出力パターン信号25は、メモリテスタ3の一致信号2
4が接続されるデータ比較器31とは異なるデータ比較
器に接続される。
【0027】この出力パターン25は、一致信号24が
“0”であるとき、すなわち入出力端子51−1,51
−2〜51−nのうちから選択信号55−1,55−2
〜55−nによって任意に選択された入出力端子の論理
値が相互に一致しているときには、入出力端子51−
1,51−2〜51−nのうちから選択信号55−1,
55−2〜55−nによって任意に選択された入出力端
子の論理値と一致する。
“0”であるとき、すなわち入出力端子51−1,51
−2〜51−nのうちから選択信号55−1,55−2
〜55−nによって任意に選択された入出力端子の論理
値が相互に一致しているときには、入出力端子51−
1,51−2〜51−nのうちから選択信号55−1,
55−2〜55−nによって任意に選択された入出力端
子の論理値と一致する。
【0028】従って、一致信号24に接続されるデータ
比較器31の期待値データを“0”とし、出力パターン
信号25が接続されるデータ比較器31の期待値データ
を被試験半導体メモリ装置1の出力として期待されるデ
ータパターンとすることによって、2つのデータ比較器
を使用するだけで被試験半導体メモリ試験回路2の任意
の1つ以上の入出力端子の状態を同時に試験することが
できる。この実施例ではAND回路56の出力を出力パ
ターン信号25としたが、OR回路57の出力を出力パ
ターン信号25としてメモリテスタ3のデータ比較器3
1に接続しても同様の効果を得ることができる。
比較器31の期待値データを“0”とし、出力パターン
信号25が接続されるデータ比較器31の期待値データ
を被試験半導体メモリ装置1の出力として期待されるデ
ータパターンとすることによって、2つのデータ比較器
を使用するだけで被試験半導体メモリ試験回路2の任意
の1つ以上の入出力端子の状態を同時に試験することが
できる。この実施例ではAND回路56の出力を出力パ
ターン信号25としたが、OR回路57の出力を出力パ
ターン信号25としてメモリテスタ3のデータ比較器3
1に接続しても同様の効果を得ることができる。
【0029】図2に示す実施例のテストボード43は、
テストハンドラ4に装着され、テストハンドラ4によっ
て被試験半導体メモリ装置1が挿入される少なくとも1
つのコンタクタ41が取り付けられた、コンタクトボー
ド42と、メモリテスタ3のテストヘッドに装着され、
本発明による半導体メモリ試験回路2を搭載するテスト
ボード43で構成されており、コンタクトボード42と
テストボード43との間を相互に接続することによっ
て、メモリテスタ3や、半導体メモリ試験回路2と図示
しない被試験半導体メモリ装置1とが接続されるように
なっている。
テストハンドラ4に装着され、テストハンドラ4によっ
て被試験半導体メモリ装置1が挿入される少なくとも1
つのコンタクタ41が取り付けられた、コンタクトボー
ド42と、メモリテスタ3のテストヘッドに装着され、
本発明による半導体メモリ試験回路2を搭載するテスト
ボード43で構成されており、コンタクトボード42と
テストボード43との間を相互に接続することによっ
て、メモリテスタ3や、半導体メモリ試験回路2と図示
しない被試験半導体メモリ装置1とが接続されるように
なっている。
【0030】ここで、テストボード43には、同時に試
験を行なおうとする被試験半導体メモリ装置1の数と同
じ数の半導体メモリ試験回路2が搭載されている。従っ
て、このテストボード43使用する場合には、メモリテ
スタ3には、該被試験半導体メモリ装置1の入出力端子
の数の如何に関わらず、常に同時に試験しようとする該
被試験半導体メモリ装置1の数の2倍のデータ比較器が
用意されていればよい。
験を行なおうとする被試験半導体メモリ装置1の数と同
じ数の半導体メモリ試験回路2が搭載されている。従っ
て、このテストボード43使用する場合には、メモリテ
スタ3には、該被試験半導体メモリ装置1の入出力端子
の数の如何に関わらず、常に同時に試験しようとする該
被試験半導体メモリ装置1の数の2倍のデータ比較器が
用意されていればよい。
【0031】
【発明の効果】以上詳細に説明した如く、本発明の半導
体メモリ試験回路は、被試験半導体メモリ装置1の複数
の出力端子もしくは複数の入出力端子の相互の論理レベ
ルの一致状態を検出する一致信号をメモリテスタに出力
し、前記被試験半導体メモリ装置を同時に試験できるよ
う前記半導体メモリ試験回路を構成したので、前記被試
験半導体メモリ装置を試験するとき、該被試験半導体メ
モリ装置の複数の出力端子もしくは複数の入出力端子の
数によらず、同時に試験できる該被試験半導体メモリ装
置の数量を減らす必要もなく、又多くのデータ比較器を
必要とせず、該被試験半導体メモリ装置の数の2倍のデ
ータ比較器を用意するだけで済み、前記半導体メモリ試
験回路を構成する装置が高価となることもなく、単位時
間当りの試験数量が増加し、効率の良い試験の行なえる
半導体メモリ試験回路を提供することができるという効
果がある。
体メモリ試験回路は、被試験半導体メモリ装置1の複数
の出力端子もしくは複数の入出力端子の相互の論理レベ
ルの一致状態を検出する一致信号をメモリテスタに出力
し、前記被試験半導体メモリ装置を同時に試験できるよ
う前記半導体メモリ試験回路を構成したので、前記被試
験半導体メモリ装置を試験するとき、該被試験半導体メ
モリ装置の複数の出力端子もしくは複数の入出力端子の
数によらず、同時に試験できる該被試験半導体メモリ装
置の数量を減らす必要もなく、又多くのデータ比較器を
必要とせず、該被試験半導体メモリ装置の数の2倍のデ
ータ比較器を用意するだけで済み、前記半導体メモリ試
験回路を構成する装置が高価となることもなく、単位時
間当りの試験数量が増加し、効率の良い試験の行なえる
半導体メモリ試験回路を提供することができるという効
果がある。
【図1】本発明の一実施例を示す系統図。
【図2】本実施例によるメモリテスタのテストボードの
正面外観図。
正面外観図。
【図3】図1に示す本発明の一実施例のトライステート
ドライバ21と選択回路22、ならびに一致検出回路2
3の詳細な回路図。
ドライバ21と選択回路22、ならびに一致検出回路2
3の詳細な回路図。
1 被試験半導体メモリ装置 2 半導体メモリ試験回路 21 ドライブ回路 22 選択回路 23 一致検出回路 24 一致信号 25 出力パターン信号 3 メモリテスタ 31 データ比較器 32 ドライバ 32−1 データドライバ 32−2 クロックドライバ 4 テストハンドラ 41 コンタクタ 42 コンタクトボード 43 テストボード 51−1,51−2…51−n 入出力端子 52−1,52−2…52−n トライステートドラ
イバ 53−1,53−2…53−n ORゲート 54−1,54−2…54−n ANDゲート 55−1,55−2…55−n 選択信号 56 論理積回路 57 論理和回路 58 排他的論理和回路
イバ 53−1,53−2…53−n ORゲート 54−1,54−2…54−n ANDゲート 55−1,55−2…55−n 選択信号 56 論理積回路 57 論理和回路 58 排他的論理和回路
Claims (4)
- 【請求項1】 被試験半導体メモリ装置の複数の出力端
子もしくは複数の入出力端子をメモリテスタに接続し
て、該被試験半導体メモリ装置の性能を試験するように
した半導体メモリ試験回路において、 前記被試験半導体メモリ装置の複数の出力端子もしくは
複数の入出力端子の相互の論理レベルの一致状態を検出
する手段を該被試験半導体メモリ装置とメモリテスタと
の間に設けて、前記相互の論理レベルの一致状態を検出
する一致信号を半導体メモリ試験回路からメモリテスタ
に出力するように構成したことを特徴とする半導体メモ
リ試験回路。 - 【請求項2】 前記被試験半導体メモリ装置の複数の出
力端子もしくは複数の入出力端子のうちの一部の端子を
選択して、該一部の端子相互の論理レベルの一致状態を
検出する手段を設けたものであることを特徴とする請求
項1記載の半導体メモリ試験回路。 - 【請求項3】前記一致信号をメモリテスタの1つのデー
タ比較器に出力すると共に、前記 一部の端子の内の1つ
の端子の信号、あるいは2つ以上の端子の論理和もし く
は論理積信号を、メモリテスタの別のデータ比較器に出
力するように構成された請求項2記載の半導体メモリ試
験回路。 - 【請求項4】 メモリテスタから与えられる1つのデー
タパターンを複数の入出力端子より被試験半導体メモリ
装置に与えると共に、前記メモリテスタから与えられる
1つのドライブ制御信号によってドライバ出力をハイイ
ンピーダンス状態にすることのできるドライバを具備し
ており、前記被試験半導体メモリ装置の複数の入出力端
子に同一のデータパターンを与えるように構成したこと
を特徴とする請求項3記載の半導体メモリ試験回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4151168A JP2715221B2 (ja) | 1992-05-20 | 1992-05-20 | 半導体メモリ試験回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4151168A JP2715221B2 (ja) | 1992-05-20 | 1992-05-20 | 半導体メモリ試験回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05322976A JPH05322976A (ja) | 1993-12-07 |
JP2715221B2 true JP2715221B2 (ja) | 1998-02-18 |
Family
ID=15512808
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4151168A Expired - Fee Related JP2715221B2 (ja) | 1992-05-20 | 1992-05-20 | 半導体メモリ試験回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2715221B2 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56165999A (en) * | 1980-05-27 | 1981-12-19 | Fujitsu Ltd | Memory card multiplex test system |
-
1992
- 1992-05-20 JP JP4151168A patent/JP2715221B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05322976A (ja) | 1993-12-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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