JP2715221B2 - 半導体メモリ試験回路 - Google Patents
半導体メモリ試験回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置の試
験回路に関するもので、特に複数の出力端子もしくは複
数の入出力端子を有する半導体メモリ装置の試験回路に
関するものである。
験回路に関するもので、特に複数の出力端子もしくは複
数の入出力端子を有する半導体メモリ装置の試験回路に
関するものである。
【０００２】
【従来の技術】従来、複数の出力端子もしくは複数の入
出力端子を有する半導体メモリ装置の試験を行なう場合
には、該半導体メモリ装置の全ての出力端子あるいは入
出力端子に対してメモリテスタのデータ比較器を接続
し、期待値との比較を行なっている。また複数の出力端
子の中から１つを選択してデータ比較器に接続しての試
験も行なわれている。
出力端子を有する半導体メモリ装置の試験を行なう場合
には、該半導体メモリ装置の全ての出力端子あるいは入
出力端子に対してメモリテスタのデータ比較器を接続
し、期待値との比較を行なっている。また複数の出力端
子の中から１つを選択してデータ比較器に接続しての試
験も行なわれている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
前記の方法では、複数の出力端子もしくは複数の入出力
端子の多い半導体メモリ装置を試験するときには、１つ
の半導体メモリ装置の出力端子もしくは入出力端子に夫
々データ比較器を接続する必要があるために、同時に試
験できる半導体メモリ装置の数量が少なくなってしま
い、あるいは多くのデータ比較器が必要となるために半
導体メモリ試験回路の装置構成が高価になってしまうと
いう欠点があった。
前記の方法では、複数の出力端子もしくは複数の入出力
端子の多い半導体メモリ装置を試験するときには、１つ
の半導体メモリ装置の出力端子もしくは入出力端子に夫
々データ比較器を接続する必要があるために、同時に試
験できる半導体メモリ装置の数量が少なくなってしま
い、あるいは多くのデータ比較器が必要となるために半
導体メモリ試験回路の装置構成が高価になってしまうと
いう欠点があった。
【０００４】また、複数の出力端子もしくは複数の入出
力端子の中から１つを選択してデータ比較器に接続する
方法では、１つの半導体メモリ装置を試験するために選
択する出力端子もしくは入出力端子を変えながら複数回
の試験が必要となり、単位時間当りに試験できる半導体
メモリ装置の数量が少なくなるという欠点があった。本
発明は前記欠点を解消し、効率のよい半導体メモリ装置
の試験を行なえる試験回路を提供するにある。
力端子の中から１つを選択してデータ比較器に接続する
方法では、１つの半導体メモリ装置を試験するために選
択する出力端子もしくは入出力端子を変えながら複数回
の試験が必要となり、単位時間当りに試験できる半導体
メモリ装置の数量が少なくなるという欠点があった。本
発明は前記欠点を解消し、効率のよい半導体メモリ装置
の試験を行なえる試験回路を提供するにある。
【０００５】
【課題を解決するための手段】本発明は、被試験半導体
メモリ装置の複数の出力端子もしくは複数の入出力端子
をメモリテスタに接続して、該被試験半導体メモリ装置
の性能を試験するようにした半導体メモリ試験回路にお
いて、前記被試験半導体メモリ装置の複数の出力端子も
しくは複数の入出力端子の相互の論理レベルの一致状態
を検出する手段を該被試験半導体メモリ装置とメモリテ
スタとの間に設けて、前記相互の論理レベルの一致状態
を検出する一致信号を半導体メモリ試験回路からメモリ
テスタに出力するように構成した請求項１と、
メモリ装置の複数の出力端子もしくは複数の入出力端子
をメモリテスタに接続して、該被試験半導体メモリ装置
の性能を試験するようにした半導体メモリ試験回路にお
いて、前記被試験半導体メモリ装置の複数の出力端子も
しくは複数の入出力端子の相互の論理レベルの一致状態
を検出する手段を該被試験半導体メモリ装置とメモリテ
スタとの間に設けて、前記相互の論理レベルの一致状態
を検出する一致信号を半導体メモリ試験回路からメモリ
テスタに出力するように構成した請求項１と、
【０００６】前記被試験半導体メモリ装置の複数の出力
端子もしくは複数の入出力端子のうちの一部の端子を選
択して、該一部の端子相互の論理レベルの一致状態を検
出する手段を設けた請求項１記載の半導体メモリ試験回
路の請求項２と、
端子もしくは複数の入出力端子のうちの一部の端子を選
択して、該一部の端子相互の論理レベルの一致状態を検
出する手段を設けた請求項１記載の半導体メモリ試験回
路の請求項２と、
【０００７】 前記一致信号をメモリテスタの１つのデ
ータ比較器に出力すると共に、前記一部の端子の内の１
つの端子の信号、あるいは２つ以上の端子の論理和（以
下ＯＲという）もしくは論理積（以下ＡＮＤという）信
号を、メモリテスタの別の比較器に出力するように構成
された請求項２記載の半導体メモリ試験回路の請求項３
と、
ータ比較器に出力すると共に、前記一部の端子の内の１
つの端子の信号、あるいは２つ以上の端子の論理和（以
下ＯＲという）もしくは論理積（以下ＡＮＤという）信
号を、メモリテスタの別の比較器に出力するように構成
された請求項２記載の半導体メモリ試験回路の請求項３
と、
【０００８】メモリテスタから与えられる１つのデータ
パターンを複数の入出力端子より被試験半導体メモリ装
置に与えると共に、該メモリテスタから与えられる１つ
のドライブ制御信号によってドライバ出力をハイインピ
ーダンス状態にすることのできるドライバを具備してお
り、前記被試験半導体メモリ装置の複数の入出力端子に
同一のデータパターンを与えるようにした請求項３記載
の請求項４と、からなる半導体メモリ試験回路を構成し
た。
パターンを複数の入出力端子より被試験半導体メモリ装
置に与えると共に、該メモリテスタから与えられる１つ
のドライブ制御信号によってドライバ出力をハイインピ
ーダンス状態にすることのできるドライバを具備してお
り、前記被試験半導体メモリ装置の複数の入出力端子に
同一のデータパターンを与えるようにした請求項３記載
の請求項４と、からなる半導体メモリ試験回路を構成し
た。
【０００９】
【作用】本発明を前記の通り請求項１〜請求項４のよう
に構成したので、本発明によれば、同時に試験できる被
試験半導体メモリ装置の数量が少なくなることもない
し、又多くのデータ比較器を必要としないので半導体メ
モリ試験回路の装置構成が高価となることもなく、時間
単位当りの試験数量が増加し効率のよい試験の行なえる
試験回路を提供することができるのである。
に構成したので、本発明によれば、同時に試験できる被
試験半導体メモリ装置の数量が少なくなることもない
し、又多くのデータ比較器を必要としないので半導体メ
モリ試験回路の装置構成が高価となることもなく、時間
単位当りの試験数量が増加し効率のよい試験の行なえる
試験回路を提供することができるのである。
【００１０】
【実施例】本発明の一実施例を図面と共に説明する。図
１は本発明の一実施例を示す系統図であり、図２はこの
実施例によるメモリテスタのテストボードの外観図であ
る。さらに図３は図１に示す本発明の一実施例のトライ
ステートドライバ２１と選択回路２２、ならびに一致検
出回路２３の詳細な回路図である。
１は本発明の一実施例を示す系統図であり、図２はこの
実施例によるメモリテスタのテストボードの外観図であ
る。さらに図３は図１に示す本発明の一実施例のトライ
ステートドライバ２１と選択回路２２、ならびに一致検
出回路２３の詳細な回路図である。
【００１１】図１において、１は被試験半導体メモリ装
置であって図示の如く複数の端子を有している。２は本
発明の半導体メモリ試験回路であって、一点鎖線で囲ま
れたように構成されている。２１はドライブ回路、２２
は選択回路、２３は一致検出回路である。３はメモリテ
スタであって一点鎖線で囲まれたように構成されてい
る。３１はデータ比較器、３２はドライバ、３２−１は
データドライバ、３２−２はクロックドライバである。
置であって図示の如く複数の端子を有している。２は本
発明の半導体メモリ試験回路であって、一点鎖線で囲ま
れたように構成されている。２１はドライブ回路、２２
は選択回路、２３は一致検出回路である。３はメモリテ
スタであって一点鎖線で囲まれたように構成されてい
る。３１はデータ比較器、３２はドライバ、３２−１は
データドライバ、３２−２はクロックドライバである。
【００１２】図２において、４はテストハンドラ、４１
はコンタクタ、４２はコンタクトボード、４３はテスト
ボードである。図３において、２４は一致信号、２５は
出力パターン信号、５１−１，５１−２…５１−ｎは入
出力端子、５２−１，５２−２…５２−ｎはトライステ
ートドライバー、５３−１，５３−２…５３−ｎはＯＲ
ゲート、５４−１，５４−２…５４−ｎはＡＮＤゲー
ト、５５−１，５５−２…５５−ｎは選択信号、５６は
ＡＮＤ回路、５７はＯＲ回路、５８は排他的ＯＲ回路。
はコンタクタ、４２はコンタクトボード、４３はテスト
ボードである。図３において、２４は一致信号、２５は
出力パターン信号、５１−１，５１−２…５１−ｎは入
出力端子、５２−１，５２−２…５２−ｎはトライステ
ートドライバー、５３−１，５３−２…５３−ｎはＯＲ
ゲート、５４−１，５４−２…５４−ｎはＡＮＤゲー
ト、５５−１，５５−２…５５−ｎは選択信号、５６は
ＡＮＤ回路、５７はＯＲ回路、５８は排他的ＯＲ回路。
【００１３】図１及び図３を参照して説明する。ここで
は、被試験半導体メモリ装置１がＤＲＡＭである場合に
ついて説明するが、被試験半導体メモリ装置１のアドレ
ス端子Ａ０、Ａ１〜Ａｉや、クロック端子ＲＡＳ、ＣＡ
Ｓ、ＷＥ、ＯＥはメモリテスタ３のドライバに接続さ
れ、メモリテスタ３で発生されるドライブパターンが直
接与えられる。一方、被試験半導体メモリ装置１の入出
力端子Ｉ／Ｏ１、Ｉ／Ｏ２〜Ｉ／Ｏｎは図３に詳細に示
す如く本発明の半導体メモリ試験回路２のドライブ回路
２１の入出力端子５１−１、入出力端子５１−２〜入出
力端子５１−ｎに各々接続されている。
は、被試験半導体メモリ装置１がＤＲＡＭである場合に
ついて説明するが、被試験半導体メモリ装置１のアドレ
ス端子Ａ０、Ａ１〜Ａｉや、クロック端子ＲＡＳ、ＣＡ
Ｓ、ＷＥ、ＯＥはメモリテスタ３のドライバに接続さ
れ、メモリテスタ３で発生されるドライブパターンが直
接与えられる。一方、被試験半導体メモリ装置１の入出
力端子Ｉ／Ｏ１、Ｉ／Ｏ２〜Ｉ／Ｏｎは図３に詳細に示
す如く本発明の半導体メモリ試験回路２のドライブ回路
２１の入出力端子５１−１、入出力端子５１−２〜入出
力端子５１−ｎに各々接続されている。
【００１４】入出力端子５１−１，５１−２〜５１−ｎ
には、それぞれドライブ回路２１のトライステートドラ
イバ５２−１，５２−２〜５２−ｎの出力と、選択回路
２２のＯＲゲート５３−１，５３−２〜５３−ｎの一つ
の入力およびＡＮＤゲート５４−１，５４−２〜５４−
ｎの一つの入力が接続されている。
には、それぞれドライブ回路２１のトライステートドラ
イバ５２−１，５２−２〜５２−ｎの出力と、選択回路
２２のＯＲゲート５３−１，５３−２〜５３−ｎの一つ
の入力およびＡＮＤゲート５４−１，５４−２〜５４−
ｎの一つの入力が接続されている。
【００１５】選択回路２２の、入出力端子５１−１に接
続されるＯＲゲート５３−１のもう一方の入力には選択
信号５５−１を反転した信号が与えられ、入出力端子５
１−１に接続されるＡＮＤゲート５４−１のもう一方の
入力には選択信号５５−１が与えられる。
続されるＯＲゲート５３−１のもう一方の入力には選択
信号５５−１を反転した信号が与えられ、入出力端子５
１−１に接続されるＡＮＤゲート５４−１のもう一方の
入力には選択信号５５−１が与えられる。
【００１６】同様に入出力端子５１−２に接続されるＯ
Ｒゲート５３−２のもう一方の入力には選択信号５５−
２を反転した信号が与えられ、ＡＮＤゲート５４−２の
もう一方の入力には選択信号５５−２が与えられ、入出
力端子５１−ｎに接続されるＯＲゲート５３−ｎのもう
一方の入力には選択信号５５−ｎを反転した信号が与え
られ、入出力信号５１−ｎに接続されるＡＮＤゲート５
４−ｎのもう一方の入力には選択信号５５−ｎが与えら
れる。
Ｒゲート５３−２のもう一方の入力には選択信号５５−
２を反転した信号が与えられ、ＡＮＤゲート５４−２の
もう一方の入力には選択信号５５−２が与えられ、入出
力端子５１−ｎに接続されるＯＲゲート５３−ｎのもう
一方の入力には選択信号５５−ｎを反転した信号が与え
られ、入出力信号５１−ｎに接続されるＡＮＤゲート５
４−ｎのもう一方の入力には選択信号５５−ｎが与えら
れる。
【００１７】ドライブ回路２１を構成するトライステー
トドライバ５２−１、５２−２〜５２−ｎの入力は全て
メモリテスタ３の１つのデータドライバ３２−１からパ
ターンを与えられ、またトライステートドライバ５２−
１，５２−２〜５２−ｎのドライブ制御端子も全てメモ
リテスタ３の１つのクロックドライバ３２−２からドラ
イブ制御パターンが与えられる。
トドライバ５２−１、５２−２〜５２−ｎの入力は全て
メモリテスタ３の１つのデータドライバ３２−１からパ
ターンを与えられ、またトライステートドライバ５２−
１，５２−２〜５２−ｎのドライブ制御端子も全てメモ
リテスタ３の１つのクロックドライバ３２−２からドラ
イブ制御パターンが与えられる。
【００１８】被試験半導体メモリ装置１にデータを書き
込むときには、データドライバ３２−１から書き込みデ
ータを与え、クロックドライバ３２−２によってドライ
ブ回路２１のトライステートドライバ５２−１，５２−
２〜５２−ｎをドライブ状態にする。これによって、被
試験半導体メモリ装置１の全ての入出力端子Ｉ／Ｏ端子
には同じデータパターンが与えられることになる。
込むときには、データドライバ３２−１から書き込みデ
ータを与え、クロックドライバ３２−２によってドライ
ブ回路２１のトライステートドライバ５２−１，５２−
２〜５２−ｎをドライブ状態にする。これによって、被
試験半導体メモリ装置１の全ての入出力端子Ｉ／Ｏ端子
には同じデータパターンが与えられることになる。
【００１９】被試験半導体メモリ装置１を読み出すとき
には、クロックドライバ３２−２から与えるドライブ制
御信号によってトライステートドライバ５２−１，５２
−２〜５２−ｎをドライブ禁止状態にする。このように
すると、被試験半導体メモリ装置１の入出力端子Ｉ／Ｏ
１，Ｉ／Ｏ２〜Ｉ／Ｏｎから出力されるデータが選択回
路２２に加えられる。
には、クロックドライバ３２−２から与えるドライブ制
御信号によってトライステートドライバ５２−１，５２
−２〜５２−ｎをドライブ禁止状態にする。このように
すると、被試験半導体メモリ装置１の入出力端子Ｉ／Ｏ
１，Ｉ／Ｏ２〜Ｉ／Ｏｎから出力されるデータが選択回
路２２に加えられる。
【００２０】該選択回路２２では、入出力端子５１−１
に接続されるＯＲゲート５３−１は、選択信号５５−１
が“１”であれば入出力端子５１−１の論理値を出力
し、選択信号５５−１が“０”であれば入出力端子５１
−１の状態に関わらず“１”を出力する。また、入出力
端子５１−１に接続されるＡＮＤゲート５４−１は、選
択信号５５−１が“１”であれば入出力端子５１−１の
論理値を出力し、選択信号５５−１が“０”であれば入
出力端子５１−１の状態に関わらず“０”を出力する。
に接続されるＯＲゲート５３−１は、選択信号５５−１
が“１”であれば入出力端子５１−１の論理値を出力
し、選択信号５５−１が“０”であれば入出力端子５１
−１の状態に関わらず“１”を出力する。また、入出力
端子５１−１に接続されるＡＮＤゲート５４−１は、選
択信号５５−１が“１”であれば入出力端子５１−１の
論理値を出力し、選択信号５５−１が“０”であれば入
出力端子５１−１の状態に関わらず“０”を出力する。
【００２１】同様に、選択信号５５−２が“１”である
ときには、ＯＲゲート５３−２およびＡＮＤゲート５４
−２は入出力端子５１−２の論理値を出力し、選択信号
５５−２が“０”であるときにはＯＲゲート５３−２の
出力は“１”に、ＡＮＤゲート５４−２の出力は“０”
となる。また、選択信号５５−ｎが“１”であるときに
は、ＯＲゲート５３−ｎおよびＡＮＤゲート５４−ｎは
入出力端子５１−ｎの論理値を出力し、選択信号５５−
ｎが“０”であるときにはＯＲゲート５３−ｎの出力は
“１”に、ＡＮＤゲート５４−ｎの出力は“０”とな
る。
ときには、ＯＲゲート５３−２およびＡＮＤゲート５４
−２は入出力端子５１−２の論理値を出力し、選択信号
５５−２が“０”であるときにはＯＲゲート５３−２の
出力は“１”に、ＡＮＤゲート５４−２の出力は“０”
となる。また、選択信号５５−ｎが“１”であるときに
は、ＯＲゲート５３−ｎおよびＡＮＤゲート５４−ｎは
入出力端子５１−ｎの論理値を出力し、選択信号５５−
ｎが“０”であるときにはＯＲゲート５３−ｎの出力は
“１”に、ＡＮＤゲート５４−ｎの出力は“０”とな
る。
【００２２】すなわち選択回路２２は、選択信号が
“１”である端子のみ選択回路に接続される入出力端子
の状態を出力に伝え、選択信号が“０”である端子につ
いては入出力端子の状態を出力に伝えない。
“１”である端子のみ選択回路に接続される入出力端子
の状態を出力に伝え、選択信号が“０”である端子につ
いては入出力端子の状態を出力に伝えない。
【００２３】選択回路の全てのＯＲゲート５３−１，５
３−２〜５３−ｎの出力は、一致検出回路２３のＡＮＤ
回路５６の入力に接続され、選択回路２２の全てのＡＮ
Ｄゲート５４−１，５４−２〜５４−ｎの出力は一致検
出回路２３のＯＲ回路５７の入力に接続されている。
３−２〜５３−ｎの出力は、一致検出回路２３のＡＮＤ
回路５６の入力に接続され、選択回路２２の全てのＡＮ
Ｄゲート５４−１，５４−２〜５４−ｎの出力は一致検
出回路２３のＯＲ回路５７の入力に接続されている。
【００２４】従って、ＡＮＤ回路５６の出力は、選択信
号が“１”である全ての入出力端子の論理値が“１”で
あるときのみ“１”となり、ＯＲ回路５７の出力は、選
択信号が“１”である全ての入出力端子の論理値が
“０”であるときのみ“０”となる。
号が“１”である全ての入出力端子の論理値が“１”で
あるときのみ“１”となり、ＯＲ回路５７の出力は、選
択信号が“１”である全ての入出力端子の論理値が
“０”であるときのみ“０”となる。
【００２５】一致検出回路２３では、このＡＮＤ回路５
６とＯＲ回路５７の出力とが排他的ＯＲ回路５８に入力
され、排他的ＯＲ回路５８の出力が一致信号２４として
メモリテスタ３のデータ比較器３１に与えられる。従っ
てこの一致信号２４は、選択信号が“１”である入出力
端子の論理値が全て“１”もしくは全て“０”のときに
のみ“０”となり、選択信号が“１”である入出力端子
のうち少なくとも１つの入出力端子の論理値が、他の選
択信号が“１”である入出力端子の論理値と異なってい
るときには“１”となる。
６とＯＲ回路５７の出力とが排他的ＯＲ回路５８に入力
され、排他的ＯＲ回路５８の出力が一致信号２４として
メモリテスタ３のデータ比較器３１に与えられる。従っ
てこの一致信号２４は、選択信号が“１”である入出力
端子の論理値が全て“１”もしくは全て“０”のときに
のみ“０”となり、選択信号が“１”である入出力端子
のうち少なくとも１つの入出力端子の論理値が、他の選
択信号が“１”である入出力端子の論理値と異なってい
るときには“１”となる。
【００２６】本実施例では、データ書き込み時には全て
の入出力端子に同一のデータパターンが与えられるの
で、被試験半導体メモリ装置１から出力されるデータパ
ターンも全ての入出力端子が同一となるべきであるか
ら、一致信号２４が“１”となるときにはこの被試験半
導体メモリ装置１の出力は正しくないと判断できる。ま
た、この実施例においてはＡＮＤ回路５６の出力である
出力パターン信号２５は、メモリテスタ３の一致信号２
４が接続されるデータ比較器３１とは異なるデータ比較
器に接続される。
の入出力端子に同一のデータパターンが与えられるの
で、被試験半導体メモリ装置１から出力されるデータパ
ターンも全ての入出力端子が同一となるべきであるか
ら、一致信号２４が“１”となるときにはこの被試験半
導体メモリ装置１の出力は正しくないと判断できる。ま
た、この実施例においてはＡＮＤ回路５６の出力である
出力パターン信号２５は、メモリテスタ３の一致信号２
４が接続されるデータ比較器３１とは異なるデータ比較
器に接続される。
【００２７】この出力パターン２５は、一致信号２４が
“０”であるとき、すなわち入出力端子５１−１，５１
−２〜５１−ｎのうちから選択信号５５−１，５５−２
〜５５−ｎによって任意に選択された入出力端子の論理
値が相互に一致しているときには、入出力端子５１−
１，５１−２〜５１−ｎのうちから選択信号５５−１，
５５−２〜５５−ｎによって任意に選択された入出力端
子の論理値と一致する。
“０”であるとき、すなわち入出力端子５１−１，５１
−２〜５１−ｎのうちから選択信号５５−１，５５−２
〜５５−ｎによって任意に選択された入出力端子の論理
値が相互に一致しているときには、入出力端子５１−
１，５１−２〜５１−ｎのうちから選択信号５５−１，
５５−２〜５５−ｎによって任意に選択された入出力端
子の論理値と一致する。
【００２８】従って、一致信号２４に接続されるデータ
比較器３１の期待値データを“０”とし、出力パターン
信号２５が接続されるデータ比較器３１の期待値データ
を被試験半導体メモリ装置１の出力として期待されるデ
ータパターンとすることによって、２つのデータ比較器
を使用するだけで被試験半導体メモリ試験回路２の任意
の１つ以上の入出力端子の状態を同時に試験することが
できる。この実施例ではＡＮＤ回路５６の出力を出力パ
ターン信号２５としたが、ＯＲ回路５７の出力を出力パ
ターン信号２５としてメモリテスタ３のデータ比較器３
１に接続しても同様の効果を得ることができる。
比較器３１の期待値データを“０”とし、出力パターン
信号２５が接続されるデータ比較器３１の期待値データ
を被試験半導体メモリ装置１の出力として期待されるデ
ータパターンとすることによって、２つのデータ比較器
を使用するだけで被試験半導体メモリ試験回路２の任意
の１つ以上の入出力端子の状態を同時に試験することが
できる。この実施例ではＡＮＤ回路５６の出力を出力パ
ターン信号２５としたが、ＯＲ回路５７の出力を出力パ
ターン信号２５としてメモリテスタ３のデータ比較器３
１に接続しても同様の効果を得ることができる。
【００２９】図２に示す実施例のテストボード４３は、
テストハンドラ４に装着され、テストハンドラ４によっ
て被試験半導体メモリ装置１が挿入される少なくとも１
つのコンタクタ４１が取り付けられた、コンタクトボー
ド４２と、メモリテスタ３のテストヘッドに装着され、
本発明による半導体メモリ試験回路２を搭載するテスト
ボード４３で構成されており、コンタクトボード４２と
テストボード４３との間を相互に接続することによっ
て、メモリテスタ３や、半導体メモリ試験回路２と図示
しない被試験半導体メモリ装置１とが接続されるように
なっている。
テストハンドラ４に装着され、テストハンドラ４によっ
て被試験半導体メモリ装置１が挿入される少なくとも１
つのコンタクタ４１が取り付けられた、コンタクトボー
ド４２と、メモリテスタ３のテストヘッドに装着され、
本発明による半導体メモリ試験回路２を搭載するテスト
ボード４３で構成されており、コンタクトボード４２と
テストボード４３との間を相互に接続することによっ
て、メモリテスタ３や、半導体メモリ試験回路２と図示
しない被試験半導体メモリ装置１とが接続されるように
なっている。
【００３０】ここで、テストボード４３には、同時に試
験を行なおうとする被試験半導体メモリ装置１の数と同
じ数の半導体メモリ試験回路２が搭載されている。従っ
て、このテストボード４３使用する場合には、メモリテ
スタ３には、該被試験半導体メモリ装置１の入出力端子
の数の如何に関わらず、常に同時に試験しようとする該
被試験半導体メモリ装置１の数の２倍のデータ比較器が
用意されていればよい。
験を行なおうとする被試験半導体メモリ装置１の数と同
じ数の半導体メモリ試験回路２が搭載されている。従っ
て、このテストボード４３使用する場合には、メモリテ
スタ３には、該被試験半導体メモリ装置１の入出力端子
の数の如何に関わらず、常に同時に試験しようとする該
被試験半導体メモリ装置１の数の２倍のデータ比較器が
用意されていればよい。
【００３１】
【発明の効果】以上詳細に説明した如く、本発明の半導
体メモリ試験回路は、被試験半導体メモリ装置１の複数
の出力端子もしくは複数の入出力端子の相互の論理レベ
ルの一致状態を検出する一致信号をメモリテスタに出力
し、前記被試験半導体メモリ装置を同時に試験できるよ
う前記半導体メモリ試験回路を構成したので、前記被試
験半導体メモリ装置を試験するとき、該被試験半導体メ
モリ装置の複数の出力端子もしくは複数の入出力端子の
数によらず、同時に試験できる該被試験半導体メモリ装
置の数量を減らす必要もなく、又多くのデータ比較器を
必要とせず、該被試験半導体メモリ装置の数の２倍のデ
ータ比較器を用意するだけで済み、前記半導体メモリ試
験回路を構成する装置が高価となることもなく、単位時
間当りの試験数量が増加し、効率の良い試験の行なえる
半導体メモリ試験回路を提供することができるという効
果がある。
体メモリ試験回路は、被試験半導体メモリ装置１の複数
の出力端子もしくは複数の入出力端子の相互の論理レベ
ルの一致状態を検出する一致信号をメモリテスタに出力
し、前記被試験半導体メモリ装置を同時に試験できるよ
う前記半導体メモリ試験回路を構成したので、前記被試
験半導体メモリ装置を試験するとき、該被試験半導体メ
モリ装置の複数の出力端子もしくは複数の入出力端子の
数によらず、同時に試験できる該被試験半導体メモリ装
置の数量を減らす必要もなく、又多くのデータ比較器を
必要とせず、該被試験半導体メモリ装置の数の２倍のデ
ータ比較器を用意するだけで済み、前記半導体メモリ試
験回路を構成する装置が高価となることもなく、単位時
間当りの試験数量が増加し、効率の良い試験の行なえる
半導体メモリ試験回路を提供することができるという効
果がある。
【図１】本発明の一実施例を示す系統図。
【図２】本実施例によるメモリテスタのテストボードの
正面外観図。
正面外観図。
【図３】図１に示す本発明の一実施例のトライステート
ドライバ２１と選択回路２２、ならびに一致検出回路２
３の詳細な回路図。
ドライバ２１と選択回路２２、ならびに一致検出回路２
３の詳細な回路図。
１ 被試験半導体メモリ装置 ２ 半導体メモリ試験回路 ２１ ドライブ回路 ２２ 選択回路 ２３ 一致検出回路 ２４ 一致信号 ２５ 出力パターン信号 ３ メモリテスタ ３１ データ比較器 ３２ ドライバ ３２−１ データドライバ ３２−２ クロックドライバ ４ テストハンドラ ４１ コンタクタ ４２ コンタクトボード ４３ テストボード ５１−１，５１−２…５１−ｎ 入出力端子 ５２−１，５２−２…５２−ｎ トライステートドラ
イバ ５３−１，５３−２…５３−ｎ ＯＲゲート ５４−１，５４−２…５４−ｎ ＡＮＤゲート ５５−１，５５−２…５５−ｎ 選択信号 ５６ 論理積回路 ５７ 論理和回路 ５８ 排他的論理和回路
イバ ５３−１，５３−２…５３−ｎ ＯＲゲート ５４−１，５４−２…５４−ｎ ＡＮＤゲート ５５−１，５５−２…５５−ｎ 選択信号 ５６ 論理積回路 ５７ 論理和回路 ５８ 排他的論理和回路
Claims (4)
- 【請求項１】 被試験半導体メモリ装置の複数の出力端
子もしくは複数の入出力端子をメモリテスタに接続し
て、該被試験半導体メモリ装置の性能を試験するように
した半導体メモリ試験回路において、 前記被試験半導体メモリ装置の複数の出力端子もしくは
複数の入出力端子の相互の論理レベルの一致状態を検出
する手段を該被試験半導体メモリ装置とメモリテスタと
の間に設けて、前記相互の論理レベルの一致状態を検出
する一致信号を半導体メモリ試験回路からメモリテスタ
に出力するように構成したことを特徴とする半導体メモ
リ試験回路。 - 【請求項２】 前記被試験半導体メモリ装置の複数の出
力端子もしくは複数の入出力端子のうちの一部の端子を
選択して、該一部の端子相互の論理レベルの一致状態を
検出する手段を設けたものであることを特徴とする請求
項１記載の半導体メモリ試験回路。 - 【請求項３】前記一致信号をメモリテスタの１つのデー
タ比較器に出力すると共に、前記 一部の端子の内の１つ
の端子の信号、あるいは２つ以上の端子の論理和もし く
は論理積信号を、メモリテスタの別のデータ比較器に出
力するように構成された請求項２記載の半導体メモリ試
験回路。 - 【請求項４】 メモリテスタから与えられる１つのデー
タパターンを複数の入出力端子より被試験半導体メモリ
装置に与えると共に、前記メモリテスタから与えられる
１つのドライブ制御信号によってドライバ出力をハイイ
ンピーダンス状態にすることのできるドライバを具備し
ており、前記被試験半導体メモリ装置の複数の入出力端
子に同一のデータパターンを与えるように構成したこと
を特徴とする請求項３記載の半導体メモリ試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4151168A JP2715221B2 (ja) | 1992-05-20 | 1992-05-20 | 半導体メモリ試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4151168A JP2715221B2 (ja) | 1992-05-20 | 1992-05-20 | 半導体メモリ試験回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05322976A JPH05322976A (ja) | 1993-12-07 |
| JP2715221B2 true JP2715221B2 (ja) | 1998-02-18 |
Family
ID=15512808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4151168A Expired - Fee Related JP2715221B2 (ja) | 1992-05-20 | 1992-05-20 | 半導体メモリ試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715221B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56165999A (en) * | 1980-05-27 | 1981-12-19 | Fujitsu Ltd | Memory card multiplex test system |
-
1992
- 1992-05-20 JP JP4151168A patent/JP2715221B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05322976A (ja) | 1993-12-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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