JP4163974B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4163974B2 JP4163974B2 JP2003039188A JP2003039188A JP4163974B2 JP 4163974 B2 JP4163974 B2 JP 4163974B2 JP 2003039188 A JP2003039188 A JP 2003039188A JP 2003039188 A JP2003039188 A JP 2003039188A JP 4163974 B2 JP4163974 B2 JP 4163974B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- timing
- semiconductor device
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 98
- 230000005540 biological transmission Effects 0.000 claims description 57
- 238000007689 inspection Methods 0.000 claims description 55
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 7
- 230000006870 function Effects 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 238000012546 transfer Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 description 24
- 238000010586 diagram Methods 0.000 description 13
- 238000012360 testing method Methods 0.000 description 13
- 102100035342 Cysteine dioxygenase type 1 Human genes 0.000 description 6
- 238000011161 development Methods 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 108010039724 Cysteine dioxygenase Proteins 0.000 description 5
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 4
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 3
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- 241000951471 Citrus junos Species 0.000 description 1
- 102100039104 Dolichyl-diphosphooligosaccharide-protein glycosyltransferase subunit DAD1 Human genes 0.000 description 1
- 101000737778 Homo sapiens Cysteine dioxygenase type 1 Proteins 0.000 description 1
- 101000884921 Homo sapiens Dolichyl-diphosphooligosaccharide-protein glycosyltransferase subunit DAD1 Proteins 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 101150112582 dad2 gene Proteins 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
- H03H11/265—Time-delay networks with adjustable delay
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Dram (AREA)
Description
【発明の属する技術分野】
本発明は、1つのチップに形成され且つ機能が互いに異なる複数の回路ブロックを有する半導体装置に関する。
【0002】
【従来の技術】
近年、システム性能の向上を目的として、1つのチップ上に論理回路及びメモリ回路を混載したシステムLSIの開発が盛んに行なわれている。
【0003】
チップ上に形成される論理回路及びメモリ回路の回路同士を接続する配線は、レイアウト設計工程においては、各回路のチップ上におけるフロアプランの決定から始まり、さまざまな配置配線ツールを用いることにより、配線幅及び配線長のばらつきやクロストークによる信号のずれによる動作不良をできるだけ生じないような工夫がなされている。
【0004】
また、図16に示すように、チップの検査工程においては、チップ100上に形成された第1の回路ブロック101と第2の回路ブロック102との間の配線の接続を、外部からの入力信号INと外部への出力信号OUTとを比較することによって、回路ブロック101、102同士の配線の接続検査を行なったり、図示はしていないが、配線を伝達する信号の遅延時間を測定する手段が提案され、信号配線による動作不良が起こらないようにしている(例えば、特許文献1参照。)。
【0005】
【特許文献1】
特開2000−155157号公報
【0006】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体装置は、近年の高性能化された回路ブロック間の信号伝達による動作不良には対応できないという問題がある。すなわち、高性能化に伴う多種多様な機能ブロックを1チップに混載することによりチップ面積が増大すると共に動作周波数が上昇し、その結果、配線長の増大と各配線長の微小なばらつきとが、動作マージンの減少により無視できなくなってきている。
【0007】
その上、チップ内における電源の電圧降下等の新たな要因により回路の動作マージンが減少することにより、チップ設計における回路ブロック間の信号のタイミング調整がより困難となってきている。
【0008】
また、前記従来の半導体装置に対する検査又は評価は、信号の伝播タイミングによる動作不良を判定することはできても、不良箇所を特定する手段がなく、また、修正箇所を特定することができたとしても、マスクの変更を余儀なくされ、開発期間の短縮及び開発コストの削減を実現するのが困難であるという問題がある。
【0009】
本発明は、従来の問題を解決し、チップの検査後にマスクを変更することなく、回路ブロック間の信号配線による動作マージンの不足及び動作不良を改善できるようにすることを目的とする。
【0010】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、半導体装置における互いに配線により接続された一の回路ブロックと他の回路ブロックとの間に、配線を流れる信号の伝播タイミングを調整するタイミング調整回路ブロックを設ける構成とする。
【0011】
具体的に、本発明に係る半導体装置は、1つの半導体チップに形成され、それぞれ機能素子を有する第1の回路ブロック及び第2の回路ブロックと、第1の回路ブロックと第2の回路ブロックとを接続する配線に流れる伝達信号の伝播タイミングを調整するタイミング調整回路ブロックとを備えている。
【0012】
本発明の半導体装置によると、第1の回路ブロックと第2の回路ブロックとを接続する配線に流れる伝達信号の伝播タイミングを調整するタイミング調整回路ブロックを備えているため、回路ブロック間の伝達信号の伝播タイミングをマスクを変更することなく調整できるので、チップの歩留まりが向上し、且つ開発コストの削減及び開発期間の短縮を図ることができる。
【0013】
本発明の半導体装置は、第1の回路ブロックに入力される入力信号と、伝達信号が入力された第2の回路ブロックからの出力信号とを受け、入力信号と出力信号とを比較して、タイミング調整回路ブロックを制御する比較制御回路をさらに備えていることが好ましい。
【0014】
本発明の半導体装置において、配線は複数本が並列に配置されており、第1の回路ブロック及び第2の回路ブロックは、それぞれ、複数の配線と接続されるシフトレジスタを有していることが好ましい。
【0015】
本発明の半導体装置において、比較制御回路は、入力信号と出力信号とが論理演算された論理値を比較し、比較結果を出力する比較回路を有していることが好ましい。
【0016】
本発明の半導体装置は、第1の回路ブロックに入力信号を生成して出力する入力パターン生成回路をさらに備えていることが好ましい。このようにすると、第1の回路ブロック及び第2の回路ブロック間における伝達信号の伝播タイミングの検査を容易に行なえるようになるため、タイミング検査を短期間で行なうことができる。
【0017】
本発明の半導体装置において、タイミング調整回路ブロックは、伝達信号の伝播タイミングを更新した更新情報を保持する第1の保持回路を有している。
【0018】
この場合に、第1の保持回路は、少なくとも1つのヒューズ素子からなることが好ましい。このようにすると、伝達信号における伝播タイミングの調整を効率良く行なうことができる。
【0019】
また、この場合に、タイミング調整回路ブロックは、伝達信号の伝播タイミングを更新した更新情報を保持する第2の保持回路を有し、第2の保持回路は、更新情報をパラレルシリアル変換して出力することが好ましい。
【0020】
配線が複数本を並列に配置する場合に、タイミング調整回路ブロックの伝達信号に対する伝播タイミングの調整は、入力信号と出力信号とが一致するまで繰り返されることが好ましい。
【0021】
この場合に、タイミング調整回路ブロックは、配線を流れる伝達信号のすべてに対して伝播タイミングの調整が終了したことを通知する調整終了通知信号を出力する回路を有し、伝播タイミングの調整は、入力信号と出力信号とが一致するか、又は調整終了通知が出力されることにより終了することが好ましい。
【0022】
本発明の半導体装置が比較制御回路を備えている場合に、該比較制御回路は、入力信号と出力信号との比較結果が不一致である場合に、タイミング調整回路に対してタイミング調整制御信号を出力する制御回路を有しており、タイミング調整回路ブロックは、タイミング調整制御信号を受け、受けたタイミング調整制御信号の信号数をカウントし、該信号数を電気的に保持するカウンタ回路と、少なくとも1つの遅延素子を有し、タイミング調整制御信号の信号数に応じた遅延量を伝達信号に付加する遅延素子ブロックと、少なくとも1つのヒューズ素子を有すると共に、タイミング調整制御信号の信号数をヒューズ素子の溶断数と対応して保持し、カウンタ回路と同等の情報を保持可能なヒューズ回路とにより構成され、カウンタ回路及びヒューズ回路からの出力信号は、そのうちのいずれか一方が遅延素子ブロックに対して選択的に入力され、ヒューズ素子はカウンタ回路からの出力信号に基づいて溶断されることが好ましい。
【0023】
この場合に、本発明の半導体装置は、カウンタ回路及びヒューズ回路からの出力信号のうちの一方を選択するスイッチ制御信号を生成して出力し、ヒューズ素子を有する切替回路をさらに備えていることが好ましい。
【0024】
また、この場合に、伝達信号に対する伝播タイミングの検査結果が良である場合に、カウンタ回路が出力する出力信号からヒューズ回路が出力する出力信号に切り替えられることが好ましい。
【0025】
また、この場合に、通常動作時には、カウンタ回路の出力状態がハイインピーダンスとなる一方、検査時には、ヒューズ回路の出力状態がハイインピーダンスとなることが好ましい。
【0026】
また、この場合に、配線は複数本が並列に配置されており、カウンタ回路及びヒューズ回路は、複数の配線を流れる伝達信号における各タイミング調整制御信号を共有することが好ましい。このようにすると、回路ブロック間を流れるパラレルの伝達信号のうち1つでもタイミング調整に失敗した場合にはすべての伝達信号に対して一括に調整することができるため、各信号線に対して個別に調整する構成と比べて回路構成を簡単化することができるので、チップ面積を縮小することができる。
【0027】
また、この場合に、タイミング調整回路ブロックは、伝達信号の伝播タイミングを決定するクロック信号の伝播タイミングをも調整可能であることが好ましい。
【0028】
この場合に、クロック信号に対する伝播タイミングの調整は、伝達信号に対する伝播タイミングの調整に成功を得られない場合に行なわれることが好ましい。このようにすると、各伝達信号の伝播タイミングの基準となるクロック信号の信号周期を固定したままで、伝達信号の伝播タイミングを調整し、それでもタイミング調整が失敗した場合には、さらにクロック信号のタイミングを調整することにより、より高精度なタイミング調整が可能となるため、動作不良を救済できる可能性が増大する。
【0029】
さらにこの場合に、クロック信号の伝播タイミングが調整されるたびに、カウンタ回路はリセットされることが好ましい。
【0030】
また、この場合に、タイミング調整回路ブロックは、カウンタ回路からの出力信号を受け、伝達信号の伝播タイミングの調整が成功か否かを判定し、その判定が成功である場合にタイミング検査を終了する終了信号を出力する判定回路を有していることが好ましい。
【0031】
この場合に、終了信号は、判定回路に所定値を超える信号数が入力されたときに出力されることが好ましい。
【0032】
本発明の半導体装置において、タイミング調整回路ブロックは、伝達信号の伝播タイミングを決定するクロック信号に基づいて、伝達信号の伝播タイミングを判定するためのパルス信号を生成して出力するパルス信号生成回路と、少なくとも1つの遅延素子を有し、伝達信号に遅延を付加する遅延素子ブロックと、少なくとも1つのヒューズ素子を有すると共に、該複数のヒューズ素子がパルス信号と遅延素子ブロックを通過した伝達信号とに基づいて溶断されるヒューズ回路とにより構成されていることが好ましい。
【0033】
このようにすると、伝達信号の伝播タイミングを決定する基準となるクロック信号と他の信号とのタイミングのずれの時間を測定し、測定した結果に基づいてタイミング調整に相当するヒューズ素子を溶断することにより、タイミング調整回路の回路規模を削減でき、且つ伝播タイミングのずれ時間を確実に測定することができる。
【0034】
この場合のパルス信号は、伝達信号のクロック信号に対するセットアップ期間及びホールド期間のうちの少なくとも一方を含む信号確定期間を包含する信号であることが好ましい。
【0035】
この場合に、パルス信号は、外部からの信号により、セットアップ期間及びホールド期間の少なくとも一方を選択できることが好ましい。
【0036】
この場合のパルス信号生成回路は、クロック信号と伝達信号との論理演算により生成されることが好ましい。
【0037】
この場合に、パルス信号は外部に出力されることが好ましい。
【0038】
また、伝達信号に対する伝播タイミングの調整は、該調整が終了するまで繰り返して行なわれることが好ましい。
【0039】
本発明の半導体装置が比較制御回路を備えている場合に、第1の回路ブロックに入力信号を生成して出力する入力パターン生成回路をさらに備え、入力パターン生成回路は、比較制御回路からの比較結果が不一致である場合に活性化されることが好ましい。このようにすると、比較結果が一致した場合には、伝播タイミングの調整が自動的に終了するため、タイミング検査を極めて容易に行なうことができる。
【0040】
本発明の半導体装置が第1の保持回路を有している場合に、該第1の保持回路は、不揮発性メモリ回路であることが好ましい。このようにすると、タイミング調整情報を恒久的に保持できるばかりでなく、タイミング検査した後に何度でもタイミング調整を行なうことができる。
【0041】
この場合に、タイミング調整回路ブロックは、伝達信号の伝播タイミングを更新した更新情報を保持する第2の保持回路を有し、更新情報は、伝播タイミングの検査の終了後に第2の保持回路から不揮発性メモリ回路に書き込まれることが好ましい。
【0042】
この場合に、本発明の半導体装置は、不揮発性メモリ回路に電源電圧を供給する内部電源回路をさらに備えていることが好ましい。
【0043】
この場合に、不揮発性メモリ回路は外部から電源電圧が供給されることが好ましい。
【0044】
また、本発明の半導体装置が比較制御回路を備えている場合に、該比較制御回路は、入力信号と出力信号との比較結果が不一致である場合に、タイミング調整回路に対してタイミング調整制御信号を出力する制御回路を有しており、タイミング調整回路ブロックは、タイミング調整制御信号を受け、受けたタイミング調整制御信号の信号数をカウントし、該信号数を電気的に保持するカウンタ回路と、少なくとも1つの遅延素子を有し、タイミング調整制御信号の信号数に応じた遅延量を伝達信号に付加する遅延素子ブロックと、カウンタ回路と同等の機能を有する不揮発性メモリ回路とにより構成され、カウンタ回路及び不揮発性メモリ回路からの出力信号は、そのうちのいずれか一方が遅延素子ブロックに選択的に入力され、不揮発性メモリ回路は、カウンタ回路からの出力信号に基づいて信号数が書き込まれることが好ましい。
【0045】
この場合に、カウンタ回路からの出力値が変わるたびに、不揮発性メモリ回路に出力値を書き込むことが好ましい。
【0046】
さらに、この場合に、不揮発性メモリ回路は、伝達信号の伝播タイミングの検査中にのみ書き込まれることが好ましい。
【0047】
また、不揮発性メモリ回路は、伝達信号の伝播タイミングの検査後に遅延素子ブロックと接続されることが好ましい。
【0048】
本発明の半導体装置において、第1の回路ブロック及び第2の回路ブロックのうちの一方はメモリ回路ブロックであることが好ましい。
【0049】
この場合に、本発明の半導体装置は、伝達信号の伝播タイミングを決定するクロック信号の伝搬タイミングを変更するのに同期して、メモリ回路ブロックからの出力信号の出力タイミングをも変更する出力タイミング変更回路をさらに備えていることが好ましい。このようにすると、メモリ回路ブロックに対するアクセス時間を確保しながら、伝達信号の伝播タイミングの調整を行なうことができる。
【0050】
さらに、この場合に、出力タイミング変更回路は、メモリ回路ブロックの内部に形成されていることが好ましい。
【0051】
【発明の実施の形態】
(第1の実施形態)
本発明の第1の実施形態について図面を参照しながら説明する。
【0052】
図1は本発明の第1の実施形態に係る半導体装置のブロック構成を示している。
【0053】
図1に示すように、半導体チップ10には、論理回路ブロック11とメモリ回路ブロック12とが形成され、これら論理回路ブロック11とメモリ回路ブロック12との間には、ブロック間信号DAの伝播タイミングを調整するタイミング調整回路ブロック13が設けられている。
【0054】
各回路ブロック11、12は、入出力用インタフェース回路として、第1のシフトレジスタ14及び第2のシフトレジスタ15がそれぞれ組み込まれている。
【0055】
第1のシフトレジスタ14は、図2に示すように、例えば4つのDFF(ディレイ型フリップフロップ)が直列に接続されてなり、入力信号INを受けるDFFから、クロック信号CLKが入力されるたびに、隣接するDFFに入力信号INが順次伝達され且つ出力される。ここで、DFFの個数は4つに限られないことはいうまでもなく、論理回路ブロック11及びメモリ回路ブロック12に必要な個数を有していればよい。
【0056】
図1に示すように、外部から入力パッド16を介して入力される、検査パターンである入力信号INは、論理回路ブロック11の第1のシフトレジスタ14に入力される。第1のシフトレジスタ14から出力されるブロック間信号DA及びクロック信号CLKは、タイミング調整回路ブロック13に入力され、続いて、タイミング調整回路ブロック13において、ブロック間信号DAには必要なタイミングの調整が施されてブロック間信号DADとなり、メモリ回路ブロック12の第2のシフトレジスタ15に入力される。さらに、ブロック間信号DADを受ける第2のシフトレジスタ15は、出力信号OUTを出力する。
【0057】
また、半導体チップ10は、入力信号INと出力信号OUTとが入力され、入力された信号同士の値を比較する比較回路17と、比較結果が不一致である場合に、タイミング調整回路ブロック13に対してハイレベルの、すなわち活性化されたタイミング調整制御信号CNTを出力する制御回路18とからなる比較制御回路19を備えている。また、比較回路17の比較結果は比較出力信号1として、第1の出力パッド20を介して外部にも出力される。
【0058】
後述するように、タイミング調整回路ブロック13には、入力されたタイミング調整制御信号CNTが出力された個数を、パラレルのブロック間信号DAごとに保持するヒューズ回路を有しており、該ヒューズ回路を構成するヒューズ素子のトリミングデータは、例えばヒューズ情報信号FOとして、第2の出力パッド21を介して外部に出力される。
【0059】
図3はタイミング調整回路ブロック13の具体的な構成例を示している。
【0060】
図3に示すように、タイミング調整回路ブロック13は、ブロック間信号DAn(但し、nは正の整数である。)に対応して、n個のタイミング調整回路ユニット30を含む。
【0061】
タイミング調整回路ユニット30は、例えば、ブロック間信号DA1にそれぞれ異なる遅延量を付与できる複数の遅延素子A、B、Cを有する遅延素子ブロック31と、タイミング調整回路ブロック13からタイミング調整制御信号CNTを受けるカウンタ回路ブロック32と、タイミング検査の終了後にカウンタ回路ブロック32が保持するヒューズ情報信号FOに基づいてトリミング(溶断)され、カウンタ回路ブロック32と実質的に同一の機能を有するヒューズ回路ブロック33とにより構成されている。ここで、各遅延素子ブロック31に含まれる遅延素子はA、B、Cの3通りには限られず、少なくとも1種類の遅延素子を有していれば良い。
【0062】
遅延素子ブロック31の入力側及び出力側には、該遅延素子ブロック31のいずれの遅延素子を挿入するか又はいずれの遅延素子をも挿入しないかを選択する第1のスイッチ34及び第2のスイッチ35が設けられている。
【0063】
さらに、外部からスイッチ制御信号SWを受け、タイミング検査時には、カウンタ回路ブロック32を介して第1のスイッチ34及び第2のスイッチ35をタイミング調整制御信号CNTに基づいて遅延素子A、B、Cを選択又は非選択とできるようにし、一方、検査終了後には、カウンタ回路ブロック32が保持するヒューズ情報信号FOに基づいて、遅延素子A、B、Cを選択又は非選択とできるように接続する第3のスイッチ36が設けられている。
【0064】
図4はタイミング調整回路ユニット30の具体的な構成例を示している。図4において、図3に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【0065】
図4に示すように、第1のスイッチ34及び第2のスイッチ35は、遅延素子ブロック31における3種類の遅延素子A、B、Cと対応した、それぞれ3つずつのトランスファーゲートから構成されている。
【0066】
第3のスイッチ36は6つのトランスファーゲートからなり、そのうちの3つはスイッチ制御信号SWを受け、且つカウンタ回路ブロック32からの出力信号を第1のスイッチ34及び第2のスイッチ35に伝達可能とし、他の3つはスイッチ制御信号SWの反転信号を受け、且つヒューズ回路ブロック33からの出力信号をカウンタ回路ブロック32とは排他的に第1のスイッチ34及び第2のスイッチ35に伝達可能とするように接続されている。
【0067】
以下、前記のように構成された半導体装置において、論理回路ブロック11からメモリ回路ブロック12に伝達されるブロック間信号DAの伝播タイミングを検査して調整する検査方法について図5に示すタイミングチャートを参照しながら説明する。
【0068】
まず、タイミング検査中は、図3に示す第3のスイッチ36はカウンタ回路ブロック32を選択している。
【0069】
図5に示すように、時刻aから始まる第1のタイミング検査において、値が’0’で入力された入力信号INは、論理回路ブロック11の第1のシフトレジスタ14によりラッチされた後、ブロック間信号DAとしてタイミング調整回路ブロック13に出力される。このとき、メモリ回路ブロック12においてブロック間信号DADを第2のシフトレジスタ15でラッチするためのクロック信号CLKも同時に伝達される。
【0070】
次に、時刻bの検査タイミングにおいて、メモリ回路ブロック12において、タイミング調整回路ブロック13を通過したブロック間信号DADは、クロック信号CLKによって第2のシフトレジスタ15でラッチされる。しかしながら、この時刻bでは、タイミング調整回路ブロック13におけるタイミング調整が行なわれていないため、論理回路ブロック11から出力されたブロック間信号DAと、メモリ回路ブロック11に入力されたブロック間信号DADとの間に差はない。このため、メモリ回路ブロック12の第2のシフトレジスタ15においては、値が‘1’の入力データをラッチし、次の時刻cにおいて値が’1’の出力信号OUTが出力される。従って、図1に示す比較制御回路19において、入力信号INと出力信号OUTとの論理値が一致しないことが判定され、その結果、失敗を表わす比較出力信号1を第1の出力パッド20に出力する。
【0071】
ここで、信号の伝播タイミングの不一致と、信号接続の不具合とを区別するために、例えば動作周波数を変えたり、信号パターンを変えたりしても良い。
【0072】
以下、比較制御回路とタイミング調整回路ブロックの動作を説明する。
【0073】
図1に示す比較制御回路19における比較回路17が入力信号INと出力信号OUTとのタイミングの不一致を検出すると、比較回路17は制御回路18が出力するタイミング調整制御信号CNTを活性化する。
【0074】
次に、図3に示すように、活性化されたタイミング調整制御信号CNTは、タイミング調整回路13におけるパラレルのブロック間信号DAと対応する各タイミング調整回路ユニット30のカウンタ回路ブロック32に入力される。活性化されたタイミング調整制御信号CNTが入力されたカウンタ回路ブロック32は、そのカウンタ値を1つだけ大きくする。これにより、ブロック間信号DAとDADと間に、遅延素子ブロック31と接続される第1のスイッチ34及び第2のスイッチ35における接続情報が変更され、その結果、ブロック間信号DAとDADとの間にタイミング差が生じる。
【0075】
ここで、遅延素子A、B、Cとの接続の変更方法には、例えば、遅延量が小さい素子Aから大きい素子Cへと順次変更していく方法や、遅延量が中間の素子Bに初期設定しておき、遅延量が大きい素子Cへ変更した後、該素子Cでも調整できなければ、素子Bよりも遅延量が小さい素子Aへと変更する方法や、その逆の方法、さらには、遅延素子ブロック31における遅延素子の組み合わせを3通りよりも多くした場合に、初期設定を遅延量の中間値にしておき、その遅延量が大きい方及び小さい方へと交互に変更を繰り返しながら、遅延量が最も小さい素子又は最も大きい素子へと設定する方法等がある。
【0076】
次に、時刻dから始まる第2のタイミング検査を図5に基づいて説明する。まず、時刻dにおいては時刻aと同様に、値が’0’の入力信号INを入力する。ここで、ブロック間信号DADには、前述したようにタイミング調整回路ブロック13において、元のブロック間信号DAに所定の遅延量が付与されている。従って、次の時刻eにおいて、クロック信号CLKによってメモリ回路ブロック12の第2のシフトレジスタ15によって、値が’0’の信号が正しくラッチされる。その結果、入力信号INと出力信号OUTとの互いの論理値が一致するため、タイミング検査を終了する。その後、タイミング調整回路ブロック13における各カウンタ回路ブロック32から、該カウンタ回路ブロック32がそれぞれ保持する遅延情報をヒューズ情報信号FOとして出力する。
【0077】
各タイミング調整回路ユニット30において、カウンタ回路ブロック32と並列に設けられたヒューズ回路ブロック33は、ヒューズ素子とその溶断数によりカウンタ回路ブロック32の遅延情報を保持する。従って、タイミング検査の終了後に、ヒューズ情報信号FOに基づいて各ヒューズ回路ブロック33のヒューズ素子をそれぞれ溶断することにより、通常動作時に対しても、ブロック間信号DAに対して行なったタイミング調整後の状態を確実に保持することができる。
【0078】
また、通常動作時には、第3のスイッチ36はスイッチ制御信号SWによりヒューズ回路ブロック33と接続されるように選択される。
【0079】
なお、図示はしていないが、スイッチ制御信号SWを出力するスイッチ制御回路にも別のヒューズ素子を設けておき、検査の終了時に該スイッチ制御回路に設けた別のヒューズ素子を溶断することにより、それ以降はヒューズ回路ブロック33のみが固定して選択されるようにしてもよい。
【0080】
以上説明したように、ブロック間信号DAの伝播タイミングの調整が失敗した場合には、タイミング調整が人手を介することなく自動的に継続され、タイミング調整が成功した場合には、ブロック間信号DAと対応するカウンタ回路ブロック32の出力信号であるヒューズ情報信号FOに基づいて、ヒューズ素子を用いてタイミング調整情報を固定することができる。その結果、タイミング検査後にはマスクを変更する必要がなくなり、タイミング調整を容易に行なうことができる。
【0081】
その結果、特に高性能化された大規模システムLSIのように、信号線のクロストークの影響や電源の電圧降下による影響が顕著な半導体チップ10のタイミング設計には、各信号線に対してより詳細なタイミング設計が可能となる。その上、チップ全体の検証後にタイミングの微調整を行なえるため、設計の後戻りを防止することができる。
【0082】
また、第1の実施形態に係るタイミング検査は、従来の回路ブロック間の接続チェックの検査工程と同時に行なうことができる。これにより、従来の接続チェックを行なうための回路構成に、タイミング調整回路ブロック13等を付加し、検査工程においては、例えば接続チェックに使用する検査信号の周波数に加えて低動作周波数から実動作周波数まで検査できるプログラムを付加すれば、タイミング検査も同時にチェックすることができる。従って、新たな検査工程を設ける必要がなくなるので、検査コストを削減することができる。
【0083】
なお、ヒューズ情報信号FOは、タイミング調整を必要とするブロック間信号DAがパラレルであり多数であった場合には、パラレルシリアル変換回路によって、第2の出力パッド21から、シリアルに1データずつ出力するようにしてもよい。これにより、パッド数を削減できるため、レイアウト面積を縮小することができる。
【0084】
第1の実施形態においては、図3及び図4に示す遅延素子ブロック31に対する調整は、入力信号INと出力信号OUTとの論理値が一致するか、又は各カウンタ回路ブロック32におけるカウンタ値がすべてカウントアップした場合、すなわちすべての遅延素子A、B、Cを使い切った場合に終了する。これにより、検査の終了を規定することができるため、不要な検査がなくなるので、検査コストを削減できる。
【0085】
また、図3及び図4に示す各カウンタ回路ブロック32におけるカウンタの初期化は、電源の投入時に行なう。これにより、カウンタ回路ブロック32の初期化を規定できるだけでなく、電源を落とさない限りは各カウンタ回路ブロック32において遅延情報を保持できるため、タイミング検査を継続して行なうことができる。
【0086】
また、第1の実施形態においては、タイミング調整回路ブロック13をブロック間信号DAにのみ用いる。すなわち、ブロック間信号DAの伝播タイミングの基準となるクロック信号CLKのクロック周期は変更せず、ブロック間信号DAのタイミング調整をクロック信号CLKに対してのみ行なうため、ブロック間信号DAのタイミング調整が容易となる。その上、クロック信号CLKに対してタイミングの調整を行なわないことにより、メモリ回路ブロック12からの出力信号に対しては、後段の回路ブロックが設けられている場合に、出力タイミングを考慮する必要がなくなる。
【0087】
(第1の実施形態の第1変形例)
第1の実施形態の第1変形例として、タイミング調整回路ブロック13をクロック信号CLKにのみ用いてもよい。このようにすると、1つの信号CLKに対してのみタイミング検査を行なえば良く、検査時間を大幅に短縮することができる。
【0088】
(第1の実施形態の第2変形例)
図6に本発明の第1の実施形態の第2変形例に係るタイミング調整回路ブロックを示す。
【0089】
図6に示すように、タイミング調整回路ブロック13に対して入力されるタイミング調整制御信号CNTをAND回路37に一括して入力する構成である。
【0090】
パラレルのブロック間信号DAにそれぞれ対応するタイミング調整制御信号CNTのうち1つでも活性化した場合、すなわちパラレルのブロック間信号DAの1つでもタイミングの調整が失敗した場合には、カウンタ回路ブロック32においてカウンタ値が増えると共に、各ブロック間信号DA1、DA2等と遅延素子ブロック31を構成する遅延素子A、B、Cとの接続状態が同時に切り替わる。
【0091】
これにより、パラレルのブロック間信号DAに対して個別にタイミング調整を行なうよりも、検査が容易となり且つ検査時間をも短縮することができる。
【0092】
ここで、タイミング調整制御信号CNTは、比較回路17からの比較出力信号1を用いてもよい。このようにすると、回路素子数や信号線数を削減できる。
【0093】
なお、すべてのブロック間信号DAを一括して変更すると述べたが、各ブロック間信号DAの機能又は信号配置の関係を考慮して、複数のブロックにまとめ、複数のブロックごとに一括して変更するようにしてもよい。
【0094】
(第2の実施形態)
以下、本発明の第2の実施形態について図面を参照しながら説明する。
【0095】
図7は本発明の第2の実施形態に係る半導体装置のブロック構成を示している。図7において、図1に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【0096】
第2の実施形態においては、ブロック間信号DAに対する伝播タイミングの調整だけでなく、ブロック間信号DAに対する調整だけではタイミング調整が行なえないような場合に、クロック信号CLKの伝播タイミングをも調整する。
【0097】
図7に示すように、第2の実施形態に係るタイミング調整回路ブロック40は、ブロック間信号DAに対して伝播タイミングの調整を行なう信号用ブロック41と、クロック信号CLKの伝播タイミングを調整するクロック用ブロック42と、メモリ回路ブロック12からの回路出力信号DOUTの伝播タイミングを調整する出力用ブロック43とから構成されている。
【0098】
図8にタイミング調整回路ブロック40の具体的な構成例を示す。ここでも、図8において、図3に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【0099】
図8に示すように、信号用ブロック41は、第1の実施形態に係るタイミング調整回路ブロック13と同等の構成を有している。
【0100】
クロック用ブロック42は、クロック信号CLKを受け、受けたクロック信号CLKに対して所定の遅延量(但し、遅延量0を含む。)を付与されたクロック信号CLKDを出力する。同様に、出力用ブロック43は、メモリ回路ブロック12からの回路出力信号DOUTを受け、受けた回路出力信号DOUTに対して所定の遅延量(但し、遅延量0を含む。)を付与された回路出力信号DOUTDを出力する。
【0101】
ここで、クロック用ブロック42及び出力用ブロック43は、第1の実施形態に係るタイミング調整回路ユニット30と同等の構成を有している。さらには、信号用ブロック41における各カウンタ回路ブロック32からの出力信号である制御信号CNT1は、調整判定回路としてのクロックタイミング制御回路44に入力される。
【0102】
クロックタイミング制御回路44は、各カウンタ回路ブロック32からの制御信号CNT1が、遅延素子ブロック31のいずれの遅延素子A〜Cを用いてもタイミング調整が成功しない、調整不能を表わす信号である場合に、信号用ブロック41のカウンタ回路ブロック32と、出力用ブロック43のカウンタ回路ブロック32とに対して、各カウンタを増やす制御信号CNT2を出力する。
【0103】
以下、前記のように構成された半導体装置において、論理回路ブロック11からメモリ回路ブロック12に伝達されるブロック間信号DAの伝播タイミングを検査して調整する検査方法について図9に示すタイミングチャートを参照しながら説明する。
【0104】
まず、第1のタイミング検査工程において、第1の実施形態と同様に、パラレルのブロック間信号DAに対して、入力信号INと出力信号OUTとの論理値が一致するか否かを検査する。
【0105】
ここで、ブロック間信号DAのすべてに対して遅延調整を行なった後にも、入力信号INと出力信号OUTとが一致しない場合には、タイミング調整回路ブロック40を構成する信号用ブロック41におけるカウンタ回路ブロック32からの制御信号CNT1が活性化される。
【0106】
活性化された制御信号CNT1を受けたクロックタイミング制御回路44は、クロック用ブロック42に対して活性化された制御信号CNT2を出力し、クロック用ブロック42におけるカウンタ回路ブロック32のカウンタ値が増やされる。すなわち、クロック信号CLKのタイミング調整が始まる。
【0107】
これと同時に、クロックタイミング制御回路44は、出力用ブロック43に対しても活性化された制御信号CNT2を出力し、出力用ブロック43におけるカウンタ回路ブロック32もカウンタ値が増やされる結果、回路出力信号DOUTもクロック信号CLKの遅延分の遅延調整が行なわれる。
【0108】
なお、このとき、信号用ブロック41に含まれるすべてのカウンタ回路ブロック32におけるカウンタ値を初期化する。
【0109】
次に、第2のタイミング検査工程において、タイミング調整されたクロック信号CLKDを基準として、ブロック間信号DAがタイミング調整され、入力信号INと出力信号OUTとの論理値が一致するまで繰り返される。
【0110】
以上説明したように、まずブロック間信号DAのタイミング調整を行ない、調整不能と判定された場合には、クロック信号CLKと回路出力信号DOUTとの伝播タイミングの調整を行なう。この調整されたクロック信号CLKDを基準として、再度、初期化されたブロック間信号DAのタイミング調整を行なうことにより、さらに高精度にタイミング調整を行なうことができる。
【0111】
第2の実施形態においては、メモリ回路ブロック12からの回路出力信号DOUTをクロック信号CLKDの遅延調整量に合わせてタイミング調整を行なうため、後段の回路ブロックが設けられている場合には、後段の回路ブロックとの間における信号伝達には伝播タイミングに不具合が生じることがない。
【0112】
また、タイミング検査は、入力信号INと出力信号OUTとの論理値が一致するか、又は各ブロック間信号DAがすべての遅延素子A〜Cを使い切るまで行なわれる。
【0113】
また、遅延調整回数をカウントする他の回路を設けて調整回数を規制すると、検査の終了時点が明確となって、検査工程を効率化することができる。
【0114】
なお、第2の実施形態に係る構成は、第1の実施形態の第2変形例と組み合わせても良い。
【0115】
(第3の実施形態)
以下、本発明の第3の実施形態について図面を参照しながら説明する。
【0116】
図10は本発明の第3の実施形態に係る半導体装置のブロック構成を示している。図10において、図1に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【0117】
第3の実施形態においては、伝播タイミングが調整されたブロック間信号DADと、クロック信号CLKに対するセットアップ期間及びホールド期間のうちの少なくとも一方を含む信号確定期間を包含する信号(以下、確定期間信号と呼ぶ。)との間のずれの有無を半導体装置の外部で確認しながら、ブロック間信号DAに付与する遅延量を調整する。
【0118】
図10に示すように、第3の実施形態に係る半導体装置は、論理回路ブロック11とメモリ回路ブロック12との間に、論理回路ブロック11から出力されるブロック間信号DAに対する遅延量を調整するタイミング調整回路ブロック50が設けられている。
【0119】
タイミング調整回路ブロック50は、ブロック間信号DADと確定期間信号との間のずれ量をあらわすタイミングずれ信号CDOを第1の出力パッド20に出力する。
【0120】
また、メモリ回路ブロック12に含まれる第2のシフトレジスタ15はその出力信号OUTを第2の出力パッド21を介して外部に出力する。
【0121】
図11はタイミング調整回路ブロック50の具体的な構成例を示す。ここでも、図11において、図3に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【0122】
図11に示すように、パラレルのブロック間信号DA1、DA2等と対応した複数のタイミング調整回路ユニット30と、クロック信号CLKを受け、受けたクロック信号CLKから確定期間信号CSHを生成して出力する確定期間信号発生回路51と、それぞれが確定期間信号CSHとブロック間信号DAD1、DAD2等を受け、受けた入力信号に対して論理積演算を行なって、その結果をタイミングずれ信号CDO1、CDO2等として出力する複数のAND回路52とから構成されている。
【0123】
ここで、確定期間信号CSHは、クロック信号CLKと、メモリ回路ブロック12でラッチされる信号の仕様とにより決定されるセットアップ時間及びホールド時間の少なくとも一方を含む。
【0124】
タイミング調整回路ユニット30は、3通りの遅延量を選択可能な遅延素子A、B、Cを有する遅延素子ブロック31と、第1のスイッチ34と、第2のスイッチ35と、該第1及び第2のスイッチ34、35を同時に切り替えるヒューズ回路ブロック33とから構成されている。
【0125】
以下、前記のように構成された半導体装置において、論理回路ブロック11からメモリ回路ブロック12に伝達されるブロック間信号DAの伝播タイミングを検査して調整する検査方法について図12に示すタイミングチャートを参照しながら説明する。
【0126】
まず、第1の検査工程における時刻aの検査タイミングにおいて、入力信号INに値が’0’のデータが入力される。入力信号INはブロック間信号DADとしてタイミング調整回路ブロック50から出力される。このとき、ブロック間信号DADと確定期間信号CSHとの論理積演算が各AND回路52によって行なわれ、各AND回路52はその演算結果をタイミングずれ信号CDOとして出力する。従って、図12に示すように、ブロック間信号DADと確定期間信号CSHとの間にタイミングずれが生じている場合には、時刻aの直前と時刻bの直前とにおいて、タイミングずれ信号CDOはそれぞれ期間t1のハイレベル信号を出力する。
【0127】
このように、第3の実施形態によると、ブロック間信号DADがクロック信号CLKに対してセットアップ時間及びホールド時間の少なくとも一方にずれが生じたことをタイミングずれ信号CDOがハイレベルとなる期間で表わすことができるため、伝播タイミングのずれ量を視覚的に検証することができる。
【0128】
従って、第2の検査工程において、タイミングずれ信号CDOがハイレベルとならないように、各ヒューズ回路ブロック33に対してヒューズ素子のトリミングを行なうことにより、ブロック間信号DADに付与される遅延量を容易に且つ確実に調整することができる。
【0129】
また、第3の実施形態に係る半導体装置は、第1の実施形態及び第2の実施形態に係る半導体装置に設けた比較制御回路19を設けなくて済み、回路構成を簡単化できるので、回路面積を縮小できる。その上、テスタ等により、比較的容易にタイミング調整を行なうことができる。
【0130】
また、ブロック間信号DADと確定期間信号CSHとの論理積演算を外部から変更できる構成とすると、例えば、確定期間信号CSHの論理を反転して排他的論理和演算を行なうことによってもセットアップマージンを確認できる等、選択的にセットアップ/ホールドマージンを確認することができ、より容易にタイミング調整及び検証を行なうことができる。
【0131】
また、確定期間信号CSHは、外部からの制御信号により、セットアップ期間及びホールドの少なくとも一方を選択できる構成としても良い。
【0132】
また、確定期間信号CSHに代えてクロック信号CLKを用いると、確定期間信号発生回路51を設ける必要がなくなるので、信号マージンを容易に確認することができる。
【0133】
(第4の実施形態)
以下、本発明の第4の実施形態について図面を参照しながら説明する。
【0134】
図13は本発明の第4の実施形態に係る半導体装置のブロック構成を示している。図13において、図1に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【0135】
第4の実施形態は、入力信号IN2を発生する入力パターン発生回路ブロック60を半導体チップ10に設けている。
【0136】
入力パターン発生回路ブロック60は、外部から入力される入力パターン制御信号3を受けるパターン制御回路61と、該パターン制御回路61から制御されて入力信号IN2を生成して出力するパターン発生回路62とから構成されている。
【0137】
以下、前記のように構成された半導体装置において、論理回路ブロック11からメモリ回路ブロック12に伝達されるブロック間信号DAの伝播タイミングを検査して調整する検査方法について説明する。
【0138】
まず、タイミング検査を開始すると、活性化された入力パターン制御信号3が第1の入力パッド16を介してパターン制御回路61に入力される。これにより、パターン発生回路62は入力パターン制御信号3に応じた信号パターンを持つ入力信号IN2を、論理回路ブロック11における第1のシフトレジスタ14と比較制御回路19における比較回路17とにそれぞれ出力する。
【0139】
ここで、入力信号IN2と出力信号OUT2との論理値が一致しない場合は、第1の実施形態で説明したように、制御回路18からタイミング調整回路ブロック13に活性化されたタイミング調整制御信号CNTが出力される共に、比較回路17から活性化された比較出力信号1がパターン制御回路61に出力される。これにより、パターン制御回路61が再度活性化され、パターン発生回路62から入力信号IN2が出力される。このように、半導体チップ10の内部で生成された入力信号IN2と出力信号OUT2との論理値が一致するまで自動的にタイミングの調整が繰り返される。
【0140】
以上説明したように、第4の実施形態によると、第1の実施形態と同様に、ブロック間信号DAに対する伝播タイミングの調整が自動的に繰り返して行なわれ、さらにタイミングが一致した時点でヒューズ情報信号FOによって所定のヒューズ素子を溶断することにより、遅延情報を容易に固定することができる。
【0141】
その上、検査工程において、それぞれ特性劣化が生じやすい入力パターン信号を外部で作成するのではなく、回路ブロック間ごとにあらかじめブロック間信号のパターンを発生させる入力パターン発生回路60を設けているため、検査精度が向上する結果、検査コストを削減することができる。
【0142】
なお、タイミング調整の繰り返し回数をあらかじめ設定しておき、その設定回数以内に調整が不能であることを通知する調整終了通知信号を付加したり、比較出力信号1を外部に出力し、且つ入力パターン制御信号3によって入力信号IN2のパターン発生を停止することにより、検査を終了できるようにすると、より効率的な検査を行なうことができる。
【0143】
なお、第4の実施形態は、第1の実施形態又は第2の実施形態と組み合わすこともできる。
【0144】
(第5の実施形態)
以下、本発明の第5の実施形態について図面を参照しながら説明する。
【0145】
図14は本発明の第5の実施形態に係る半導体装置のブロック構成を示し、図15は第5の実施形態に係るタイミング調整回路ブロックのブロック構成の一例を示している。図14及び図15において、それぞれ図1及び図3に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【0146】
図15に示すように、第5の実施形態に係るタイミング調整回路ブロック70における各タイミング調整回路ユニット30には、カウンタ回路ブロック32が有する遅延情報を固定的に保持する保持回路として、ヒューズ回路ブロックに代えて不揮発性デバイス回路ブロック71を設けている。不揮発性デバイス回路ブロック71はカウンタ回路ブロック32と電気的に接続されており、不揮発性デバイス回路ブロック71にはカウンタ回路ブロック32が保持する遅延情報が入力される。
【0147】
タイミング調整回路ブロック70には、各不揮発性デバイス回路ブロック71に電源電圧を供給する内部電源回路72が設けられている。なお、内部電源回路72は必ずしも設ける必要はなく、外部から各不揮発性デバイス回路ブロック71に電源電圧を供給する構成であっても良い。
【0148】
各不揮発性デバイス回路ブロック71は、書き込み制御信号WRTによって書き込みが行なわれ、該書き込み制御信号WRTは、図14に示すように、第2の入力パッド22を介して外部から入力される。
【0149】
以下、前記のように構成された半導体装置において、論理回路ブロック11からメモリ回路ブロック12に伝達されるブロック間信号DAの伝播タイミングを検査して調整する検査方法について説明する。
【0150】
タイミングの検査及び調整工程は、第1の実施形態又は第3の実施形態と同様である。相違点は、タイミング検査の終了後に、各カウンタ回路ブロック32に保持された遅延情報が、書き込み制御信号WRTの指示により一括に書き込まれる点である。
【0151】
以上説明したように、第5の実施形態によると、各カウンタ回路ブロック32が保持する遅延情報を、ヒューズ素子に代えて不揮発性デバイスを用いることにより、遅延情報を固定的に保持できるだけでなく、例えば、チップ組み立て後の検査工程においてタイミングの不具合が生じた場合であっても、再度タイミング検査を行なうことにより、遅延情報を書き換えることができる。
【0152】
なお、書き込み制御信号WRTを用いて不揮発性デバイス回路ブロック71に書き込む代わりに、比較出力信号1の比較結果を用いて書き込んでも良い。
【0153】
また、不揮発性デバイス回路ブロック71に対する遅延情報の書き込みは、タイミング検査後ではなく、該タイミング検査中に遅延情報が変わるたびに行なっても良い。
【0154】
この場合に、不揮発性デバイス回路ブロック71からカウンタ回路ブロック32に対して不揮発性デバイス回路ブロック71が保持する情報を書き込むことができる回路を備えていると、タイミング検査中にトラブルが生じたとしても、不揮発性デバイス回路ブロック71にはトラブルの発生直前までの遅延情報が記録されているため、カウンタ回路ブロック32が保持していた遅延情報を復活することができる。その結果、タイミング検査及び調整を最初からやり直す必要がなくなるので、検査コストを削減することができる。
【0155】
なお、第1〜第5の各実施形態において、タイミング調整回路ブロック13、40、50、60、70をメモリ回路ブロック12の内部に設けても良い。例えば、メモリ回路ブロック12からの出力信号OUTを規定する内部信号を遅延させる構成としても良い。このようにすると、メモリ回路ブロック12の外部に出力遅延調整を行なう回路素子を配置する必要がなくなるため、チップ面積を縮小することができる。
【0156】
また、各実施形態においては、ブロック間信号DAは、論理回路ブロック11からメモリ回路ブロック12に流す構成としたが、これとは逆に、メモリ回路ブロック12から論理回路ブロック11に流す構成としても良い。また、回路ブロックは、論理回路とメモリ回路との組み合わせには限られない。
【0157】
【発明の効果】
本発明に係る半導体装置によると、大規模に集積化されるシステムLSIにおける回路ブロック間の信号配線による動作マージンの不足及び動作不良を、マスクを変更することなく調整できるため、チップの歩留まりが向上し、且つ開発コストの削減及び開発期間の短縮を図ることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体装置を示すブロック構成図である。
【図2】本発明の第1の実施形態に係る半導体装置に用いるシフトレジスタを示す回路図である。
【図3】本発明の第1の実施形態に係る半導体装置を構成するタイミング調整回路ブロックを示すブロック構成図である。
【図4】本発明の第1の実施形態に係る半導体装置を構成するタイミング調整回路ユニットを示すブロック構成図である。
【図5】本発明の第1の実施形態に係る半導体装置のタイミング検査工程におけるタイミングチャート図である。
【図6】本発明の第1の実施形態の第2変形例に係る半導体装置を構成するタイミング調整回路ブロックを示すブロック構成図である。
【図7】本発明の第2の実施形態に係る半導体装置を示すブロック構成図である。
【図8】本発明の第2の実施形態に係る半導体装置を構成するタイミング調整回路ブロックを示すブロック構成図である。
【図9】本発明の第2の実施形態に係る半導体装置のタイミング検査工程におけるタイミングチャート図である。
【図10】本発明の第3の実施形態に係る半導体装置を示すブロック構成図である。
【図11】本発明の第3の実施形態に係る半導体装置を構成するタイミング調整回路ブロックを示すブロック構成図である。
【図12】本発明の第3の実施形態に係る半導体装置のタイミング検査工程におけるタイミングチャート図である。
【図13】本発明の第4の実施形態に係る半導体装置を示すブロック構成図である。
【図14】本発明の第5の実施形態に係る半導体装置を示すブロック構成図である。
【図15】本発明の第5の実施形態に係る半導体装置を構成するタイミング調整回路ブロックを示すブロック構成図である。
【図16】従来の半導体装置を示すブロック構成図である。
【符号の説明】
1 比較出力信号
3 入力パターン制御信号
10 半導体チップ
11 論理回路ブロック
12 メモリ回路ブロック
13 タイミング調整回路ブロック
14 第1のシフトレジスタ
15 第2のシフトレジスタ
16 入力パッド
17 比較回路
18 制御回路
19 比較制御回路
20 第1の出力パッド
21 第2の出力パッド
22 第2の入力パッド
30 タイミング調整回路ユニット
31 遅延素子ブロック
32 カウンタ回路ブロック
33 ヒューズ回路ブロック
34 第1のスイッチ
35 第2のスイッチ
36 第3のスイッチ
37 AND回路
40 タイミング調整回路ブロック
41 信号用ブロック
42 クロック用ブロック
43 出力用ブロック
44 クロックタイミング制御回路(調整判定回路)
50 タイミング調整回路ブロック
51 確定期間信号発生回路
52 AND回路
60 入力パターン発生回路ブロック
61 パターン制御回路
62 パターン発生回路
70 タイミング調整回路ブロック
71 不揮発性デバイス回路ブロック
72 内部電源回路
Claims (37)
- 1つの半導体チップに形成され、それぞれ機能素子を有する第1の回路ブロック及び第2の回路ブロックと、
前記第1の回路ブロックと前記第2の回路ブロックとを接続する配線に流れる伝達信号の伝播タイミングを調整するタイミング調整回路ブロックと、
前記第1の回路ブロックに入力される入力信号と、前記伝達信号が入力された前記第2の回路ブロックからの出力信号とを受け、前記入力信号と前記出力信号とを比較して、前記タイミング調整回路ブロックを制御する比較制御回路とを備えていることを特徴とする半導体装置。 - 前記配線は、複数本が並列に配置されており、
前記第1の回路ブロック及び第2の回路ブロックは、それぞれ、前記複数の配線と接続されるシフトレジスタを有していることを特徴とする請求項1に記載の半導体装置。 - 前記比較制御回路は、
前記入力信号と前記出力信号とが論理演算された論理値を比較し、比較結果を出力する比較回路を有していることを特徴とする請求項1又は2に記載の半導体装置。 - 前記第1の回路ブロックに前記入力信号を生成して出力する入力パターン生成回路をさらに備えていることを特徴とする請求項1〜3のうちのいずれか1項に記載の半導体装置。
- 前記タイミング調整回路ブロックは、
前記伝達信号の伝播タイミングを更新した更新情報を保持する第1の保持回路を有していることを特徴とする請求項1〜4のうちのいずれか1項に記載の半導体装置。 - 前記第1の保持回路は、少なくとも1つのヒューズ素子からなることを特徴とする請求項5に記載の半導体装置。
- 前記タイミング調整回路ブロックは、前記伝達信号の伝播タイミングを更新した更新情報を保持する第2の保持回路を有し、
前記第2の保持回路は、前記更新情報をパラレルシリアル変換して出力することを特徴とする請求項5又は6に記載の半導体装置。 - 前記タイミング調整回路ブロックの前記伝達信号に対する伝播タイミングの調整は、前記入力信号と前記出力信号とが一致するまで繰り返されることを特徴とする請求項1〜7のうちのいずれか1項に記載の半導体装置。
- 前記タイミング調整回路ブロックは、
前記配線を流れる伝達信号のすべてに対して伝播タイミングの調整が終了したことを通知する調整終了通知信号を出力する回路を有し、
伝播タイミングの調整は、前記入力信号と前記出力信号とが一致するか、又は前記調整終了通知が出力されることにより終了することを特徴とする請求項8に記載の半導体装置。 - 前記比較制御回路は、
前記入力信号と前記出力信号との比較結果が不一致である場合に、前記タイミング調整回路に対してタイミング調整制御信号を出力する制御回路を有しており、
前記タイミング調整回路ブロックは、
前記タイミング調整制御信号を受け、受けたタイミング調整制御信号の信号数をカウントし、該信号数を電気的に保持するカウンタ回路と、
少なくとも1つの遅延素子を有し、前記タイミング調整制御信号の信号数に応じた遅延量を前記伝達信号に付加する遅延素子ブロックと、
少なくとも1つのヒューズ素子を有すると共に、前記タイミング調整制御信号の信号数をヒューズ素子の溶断数と対応して保持し、前記カウンタ回路と同等の情報を保持可能なヒューズ回路とにより構成され、
前記カウンタ回路及びヒューズ回路からの出力信号は、そのうちのいずれか一方が前記遅延素子ブロックに対して選択的に入力され、
前記ヒューズ素子は、前記カウンタ回路からの出力信号に基づいて溶断されることを特徴とする請求項1に記載の半導体装置。 - 前記カウンタ回路及びヒューズ回路からの出力信号のうちの一方を選択するスイッチ制御信号を生成して出力し、ヒューズ素子を有する切替回路をさらに備えていることを特徴とする請求項10に記載の半導体装置。
- 前記伝達信号に対する伝播タイミングの検査結果が良である場合に、前記カウンタ回路が出力する出力信号から前記ヒューズ回路が出力する出力信号に切り替えられることを特徴とする請求項10に記載の半導体装置。
- 通常動作時には、前記カウンタ回路の出力状態がハイインピーダンスとなる一方、検査時には、前記ヒューズ回路の出力状態がハイインピーダンスとなることを特徴とする請求項10に記載の半導体装置。
- 前記配線は、複数本が並列に配置されており、
前記カウンタ回路及びヒューズ回路は、前記複数の配線を流れる伝達信号における各タイミング調整制御信号を共有することを特徴とする請求項10に記載の半導体装置。 - 前記タイミング調整回路ブロックは、
前記伝達信号の伝播タイミングを決定するクロック信号の伝播タイミングをも調整可能であることを特徴とする請求項10に記載の半導体装置。 - 前記クロック信号に対する伝播タイミングの調整は、前記伝達信号に対する伝播タイミングの調整に成功を得られない場合に行なわれることを特徴とする請求項15に記載の半導体装置。
- 前記クロック信号の伝播タイミングが調整されるたびに、前記カウンタ回路はリセットされることを特徴とする請求項15又は16に記載の半導体装置。
- 前記タイミング調整回路ブロックは、
前記カウンタ回路からの出力信号を受け、前記伝達信号の伝播タイミングの調整が成功か否かを判定し、その判定が成功である場合にタイミング検査を終了する終了信号を出力する判定回路を有していることを特徴とする請求項16に記載の半導体装置。 - 前記終了信号は、前記判定回路に所定値を超える信号数が入力されたときに出力されることを特徴とする請求項18に記載の半導体装置。
- 前記タイミング調整回路ブロックは、
前記伝達信号の伝播タイミングを決定するクロック信号に基づいて、前記伝達信号の伝播タイミングを判定するためのパルス信号を生成して出力するパルス信号生成回路と、
少なくとも1つの遅延素子を有し、前記伝達信号に遅延を付加する遅延素子ブロックと、
少なくとも1つのヒューズ素子を有すると共に、該ヒューズ素子が前記パルス信号と前記遅延素子ブロックを通過した伝達信号とに基づいて溶断されるヒューズ回路とにより構成されていることを特徴とする請求項1に記載の半導体装置。 - 前記パルス信号は、前記伝達信号の前記クロック信号に対するセットアップ期間及びホールド期間のうちの少なくとも一方を含む信号確定期間を包含する信号であることを特徴とする請求項20に記載の半導体装置。
- 前記パルス信号は、外部からの信号により、前記セットアップ期間及びホールド期間の少なくとも一方を選択できることを特徴とする請求項21に記載の半導体装置。
- 前記パルス信号生成回路は、前記クロック信号と前記伝達信号との論理演算により生成されることを特徴とする請求項20に記載の半導体装置。
- 前記パルス信号は外部に出力されることを特徴とする請求項23に記載の半導体装置。
- 前記伝達信号に対する伝播タイミングの調整は、該調整が終了するまで繰り返して行なわれることを特徴とする請求項20に記載の半導体装置。
- 前記第1の回路ブロックに前記入力信号を生成して出力する入力パターン生成回路をさらに備え、
前記入力パターン生成回路は、前記比較制御回路からの比較結果が不一致である場合に活性化されることを特徴とする請求項1に記載の半導体装置。 - 前記第1の保持回路は、不揮発性メモリ回路であることを特徴とする請求項5に記載の半導体装置。
- 前記タイミング調整回路ブロックは、前記伝達信号の伝播タイミングを更新した更新情報を保持する第2の保持回路を有し、
前記更新情報は、伝播タイミングの検査の終了後に前記第2の保持回路から前記不揮発性メモリ回路に書き込まれることを特徴とする請求項27に記載の半導体装置。 - 前記不揮発性メモリ回路に電源電圧を供給する内部電源回路をさらに備えていることを特徴とする請求項27又は28に記載の半導体装置。
- 前記不揮発性メモリ回路は、外部から電源電圧が供給されることを特徴とする請求項27又は28に記載の半導体装置。
- 前記比較制御回路は、
前記入力信号と前記出力信号との比較結果が不一致である場合に、前記タイミング調整回路に対してタイミング調整制御信号を出力する制御回路を有しており、
前記タイミング調整回路ブロックは、
前記タイミング調整制御信号を受け、受けたタイミング調整制御信号の信号数をカウントし、該信号数を電気的に保持するカウンタ回路と、
少なくとも1つの遅延素子を有し、前記タイミング調整制御信号の信号数に応じた遅延量を前記伝達信号に付加する遅延素子ブロックと、
前記カウンタ回路と同等の機能を有する不揮発性メモリ回路とにより構成され、
前記カウンタ回路及び不揮発性メモリ回路からの出力信号は、そのうちのいずれか一方が前記遅延素子ブロックに選択的に入力され、
前記不揮発性メモリ回路は、前記カウンタ回路からの出力信号に基づいて前記信号数が書き込まれることを特徴とする請求項1に記載の半導体装置。 - 前記カウンタ回路からの出力値が変わるたびに、前記不揮発性メモリ回路に前記出力値を書き込むことを特徴とする請求項31に記載の半導体装置。
- 前記不揮発性メモリ回路は、前記伝達信号の伝播タイミングの検査中にのみ書き込まれることを特徴とする請求項32に記載の半導体装置。
- 前記不揮発性メモリ回路は、前記伝達信号の伝播タイミングの検査後に前記遅延素子ブロックと接続されることを特徴とする請求項31に記載の半導体装置。
- 前記第1の回路ブロック及び第2の回路ブロックのうちの一方はメモリ回路ブロックであることを特徴とする請求項1〜34のうちのいずれか1項に記載の半導体装置。
- 前記伝達信号の伝播タイミングを決定するクロック信号の伝搬タイミングを変更するのに同期して、前記メモリ回路ブロックからの出力信号の出力タイミングをも変更する出力タイミング変更回路をさらに備えていることを特徴とする請求項35に記載の半導体装置。
- 前記出力タイミング変更回路は、前記メモリ回路ブロックの内部に形成されていることを特徴とする請求項36に記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003039188A JP4163974B2 (ja) | 2003-02-18 | 2003-02-18 | 半導体装置 |
US10/773,315 US7183829B2 (en) | 2003-02-18 | 2004-02-09 | Semiconductor device including a plurality of circuit blocks provided on a chip and having different functions |
CNB2004100039474A CN1305137C (zh) | 2003-02-18 | 2004-02-10 | 半导体器件 |
TW093103744A TW200421428A (en) | 2003-02-18 | 2004-02-17 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003039188A JP4163974B2 (ja) | 2003-02-18 | 2003-02-18 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004253420A JP2004253420A (ja) | 2004-09-09 |
JP4163974B2 true JP4163974B2 (ja) | 2008-10-08 |
Family
ID=32844464
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003039188A Expired - Fee Related JP4163974B2 (ja) | 2003-02-18 | 2003-02-18 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7183829B2 (ja) |
JP (1) | JP4163974B2 (ja) |
CN (1) | CN1305137C (ja) |
TW (1) | TW200421428A (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050246599A1 (en) * | 2004-04-30 | 2005-11-03 | Texas Instruments Incorporated | System and method for testing input and output characterization on an integrated circuit device |
JP4304124B2 (ja) * | 2004-06-18 | 2009-07-29 | パナソニック株式会社 | 半導体装置 |
JP5649293B2 (ja) * | 2009-08-27 | 2015-01-07 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | メモリモジュール |
JP5381767B2 (ja) * | 2010-02-09 | 2014-01-08 | 日本電気株式会社 | 半導体集積回路及び半導体集積回路の試験方法 |
JP2013206255A (ja) * | 2012-03-29 | 2013-10-07 | Elpida Memory Inc | 半導体装置及びその動作タイミング調整方法 |
US9442842B2 (en) * | 2013-08-19 | 2016-09-13 | Sandisk Technologies Llc | Memory system performance configuration |
CN108241405B (zh) * | 2016-12-26 | 2020-11-06 | 深圳比亚迪微电子有限公司 | 片上时钟电路和片上时钟信号的生成方法 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03238555A (ja) | 1990-02-15 | 1991-10-24 | Nec Corp | タイミング調整システム |
US5210700A (en) * | 1990-02-20 | 1993-05-11 | International Business Machines Corporation | Automatic delay adjustment for static timing analysis |
JP2563663B2 (ja) * | 1990-08-20 | 1996-12-11 | 松下電器産業株式会社 | 論理設計処理装置およびタイミング調整方法 |
JPH0792235A (ja) * | 1993-09-25 | 1995-04-07 | Nec Corp | 半導体装置及びその遅延時間測定方法 |
JPH1131964A (ja) * | 1997-07-11 | 1999-02-02 | Hitachi Ltd | 論理回路 |
JPH1154626A (ja) * | 1997-08-06 | 1999-02-26 | Fujitsu Ltd | タイミング調整軽減を考慮したlsiのレイアウト設計装置及びレイアウト設計方法並びにlsiのレイアウト設計プログラムを記録した記録媒体 |
US5930182A (en) * | 1997-08-22 | 1999-07-27 | Micron Technology, Inc. | Adjustable delay circuit for setting the speed grade of a semiconductor device |
JPH11265313A (ja) * | 1998-03-18 | 1999-09-28 | Hitachi Ltd | 記憶装置 |
US6194926B1 (en) * | 1998-04-16 | 2001-02-27 | Matsushita Electric Industrial Co., Ltd. | Operation timing controllable system |
JP4201878B2 (ja) * | 1998-05-07 | 2008-12-24 | 株式会社ルネサステクノロジ | 半導体装置及び試験ボード |
US6158030A (en) * | 1998-08-21 | 2000-12-05 | Micron Technology, Inc. | System and method for aligning output signals in massively parallel testers and other electronic devices |
JP3753355B2 (ja) * | 1998-11-10 | 2006-03-08 | 株式会社ルネサステクノロジ | 半導体装置 |
JP3654013B2 (ja) | 1998-11-24 | 2005-06-02 | 松下電器産業株式会社 | 半導体装置及びそのテスト方法 |
US6338144B2 (en) * | 1999-02-19 | 2002-01-08 | Sun Microsystems, Inc. | Computer system providing low skew clock signals to a synchronous memory unit |
US6470458B1 (en) * | 1999-07-29 | 2002-10-22 | International Business Machines Corporation | Method and system for data processing system self-synchronization |
US6691214B1 (en) * | 2000-08-29 | 2004-02-10 | Micron Technology, Inc. | DDR II write data capture calibration |
JP5323292B2 (ja) * | 2000-11-10 | 2013-10-23 | 株式会社ジャパンディスプレイセントラル | 液晶駆動回路 |
JP2002216481A (ja) * | 2001-01-19 | 2002-08-02 | Hitachi Ltd | 半導体集積回路装置 |
JP2003016125A (ja) * | 2001-06-27 | 2003-01-17 | Nec Microsystems Ltd | 半導体集積回路の設計方法 |
US6426662B1 (en) * | 2001-11-12 | 2002-07-30 | Pericom Semiconductor Corp. | Twisted-ring oscillator and delay line generating multiple phases using differential dividers and comparators to match delays |
-
2003
- 2003-02-18 JP JP2003039188A patent/JP4163974B2/ja not_active Expired - Fee Related
-
2004
- 2004-02-09 US US10/773,315 patent/US7183829B2/en not_active Expired - Lifetime
- 2004-02-10 CN CNB2004100039474A patent/CN1305137C/zh not_active Expired - Fee Related
- 2004-02-17 TW TW093103744A patent/TW200421428A/zh unknown
Also Published As
Publication number | Publication date |
---|---|
TW200421428A (en) | 2004-10-16 |
JP2004253420A (ja) | 2004-09-09 |
US20040160256A1 (en) | 2004-08-19 |
US7183829B2 (en) | 2007-02-27 |
CN1305137C (zh) | 2007-03-14 |
CN1523667A (zh) | 2004-08-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4833214B2 (ja) | 差異感知技術による低電圧プログラマブルeFUSE | |
US5878055A (en) | Method and apparatus for verifying a single phase clocking system including testing for latch early mode | |
US8145964B2 (en) | Scan test circuit and scan test control method | |
WO2001017112A1 (en) | Integrated circuit including dedicated and programmable logic | |
JP4163974B2 (ja) | 半導体装置 | |
CN105575436B (zh) | 可编程控制多晶熔丝电路及包含该电路的集成电路 | |
US20080209292A1 (en) | Circuit for controlling voltage fluctuation in integrated circuit | |
US8531196B1 (en) | Delay test circuitry | |
US6269462B1 (en) | Selectable sense amplifier delay circuit and method | |
US20080133989A1 (en) | Method And Apparatus For Scan Chain Circuit AC Test | |
TW201632906A (zh) | 用於元件集合的高效測試的通信及控制拓撲結構 | |
US7228515B2 (en) | Methods and apparatuses for validating AC I/O loopback tests using delay modeling in RTL simulation | |
JP2001004712A (ja) | メモリ混載半導体集積回路装置及びそのテスト方法 | |
US7284171B2 (en) | Integrated circuit device | |
JP2000230966A (ja) | マスタ・スレーブ・フリップ・フロップ走査動作中のシュート・スルー事象を除去する方法及び装置 | |
Ng et al. | A March 5n FSM-Based Memory Built-In Self-Test (MBIST) Architecture with Diagnosis Capabilities | |
JPH09269359A (ja) | 集積回路テスト装置 | |
JP3527161B2 (ja) | 半導体集積回路装置及びクロックスキューの検証方法 | |
TWI729938B (zh) | 記憶體裝置以及記憶體的測試方法 | |
JP2001296334A (ja) | 集積回路および故障検出方法 | |
JP2011002377A (ja) | 半導体装置及び半導体装置の試験方法 | |
KR100267782B1 (ko) | 타이밍체크가 가능한 칩(chip) | |
JP3908175B2 (ja) | 半導体集積回路およびその評価回路 | |
US7386773B2 (en) | Method and system for testing distributed logic circuitry | |
JP2003091569A (ja) | 半導体集積回路設計方法、半導体集積回路、電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070402 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070911 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071019 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080701 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080725 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120801 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |