JPH04265873A - 遅延時間測定回路付論理回路 - Google Patents
遅延時間測定回路付論理回路Info
- Publication number
- JPH04265873A JPH04265873A JP3027034A JP2703491A JPH04265873A JP H04265873 A JPH04265873 A JP H04265873A JP 3027034 A JP3027034 A JP 3027034A JP 2703491 A JP2703491 A JP 2703491A JP H04265873 A JPH04265873 A JP H04265873A
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- JP
- Japan
- Prior art keywords
- circuit
- input
- output
- delay time
- logic circuit
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は遅延時間測定回路付論理
回路に関する。
回路に関する。
【0002】
【従来の技術】従来、この種の論理回路は、遅延時間測
定回路が付加されていなかった。
定回路が付加されていなかった。
【0003】
【発明が解決しようとする課題】上述した従来の論理回
路は、遅延時間測定回路が付加されていない為、該論理
回路の遅延時間を正確に測定する事ができないという欠
点がある。
路は、遅延時間測定回路が付加されていない為、該論理
回路の遅延時間を正確に測定する事ができないという欠
点がある。
【0004】
【課題を解決するための手段】本発明の遅延時間測定回
路付論理回路は、論理回路の入力前段と出力後段にレジ
スタ回路を付加し、さらに遅延時間の比較参照の為に該
論理回路の入力から出力へ該論理回路を通らないパスを
有している。
路付論理回路は、論理回路の入力前段と出力後段にレジ
スタ回路を付加し、さらに遅延時間の比較参照の為に該
論理回路の入力から出力へ該論理回路を通らないパスを
有している。
【0005】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の一実施例を示すブロック図である。 遅延時間の測定対象である論理回路1の入力前段には、
通常入力31と遅延時間測定テストデータ入力11を切
換える為のセレクタ回路30が付加される。さらにセレ
クタ回路30のテストデータ入力にはレジスタ回路10
が挿入されている。テストデータ入力11からのデータ
をレジスタ回路10に取り込み出力する為の制御は、テ
ストクロックA12を用いて行なう。又、通常入力31
とテストデータ入力の切変えは、テストモード入力32
を用いて行なう。
る。図1は本発明の一実施例を示すブロック図である。 遅延時間の測定対象である論理回路1の入力前段には、
通常入力31と遅延時間測定テストデータ入力11を切
換える為のセレクタ回路30が付加される。さらにセレ
クタ回路30のテストデータ入力にはレジスタ回路10
が挿入されている。テストデータ入力11からのデータ
をレジスタ回路10に取り込み出力する為の制御は、テ
ストクロックA12を用いて行なう。又、通常入力31
とテストデータ入力の切変えは、テストモード入力32
を用いて行なう。
【0006】論理回路1の出力後段には、論理回路1の
入力からのリファレンスパス33の信号を切変える為の
セレクタ回路40が付加され、その切換えはリファレン
スモード入力41を用いて行なう。セレクタ回路40の
出力は、通常出力42とテストデータ出力を取り込む為
のレジスタ回路20の入力に接続される。レジスタ回路
20への取り込み出力の制御は、テストクロックB21
を用いて行なわれ、テストデータ出力22において観測
される。通常に論理回路1を用いる時は、セレクタ回路
30の出力をテストモード入力32によって通常入力3
1の信号に選択し、セレクタ回路40の出力をリファレ
ンスモード入力41によって論理回路1の出力信号に選
択する事により通常入力31→セレクタ回路30→論理
回路1→セレクタ回路40→通常出力42のパスを生成
する。
入力からのリファレンスパス33の信号を切変える為の
セレクタ回路40が付加され、その切換えはリファレン
スモード入力41を用いて行なう。セレクタ回路40の
出力は、通常出力42とテストデータ出力を取り込む為
のレジスタ回路20の入力に接続される。レジスタ回路
20への取り込み出力の制御は、テストクロックB21
を用いて行なわれ、テストデータ出力22において観測
される。通常に論理回路1を用いる時は、セレクタ回路
30の出力をテストモード入力32によって通常入力3
1の信号に選択し、セレクタ回路40の出力をリファレ
ンスモード入力41によって論理回路1の出力信号に選
択する事により通常入力31→セレクタ回路30→論理
回路1→セレクタ回路40→通常出力42のパスを生成
する。
【0007】次に図2に示すタイムチャートを用いて論
理回路1の遅延時間を測定する方法について説明する。 初めにテストモード入力32によってセレクタ回路30
を切換えてテストデータ入力11側の信号を選択する。 又、リファレンスモード入力41によってセレクタ回路
40を切換えてリファレンスパス33の信号を選択する
。さて、テストクロックA12の信号を立上げるとテス
トデータ入力11の信号がレジスタ回路10に取り込ま
れ次段のセレクタ回路30を通り、リファレンスパス3
3を経由してセレクタ回路40を通ってレジスタ回路4
0のデータ入力に伝搬する。
理回路1の遅延時間を測定する方法について説明する。 初めにテストモード入力32によってセレクタ回路30
を切換えてテストデータ入力11側の信号を選択する。 又、リファレンスモード入力41によってセレクタ回路
40を切換えてリファレンスパス33の信号を選択する
。さて、テストクロックA12の信号を立上げるとテス
トデータ入力11の信号がレジスタ回路10に取り込ま
れ次段のセレクタ回路30を通り、リファレンスパス3
3を経由してセレクタ回路40を通ってレジスタ回路4
0のデータ入力に伝搬する。
【0008】その後テストクロックB21の信号を立上
げるとレジスタ回路40に伝搬した信号が取り込まれテ
ストデータ出力22に出力される。そこで、テストクロ
ックB21の信号を立上げる時間をテストクロックA1
2の信号を立上げた時間に近づけて行くとレジスタ回路
20のデータ入力への信号伝搬が間に合わず、レジスタ
回路20に信号が取り込めないポイントがある。その時
のテストクロックA12の信号の立上がりからテストク
ロックB21の信号の立上がりまでの遅延時間tpd1
はレジスタ回路10のテストクロックA12からの遅延
時間,セレクタ回路30の遅延時間,セレクタ回路40
の遅延時間、及びレジスタ回路20のセットアップ時間
の和を表わす。
げるとレジスタ回路40に伝搬した信号が取り込まれテ
ストデータ出力22に出力される。そこで、テストクロ
ックB21の信号を立上げる時間をテストクロックA1
2の信号を立上げた時間に近づけて行くとレジスタ回路
20のデータ入力への信号伝搬が間に合わず、レジスタ
回路20に信号が取り込めないポイントがある。その時
のテストクロックA12の信号の立上がりからテストク
ロックB21の信号の立上がりまでの遅延時間tpd1
はレジスタ回路10のテストクロックA12からの遅延
時間,セレクタ回路30の遅延時間,セレクタ回路40
の遅延時間、及びレジスタ回路20のセットアップ時間
の和を表わす。
【0009】次にリファレンスモード入力41によって
セレクタ回路40を切換えて論理回路1の出力信号を選
択して、上述したと同様な操作を行なった時のテストク
ロックA12の信号の立上がりからテストクロックB2
1の信号の立上がりまでの遅延時間tpd2は、レジス
タ回路10のテストクロックA12からの遅延時間,セ
レクタ回路30の遅延時間,論理回路1の遅延時間,セ
レクタ回路40の遅延時間,及びレジスタ回路20のセ
ットアップ時間の和を表わす。従ってtpd2とtpd
1の遅延時間の差はまさしく論理回路1の遅延時間に他
ならない。なお、論理回路1への通常入力にレジスタ回
路が付加していても実使用上問題がない時は、セレクタ
回路30は無くても良い。
セレクタ回路40を切換えて論理回路1の出力信号を選
択して、上述したと同様な操作を行なった時のテストク
ロックA12の信号の立上がりからテストクロックB2
1の信号の立上がりまでの遅延時間tpd2は、レジス
タ回路10のテストクロックA12からの遅延時間,セ
レクタ回路30の遅延時間,論理回路1の遅延時間,セ
レクタ回路40の遅延時間,及びレジスタ回路20のセ
ットアップ時間の和を表わす。従ってtpd2とtpd
1の遅延時間の差はまさしく論理回路1の遅延時間に他
ならない。なお、論理回路1への通常入力にレジスタ回
路が付加していても実使用上問題がない時は、セレクタ
回路30は無くても良い。
【0010】
【発明の効果】以上説明したように本発明は、論理回路
の入力前段と出力後段にレジスタ回路を付加し、さらに
遅延時間の比較参照の為に該論理回路の入力から出力へ
該論理回路を通らないパスを設けてやる事により、該論
理回路の遅延時間を正確に測定できる効果がある。
の入力前段と出力後段にレジスタ回路を付加し、さらに
遅延時間の比較参照の為に該論理回路の入力から出力へ
該論理回路を通らないパスを設けてやる事により、該論
理回路の遅延時間を正確に測定できる効果がある。
【図1】本発明の一実施例を示すブロック図である。
【図2】図1の動作を説明するためのタイムチャートで
ある。
ある。
【符号の説明】
1 論理回路
10,20 レジスタ回路
30 セレクタ回路
33 リファレンスパス
40 セレクタ回路
Claims (1)
- 【請求項1】 集積回路内部の特定の論理回路の遅延
時間を測定する為に該論理回路の入力前段と出力後段に
レジスタ回路を付加し、さらに遅延時間の比較参照の為
に該論理回路の入力から出力へ該論理回路を通らないパ
スを設けた事を特徴とする遅延時間測定回路付論理回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3027034A JPH04265873A (ja) | 1991-02-21 | 1991-02-21 | 遅延時間測定回路付論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3027034A JPH04265873A (ja) | 1991-02-21 | 1991-02-21 | 遅延時間測定回路付論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04265873A true JPH04265873A (ja) | 1992-09-22 |
Family
ID=12209787
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3027034A Pending JPH04265873A (ja) | 1991-02-21 | 1991-02-21 | 遅延時間測定回路付論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04265873A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0792235A (ja) * | 1993-09-25 | 1995-04-07 | Nec Corp | 半導体装置及びその遅延時間測定方法 |
JP2001266593A (ja) * | 2000-03-23 | 2001-09-28 | Oki Micro Design Co Ltd | 半導体集積回路 |
CN103163449A (zh) * | 2013-04-01 | 2013-06-19 | 河海大学常州校区 | 信号电路时延检测*** |
-
1991
- 1991-02-21 JP JP3027034A patent/JPH04265873A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0792235A (ja) * | 1993-09-25 | 1995-04-07 | Nec Corp | 半導体装置及びその遅延時間測定方法 |
JP2001266593A (ja) * | 2000-03-23 | 2001-09-28 | Oki Micro Design Co Ltd | 半導体集積回路 |
CN103163449A (zh) * | 2013-04-01 | 2013-06-19 | 河海大学常州校区 | 信号电路时延检测*** |
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