JP4854456B2 - 半導体集積回路及び試験方法 - Google Patents
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Description
以下に、本発明の半導体集積回路及び試験方法の各実施例を、図3以降と共に説明する。
(付記1) 伝搬遅延試験時にキャプチャされるパスに含まれ、出力バス上の出力段のバッファを有する入出力セルと、
該入出力セルの該出力バス及び入力バスに接続された、外部負荷又は試験装置が接続可能な端子とを備え、
該入出力セルは、該出力段のバッファの出力側でループバックする第1のパスと、該出力段のバッファの出力側でループバックする第2のパスとを切り替え可能な切り替え手段を有し、
通常動作時には該第1のパスが選択され、該伝搬遅延試験時には該第2のパスが選択されることを特徴とする半導体集積回路。
(付記2) 該切り替え手段は、該半導体集積回路内部或いは外部から入力される試験信号に応答して該第1及び第2のパスを切り替えることを特徴とする付記1記載の半導体集積回路。
(付記3) 複数のフリップフロップで構成されたバウンダリスキャンチェーンを備え、
該伝搬遅延試験時にキャプチャされるパスの始点及び終点は、該バウンダリスキャンチェーン中の任意の異なる2つのフリップフロップで構成されることを特徴とする付記1又は2記載の半導体集積回路。
(付記4) 該入出力セルは、
該出力バス上に設けられた入力段のバッファ及び該出力段のバッファと、
該入力バス上に設けられた入力段のバッファ及び出力段のバッファとを有し、
該第1のパスは、該出力バス上の該入力段のバッファと該出力段のバッファ及び該入力バス上の該入力段のバッファと該出力段のバッファを含み、
該第2のパスは、該出力バス上の該入力段のバッファ及び該入力バス上の該出力段のバッファのみを含むことを特徴とする付記3記載の半導体集積回路。
(付記5) 該入出力セルは、
該出力バス上に設けられた入力段のバッファ及び該出力段のバッファと、
該入力バス上に設けられた出力段のバッファとを有し、
該第1のパスは、該出力バス上の該入力段のバッファと該出力段のバッファ及び該入力バス上の該出力段のバッファを含み、
該第2のパスは、該出力バス上の該入力段のバッファ及び該入力バス上の該出力段のバッファのみを含むことを特徴とする付記3記載の半導体集積回路。
(付記6) 該出力バス上の該出力段のバッファは、該バウンダリスキャンチェーン中の任意の1つのフリップフロップの出力で制御されることを特徴とする付記4又は5記載の半導体集積回路。
(付記7) 該試験信号を生成する、IEEE std 1149.1 Standard Test Access Port and Boundary-Scan Architectureなる規格に適合したTAPC(Test Access Port Controller)を更に備えたことを特徴とする、付記2記載の半導体集積回路。
(付記8) 伝搬遅延試験時にキャプチャされるパスに含まれ出力バス上の出力段のバッファを有する入出力セルと、該入出力セルの該出力バス及び入力バスに接続された外部負荷又は試験装置が接続可能な端子とを備えた半導体集積回路の試験方法であって、
通常動作時には該出力段のバッファの出力側でループバックする第1のパスが選択され、該伝搬試験時には該出力段のバッファの出力側でループバックする第2のパスが選択されるように該入出力セル内の切り替え手段を制御することを特徴とする試験方法。
(付記9) 該半導体集積回路内部或いは外部から試験信号を該切り替え手段に入力して、該伝搬遅延試験時には該第2のパスを選択させることを特徴とする付記8記載の試験方法。
(付記10) 該半導体集積回路は複数のフリップフロップで構成されたバウンダリスキャンチェーンを備え、
該伝搬遅延試験時にキャプチャされるパスの始点及び終点を該バウンダリスキャンチェーン中の任意の異なる2つのフリップフロップで構成することを特徴とする付記8又は9記載の試験方法。
(付記11) 該試験信号は、該半導体集積回路内に設けられたIEEE std 1149.1 Standard Test Access Port and Boundary-Scan Architectureなる規格に適合したTAPC(Test Access Port Controller)により生成することを特徴とする、付記9記載の試験方法。
3−1〜3−4 システム回路
5 IOパッド
8 外部負荷
6−1〜6−5 フリップフロップ
11 LSI回路
14 IOセル
18 制御パッド
SW1,SW2 切り替え部
Claims (2)
- 伝搬遅延試験時にキャプチャされるパスに含まれ、出力バス上の出力段のバッファを有する入出力セルと、
該入出力セルの該出力バス及び入力バスに接続された、外部負荷又は試験装置が接続可能な端子と、
試験信号を生成する、IEEE std 1149.1 Standard Test Access Port and Boundary-Scan Architectureなる規格に適合したTAPC(Test Access Port Controller)と、
複数のフリップフロップで構成されたバウンダリスキャンチェーンを備え、
該入出力セルは、該試験信号に応答して該出力段のバッファの出力側でループバックする第1のパスと、該出力段のバッファの入力側でループバックする第2のパスとを切り替え可能な切り替え手段を有し、
該伝搬遅延試験以外の動作時には該第1のパスが選択され、該伝搬遅延試験時には該第2のパスが選択され、
該伝搬遅延試験時にキャプチャされるパスの始点及び終点は、該バウンダリスキャンチェーン中の任意の異なる2つのフリップフロップで構成され
該入出力セルは、
該出力バス上に設けられた入力段のバッファ及び該出力段のバッファと、
該入力バス上に設けられた入力段のバッファ及び出力段のバッファとを有し、
該第1のパスは、該出力バス上の該入力段のバッファと該出力段のバッファ及び該入力バス上の該入力段のバッファと該出力段のバッファを含み、
該第2のパスは、該出力バス上の該入力段のバッファ及び該入力バス上の該出力段のバッファのみを含み、
該出力バス上の該出力段のバッファは、該バウンダリスキャンチェーン中の任意の1つのフリップフロップの出力で制御されることを特徴とする半導体集積回路。 - 伝搬遅延試験時にキャプチャされるパスに含まれ、出力バス上の出力段のバッファを有する入出力セルと、
該入出力セルの該出力バス及び入力バスに接続された、外部負荷又は試験装置が接続可能な端子と、
試験信号を生成する、IEEE std 1149.1 Standard Test Access Port and Boundary-Scan Architectureなる規格に適合したTAPC(Test Access Port Controller)と、
複数のフリップフロップで構成されたバウンダリスキャンチェーンを備え、
該入出力セルは、該試験信号に応答して該出力段のバッファの出力側でループバックする第1のパスと、該出力段のバッファの入力側でループバックする第2のパスとを切り替え可能な切り替え手段を有し、
該伝搬遅延試験以外の動作時には該第1のパスが選択され、該伝搬遅延試験時には該第2のパスが選択され、
該伝搬遅延試験時にキャプチャされるパスの始点及び終点は、該バウンダリスキャンチェーン中の任意の異なる2つのフリップフロップで構成され、
該入出力セルは、
該出力バス上に設けられた入力段のバッファ及び該出力段のバッファと、
該入力バス上に設けられた出力段のバッファとを有し、
該第1のパスは、該出力バス上の該入力段のバッファと該出力段のバッファ及び該入力バス上の該出力段のバッファを含み、
該第2のパスは、該出力バス上の該入力段のバッファ及び該入力バス上の該出力段のバッファのみを含み、
該出力バス上の該出力段のバッファは、該バウンダリスキャンチェーン中の任意の1つのフリップフロップの出力で制御されることを特徴とする半導体集積回路。
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