JPH0778877A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】電源配線に生じるノイズ等の影響を受けること
なく正常な動作が可能な半導体装置を提供する。 【構成】半導体基板５１上には高電位側電源の電源パッ
ド５２と低電位側電源（接地側）の電源パッド５３と各
電源配線５４，５５とが形成されている。各配線５４，
５５は、メモリセルアレイやデコーダ等から構成される
各回路群５６へ電源を供給している。配線５４（５５）
は、各回路群５６の配置されている部分の右端部α（左
端部β）まで、回路群５６に接続されることなく配線さ
れている。配線５４は電源パッド５２に近い位置にある
回路群５６から順次接続され、配線５５は電源パッド５
３から遠い位置にある回路群５６から順次接続されてい
る。そのため、配線５４の電圧降下と配線５５の電圧上
昇とが相反し、各回路群５６からみたときの各配線５
４，５５間の電位差は、各電源パッド５２、５３に対す
る回路群５６の位置に関係なく、ほぼ均一になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に係り、詳し
くは、半導体基板上における電源パッドの配置および電
源配線パターンに関するものである。

【０００２】近年、半導体装置においては、低い電源電
圧で動作させることにより消費電力を低減することが求
められている。しかし、電源電圧が低くなると、接地に
生じるノイズ等の影響を受け易くなり、誤動作の危険性
が増すことになる。特に、半導体記憶装置においては、
高集積化および大容量化に伴い、電源電圧の低下による
影響を受けやすい。そこで、半導体記憶装置を代表とす
る半導体装置では、電源パッドの配置および電源配線パ
ターンを検討することにより、低い電源電圧で動作させ
た場合でも、上記のような影響を受け難くすることが要
求されている。

【０００３】

【従来の技術】現在、ＪＥＤＥＣの規格により、半導体
記憶装置の電源パッドは、基板の左右中央部に設けるこ
とが定められている。

【０００４】図６〜図８に、従来の半導体記憶装置にお
ける電源パッドの配置および電源配線パターンの代表例
を示す。半導体基板５１上には、高電位側電源の電源パ
ッド５２と、低電位側電源（接地側）の電源パッド５３
と、各電源パッド５２，５３に接続される各電源配線５
４，５５とが形成されている。各電源配線５４，５５は
それぞれ分岐して、基板５１上に配置された各回路群５
６へ電源を供給している。尚、各回路群５６は、メモリ
セルアレイおよびデコーダ等から構成されている。

【０００５】図６および図７はそれぞれ、半導体記憶装
置の基板全体の左半分および右半分を示している。つま
り、図６に示す基板５１の右側には、図６に示すのと同
じ基板５１が線対称で配置されるか、または図７に示す
基板５１が配置される。同様に、図７に示す基板５１の
左側には、図６に示す基板５１が配置される。その結
果、各電源パッド５２，５３は、基板５１の左右中央部
に配置されることになる。

【０００６】図８に示す例では、各電源パッド５２，５
３が２つずつ基板の左右中央部に設けられている。尚、
図８では、２つの電源パッドを区別するために、同じ符
号（５２，５３）の末尾に「ａ」または「ｂ」を付して
ある（５２ａ，５２ｂ，５３ａ，５３ｂ）。

【０００７】

【発明が解決しようとする課題】ところで、図６〜図８
に示す従来例では、各回路群５６と各電源配線５４，５
５との接続位置について、特別な考慮は払われていな
い。そのため、原則として、各電源配線５４，５５は、
各電源パッド５２，５３（５２ａ〜５３ｂ）に近い位置
にある各回路群５６から順次接続されている。

【０００８】しかし、各電源配線５４，５５は配線抵抗
をもっている。そのため、高電位側の電源配線５４の電
圧は、電源パッド５２から離れるに従って降下する。反
対に、低電位側（接地側）の電源配線５５の電圧は、電
源パッド５３から離れるに従って上昇する。各電源配線
５４，５５の配線抵抗は、半導体記憶装置の高集積化に
伴い、各電源配線５４，５５の線幅が狭くなるにつれて
大きくなる。つまり、高集積化に従って、上記電源配線
５４の電圧降下および電源配線５５の電圧上昇も大きく
なってゆく。

【０００９】各回路群５６に供給される電源電圧は、そ
の回路群５６に接続される各電源配線５４，５５間の電
位差に等しい。従って、各電源パッド５２，５３（５２
ａ〜５３ｂ）から離れた位置にある回路群５６に供給さ
れる電源電圧は、各電源パッド５２，５３（５２ａ〜５
３ｂ）に近い位置にある回路群５６に供給される電源電
圧に比べて低くなる。

【００１０】回路群５６に供給される電源電圧が低下す
ると、回路群５６を構成するトランジスタの動作能力が
低下する上に、低電位側（接地側）の電源配線５５に生
じるノイズの影響を受け易くなる。その結果、回路群５
６の誤動作の危険性が増すことになる。

【００１１】例えば、回路群５６に供給される電源電圧
が５Ｖ（すなわち、各電源配線５４，５５間の電位差が
５Ｖ）の場合、電源配線５５に＋１Ｖのノイズが生じた
としても、４Ｖの動作マージンが確保できる。しかし、
回路群５６に供給される電源電圧が３Ｖの場合には、電
源配線５５に＋１Ｖのノイズが生じると、動作マージン
が２Ｖしかなくなり、誤動作を招く可能性が大きくな
る。

【００１２】加えて、近年の半導体記憶装置では、電源
電圧を従来一般的であった５Ｖから３Ｖに低下させるこ
とにより、低消費電力を実現することが求められてい
る。このように低い電源電圧で半導体記憶装置を動作さ
せる場合、上記した問題はより顕著にあらわれることに
なる。

【００１３】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、電源配線に生じるノイ
ズ等の影響を受けることなく正常な動作が可能な半導体
装置を提供することにある。

【００１４】

【課題を解決するための手段】本発明は上記問題点を解
決するため、半導体基板上に高電位側電源パッドと低電
位側電源パッドと各回路群とが配置され、高電位側電源
パッドから各回路群へ電源を供給する高電位側電源配線
と、低電位側電源パッドから各回路群へ電源を供給する
低電位側電源配線とが配線された半導体装置において、
前記各回路群からみたときの高電位側電源配線における
電圧降下と低電位側電源配線における電圧上昇とが相反
するように各電源配線の配線パターンを定めることをそ
の要旨とする。

【００１５】

【作用】高電位側電源配線の電圧は高電位側電源パッド
から離れるに従って降下し、低電位側電源配線の電圧は
低電位側電源パッドから離れるに従って上昇する。従っ
て、各回路群からみたときの各電源配線間の電位差は、
各電源パッドに対する回路群の位置に関係なく、ほぼ均
一になる。そのため、特定の回路群のトランジスタの動
作能力だけが低下することはない。また、低電位側電源
配線にノイズが生じたとしても、各回路群の動作マージ
ンは同じになるため、特定の回路群だけがノイズの影響
を受けることはない。従って、各電源パッドに印加する
電源電圧を正確に管理するだけで、各回路群の誤動作を
確実に回避することができ、正常に動作させることが可
能になる。

【００１６】

【実施例】以下、本発明を具体化した各実施例を図１〜
図５に従って説明する。尚、図１〜図５において、図６
〜図８に示した従来例と同じ構成部材については符号を
等しくしてその詳細な説明を省略する。

【００１７】図１は、本発明を具体化した第１実施例の
半導体記憶装置における電源パッドの配置および電源配
線パターンを示す平面図である。尚、図１は、図６と同
様に、半導体記憶装置の基板全体の左半分を示してい
る。

【００１８】高電位側の電源配線５４は、基板５１上に
おいて各回路群５６の配置されている部分の右端部αま
で、回路群５６に接続されることなく配線されている。
一方、低電位側（接地側）の電源配線５５は、基板５１
上において各回路群５６の配置されている部分の左端部
βまで、回路群５６に接続されることなく配線されてい
る。そして、電源配線５４は、高電位側電源の電源パッ
ド５２に近い位置にある回路群５６から順次接続されて
いる。一方、電源配線５５は、低電位側電源（接地側）
の電源パッド５３から遠い位置にある回路群５６から順
次接続されている。

【００１９】ここで、各電源配線５４，５５の線幅は等
しくなっているため、各電源配線５４，５５において、
同一配線長の部分の配線抵抗は同一になる。ところで、
従来例と同様に、高電位側の電源配線５４の電圧は電源
パッド５２から離れるに従って降下し、低電位側（接地
側）の電源配線５５の電圧は電源パッド５３から離れる
に従って上昇する。従って、各回路群５６からみたとき
の各電源配線５４，５５間の電位差は、各電源パッド５
２、５３に対する回路群５６の位置に関係なく、ほぼ均
一になる。

【００２０】尚、各電源配線５４，５５は同一配線層に
形成されている。また、各電源配線５４，５５と各回路
群５６とを接続する接続線（図示略）は、各電源配線５
４，５５の配線層の下層の配線層に形成されている。そ
して、各電源配線５４，５５と前記接続線とをコンタク
トホールによって接続することにより、各電源配線５
４，５５から各回路群５６へ電源を供給している。従っ
て、各回路群５６からみたときの各電源配線５４，５５
間の電位差をほぼ均一にするためには、前記コンタクト
ホールによるコンタクト抵抗も、各回路群５６で等しく
なるようにする必要がある。

【００２１】図２は、図１に示す配線パターンの等価回
路である。各回路群５６（Ａ〜Ｆ）はメモリセルアレイ
およびデコーダ等から構成されているため、各回路群５
６（Ａ〜Ｆ）の回路規模が等しければ、各回路群５６
（Ａ〜Ｆ）へ供給される電流量はほぼ同一（ｉＡ）にな
る。そして、各電源パッド５２，５３から最も離れた回
路群５６（Ａ）からみた電源配線５４の電圧降下量ＶAH
は、電源配線５４の各部の配線抵抗RB,RF,RE,RD,R5によ
って式（１）で表される。同様に、回路群５６（Ａ）か
らみた電源配線５５の電圧上昇量ＶALは、電源配線５５
の各部の配線抵抗RR,RG,RC,R4,R1,R6 によって式（２）
で表される。

【００２２】 ＶAH＝６ｉ（RB＋RF）＋４ｉ・RE＋２ｉ・RD＋ｉ・R5 ………（１） ＶAL＝６ｉ（RR＋RG＋RC）＋３ｉ（R4＋R1）＋ｉ・R6 ………（２） 前記のように、各電源配線５４，５５において、同一配
線長の部分の配線抵抗は同一になるため、式（３）〜
（５）が成り立つ。

【００２３】 R1＝R2＝R3＝RD＝RE＝RF＝RO＝RP＝RQ＝r1 ………（３） R5＝R6＝R7＝R8＝R9＝RA＝RI＝RJ＝RK＝RL＝RM＝RN＝r2 ………（４） R4＝RH＝r3 ………（５） 電圧降下量ＶAHと電圧上昇量ＶALとの和は式（６）で表
される。

【００２４】 ＶAH＋ＶAL＝６ｉ（RR＋RG＋RB＋RC）＋１５ｉ・r1＋２ｉ・r2＋３ｉ・r3 ………（６） 同様にして、他の各回路群５６（Ｂ〜Ｆ）について電圧
降下量ＶAHと電圧上昇量ＶALとの和をとると、全て式
（６）に示すようになる。つまり、各回路群５６（Ａ〜
Ｆ）からみたときの各電源配線５４，５５間の電位差は
同じになっている。

【００２５】このように、本実施例においては、高電位
側の電源配線５４の電圧降下と、低電位側（接地側）の
電源配線５５の電圧上昇とが相反するように、各電源配
線５４，５５の配線パターンを定めている。その結果、
各回路群５６からみたときの各電源配線５４，５５間の
電位差（すなわち、各回路群５６に供給される電源電
圧）は、各電源パッド５２、５３に対する回路群５６の
位置に関係なく、ほぼ均一になる。そのため、従来例の
ように、特定の回路群５６のトランジスタの動作能力だ
けが低下することはない。また、配線５５にノイズが生
じたとしても、各回路群５６の動作マージンは同じにな
るため、特定の回路群５６だけがノイズの影響を受ける
ことはない。従って、各電源パッド５２，５３に印加す
る電源電圧を正確に管理するだけで、各回路群５６の誤
動作を確実に回避することができ、正常に動作させるこ
とが可能になる。

【００２６】このような本実施例による効果は、低い電
源電圧で半導体記憶装置を動作させる場合（電源電圧を
従来一般的であった５Ｖから３Ｖに低下させる場合な
ど）には、さらに有効性を発揮することになる。

【００２７】尚、本発明は上記実施例に限定されるもの
ではなく、以下のように実施してもよい。 １）図３は、本発明を具体化した第２実施例の半導体記
憶装置における電源パッドの配置および電源配線パター
ンを示す平面図である。また、図４は、本発明を具体化
した第３実施例の半導体記憶装置における電源パッドの
配置および電源配線パターンを示す平面図である。尚、
図３および図４は、図７と同様に、半導体記憶装置の基
板全体の左半分を示している。図５は、本発明を具体化
した第４実施例の半導体記憶装置における電源パッドの
配置および電源配線パターンを示す平面図である。尚、
図５は、図８と同様に、半導体記憶装置の基板全体を示
している。その他の構成および作用，効果について、第
２〜第４実施例は第１実施例と同じであるので説明を省
略する。

【００２８】２）各電源配線５４，５５は、同一配線層
ではなく、それぞれ異なる配線層に形成してもよい。 ３）各電源パッド５２，５３に印加する電圧を反対にし
てもよい。すなわち、電源パッド５２を低電位側にし、
電源パッド５３を高電位側にしてもよい。

【００２９】４）各回路群５６からみたときの各電源配
線５４，５５間の電位差を均一にしさえすればよい。従
って、各電源配線５４，５５の線幅を必ずしも等しくす
る必要はない。

【００３０】５）半導体記憶装置だけでなく、他の半導
体装置に適用してもよい。

【００３１】

【発明の効果】以上詳述したように本発明によれば、電
源配線に生じるノイズ等の影響を受けることなく正常な
動作が可能な半導体装置を提供することができるという
優れた効果がある。

【図面の簡単な説明】

【図１】本発明を具体化した第１実施例の半導体記憶装
置の平面図である。

【図２】図１に示す半導体記憶装置の等価回路図であ
る。

【図３】本発明を具体化した第２実施例の半導体記憶装
置の平面図である。

【図４】本発明を具体化した第３実施例の半導体記憶装
置の平面図である。

【図５】本発明を具体化した第４実施例の半導体記憶装
置の平面図である。

【図６】従来の半導体記憶装置の平面図である。

【図７】従来の半導体記憶装置の平面図である。

【図８】従来の半導体記憶装置の平面図である。

【符号の説明】

５１ 半導体基板 ５２ 高電位側電源パッド ５３ 低電位側電源パッド ５４ 高電位側電源配線 ５５ 低電位側電源配線 ５６ 回路群

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/401 Ｈ０１Ｌ 27/04 21/822 Ｇ１１Ｃ 11/34 ３４５ ３７１ Ｋ 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｄ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板（５１）上に高電位側電源パ
   ッド（５２）と低電位側電源パッド（５３）と各回路群
   （５６）とが配置され、高電位側電源パッド（５２）か
   ら各回路群（５６）へ電源を供給する高電位側電源配線
   （５４）と、低電位側電源パッド（５３）から各回路群
   （５６）へ電源を供給する低電位側電源配線（５５）と
   が配線された半導体装置において、 前記各回路群（５６）からみたときの高電位側電源配線
   （５４）における電圧降下と低電位側電源配線（５５）
   における電圧上昇とが相反するように各電源配線（５
   ４，５５）の配線パターンを定めることを特徴とする半
   導体装置。
2. 【請求項２】 請求項１に記載の半導体装置において、
   前記各電源配線（５４，５５）を同一配線層に形成する
   と共に、各電源配線（５４，５５）と各回路群（５６）
   とを接続する接続線を前記各電源配線（５４，５５）の
   配線層とは異なる層に形成し、それら各電源配線（５
   ４，５５）と各接続線とをコンタクトホールにて接続す
   ることを特徴とする半導体装置。
3. 【請求項３】 請求項１または請求項２に記載の半導体
   装置において、前記各電源パッド（５２，５３）を半導
   体基板の左右中央部に配置し、高電位側電源配線（５
   ４）または低電位側電源配線（５５）は半導体基板上に
   おいて各回路群（５６）の配置されている部分の一端部
   まで各回路群（５６）に接続することなく配線し、低電
   位側電源配線（５５）または高電位側電源配線（５４）
   は半導体基板上において各回路群（５６）の配置されて
   いる部分の他端部まで各回路群（５６）に接続すること
   なく配線し、高電位側電源配線（５４）または低電位側
   電源配線（５５）は高電位側電源パッド（５２）または
   低電位側電源パッド（５３）に近い位置にある回路群
   （５６）から順次接続し、低電位側電源配線（５５）ま
   たは高電位側電源配線（５４）は低電位側電源パッド
   （５３）または高電位側電源パッド（５２）から遠い位
   置にある回路群（５６）から順次接続することを特徴と
   する半導体装置。