JP3390408B2 - 半導体集積回路 - Google Patents
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【０００１】
【発明の属する技術分野】本発明は、機能マクロを備え
た半導体集積回路に関する。なお、図面において、ハッ
チング、模様等は、領域を表わすものとする。
た半導体集積回路に関する。なお、図面において、ハッ
チング、模様等は、領域を表わすものとする。
【０００２】
【従来の技術】図１０に機能マクロの一例としてメモリ
マクロを挙げる。図１０に示すようにメモリマクロは、
アドレスデコードブロック１０、メモリセルブロック１
１、アドレスブロック１２、データ入出力ブロック１３
等から構成されている。
マクロを挙げる。図１０に示すようにメモリマクロは、
アドレスデコードブロック１０、メモリセルブロック１
１、アドレスブロック１２、データ入出力ブロック１３
等から構成されている。
【０００３】通常、機能マクロ１は、面積を極力小さく
するために、各ブロックを最適化して作られる。そのた
め、図１１に示すように、第三メタル層からなる電源配
線２が不規則に配置されることになる。なお、第一及び
第二メタル層は、図示しないが、各ブロック内の電極や
配線として使われている。
するために、各ブロックを最適化して作られる。そのた
め、図１１に示すように、第三メタル層からなる電源配
線２が不規則に配置されることになる。なお、第一及び
第二メタル層は、図示しないが、各ブロック内の電極や
配線として使われている。
【０００４】図１２は機能マクロ１を半導体集積回路４
に配置した状態である。半導体集積回路４は、規則的に
配置された第五メタル層からなる電源配線５を有する。
に配置した状態である。半導体集積回路４は、規則的に
配置された第五メタル層からなる電源配線５を有する。
【０００５】図１３は図１２における破線部Ａを拡大し
て示したものである。図１３に示すように、機能マクロ
１を半導体集積回路４上に単純に配置すると、機能マク
ロ１の電源配線２と半導体集積回路４の電源配線５との
並びが異なるため、機能マクロ１の電源配線２と半導体
集積回路４の電源配線５とが重なる(接続される)個所Ｂ
が少なくなる。そのため、機能マクロ１への電源供給が
満足に行えないという問題があった。
て示したものである。図１３に示すように、機能マクロ
１を半導体集積回路４上に単純に配置すると、機能マク
ロ１の電源配線２と半導体集積回路４の電源配線５との
並びが異なるため、機能マクロ１の電源配線２と半導体
集積回路４の電源配線５とが重なる(接続される)個所Ｂ
が少なくなる。そのため、機能マクロ１への電源供給が
満足に行えないという問題があった。
【０００６】そこで、図１４に示す第一従来技術、又は
図１５に示す第二従来技術が採られていた。第一従来技
術は、隣接する機能マクロ１の電源配線２と半導体集積
回路４の電源配線５とを、第四メタル層からなる電源配
線６で補完するものである。第二従来技術は、機能マク
ロ１の電源配線２を半導体集積回路４の電源配線５に合
せて作り直すものである。
図１５に示す第二従来技術が採られていた。第一従来技
術は、隣接する機能マクロ１の電源配線２と半導体集積
回路４の電源配線５とを、第四メタル層からなる電源配
線６で補完するものである。第二従来技術は、機能マク
ロ１の電源配線２を半導体集積回路４の電源配線５に合
せて作り直すものである。
【０００７】
【発明が解決しようとする課題】しかしながら、第一従
来技術では、機能マクロ１での許容降下電圧を越えない
ように、第四メタル層からなる電源配線６の配線幅を定
量的に決める必要があった。そのため、配置条件が変わ
ると接続条件も変わるため、再計算が必要となるので、
配線幅を設定することが面倒であった。
来技術では、機能マクロ１での許容降下電圧を越えない
ように、第四メタル層からなる電源配線６の配線幅を定
量的に決める必要があった。そのため、配置条件が変わ
ると接続条件も変わるため、再計算が必要となるので、
配線幅を設定することが面倒であった。
【０００８】また、第二従来技術では、機能マクロ１の
電源配線２を半導体集積回路４の電源配線５に合せた
分、機能マクロ１の面積が増加してしまうという問題が
あった。
電源配線２を半導体集積回路４の電源配線５に合せた
分、機能マクロ１の面積が増加してしまうという問題が
あった。
【０００９】
【発明の目的】そこで、本発明の目的は、機能マクロの
電源配線のレイアウト又は位置が多少変わっても、新た
に設計し直すことなく、機能マクロの電源配線と半導体
集積回路の電源配線とを接続できる、半導体集積回路を
提供することにある。
電源配線のレイアウト又は位置が多少変わっても、新た
に設計し直すことなく、機能マクロの電源配線と半導体
集積回路の電源配線とを接続できる、半導体集積回路を
提供することにある。
【００１０】
【課題を解決するための手段】本発明に係る半導体集積
回路は、機能マクロ上に、当該機能マクロに電源電圧を
供給する第一の電源配線、第一の絶縁膜、電源端子、第
二の絶縁膜、及び第一の電源配線に電源電圧を供給する
第二の電源配線が順次積層されている。第一の絶縁膜に
は第一の電源配線と電源端子とを接続する開口部が設け
られ、第二の絶縁膜には電源端子と第二の電源配線とを
接続する開口部が設けられている。第一の電源配線は、
複数の第一の低電位側電源配線と複数の第一の高電位側
電源配線とからなる。第二の電源配線は、複数の第二の
低電位側電源配線と複数の第二の高電位側電源配線とか
らなる。電源端子は、複数がそれぞれ等間隔に配置され
るとともに、第一の低電位側電源配線と第二の低電位側
電源配線とを接続する低電位側電源端子と、第一の高電
位側配線と第二の高電位側電源配線とを接続する高電位
側電源端子とからなる。
回路は、機能マクロ上に、当該機能マクロに電源電圧を
供給する第一の電源配線、第一の絶縁膜、電源端子、第
二の絶縁膜、及び第一の電源配線に電源電圧を供給する
第二の電源配線が順次積層されている。第一の絶縁膜に
は第一の電源配線と電源端子とを接続する開口部が設け
られ、第二の絶縁膜には電源端子と第二の電源配線とを
接続する開口部が設けられている。第一の電源配線は、
複数の第一の低電位側電源配線と複数の第一の高電位側
電源配線とからなる。第二の電源配線は、複数の第二の
低電位側電源配線と複数の第二の高電位側電源配線とか
らなる。電源端子は、複数がそれぞれ等間隔に配置され
るとともに、第一の低電位側電源配線と第二の低電位側
電源配線とを接続する低電位側電源端子と、第一の高電
位側配線と第二の高電位側電源配線とを接続する高電位
側電源端子とからなる。
【００１１】機能マクロ上には第一の電源配線が形成さ
れ、第一の電源配線上には電源端子が形成され、電源端
子上には第二の電源配線が形成されている。ある一本の
第一の低電位側電源配線上には少なくとも一つの低電位
側電源端子が位置し、この低電位側電源端子上には少な
くとも一本の第二の低電位側電源配線が位置している。
同様に、ある一本の第一の高電位側電源配線上には少な
くとも一つの高電位側電源端子が位置し、この高電位側
電源端子上には少なくとも一本の第二の高電位側電源配
線が位置している。しかも、低電位側電源端子及び高電
位側電源端子は、それぞれ等間隔に複数配置されてい
る。したがって、第一の電源配線のレイアウト又は位置
が多少変わっても、新たに設計し直すことなく、第一の
電源配線と第二の電源配線とを接続できる。このとき、
どのくらいのレイアウト変更又は位置変更まで許される
かは、電源端子の形状、大きさ、個数、配置間隔等によ
って決まる。
れ、第一の電源配線上には電源端子が形成され、電源端
子上には第二の電源配線が形成されている。ある一本の
第一の低電位側電源配線上には少なくとも一つの低電位
側電源端子が位置し、この低電位側電源端子上には少な
くとも一本の第二の低電位側電源配線が位置している。
同様に、ある一本の第一の高電位側電源配線上には少な
くとも一つの高電位側電源端子が位置し、この高電位側
電源端子上には少なくとも一本の第二の高電位側電源配
線が位置している。しかも、低電位側電源端子及び高電
位側電源端子は、それぞれ等間隔に複数配置されてい
る。したがって、第一の電源配線のレイアウト又は位置
が多少変わっても、新たに設計し直すことなく、第一の
電源配線と第二の電源配線とを接続できる。このとき、
どのくらいのレイアウト変更又は位置変更まで許される
かは、電源端子の形状、大きさ、個数、配置間隔等によ
って決まる。
【００１２】また、本発明に係る半導体集積回路は、次
のような構成にすることができる。
のような構成にすることができる。
【００１３】低電位側電源端子と高電位側電源端子と
が、互いに隣接するように配置されたものとしてもよい
（請求項２）。電源端子は、各々が同じ大きさの島状を
呈するものとしてもよい（請求項３）。この場合、島状
の一例として、矩形状としてもよい（請求項６）。電源
端子は、各々が同じ幅の直線状を呈するものとしてもよ
い（請求項４）。この場合、複数の第二の低電位側電源
配線及び複数の第二の高電位側電源配線は、直線状を呈
するとともに互いに平行に配置され、複数の直線状の電
源端子は、第二の低電位側電源配線及び第二の高電位側
電源配線に対して一定角度で交差するように配置され
た、ものとしてもよい（請求項７）。電源端子は、各々
が同じ幅の折れ線状を呈するものとしてもよい（請求項
５）。
が、互いに隣接するように配置されたものとしてもよい
（請求項２）。電源端子は、各々が同じ大きさの島状を
呈するものとしてもよい（請求項３）。この場合、島状
の一例として、矩形状としてもよい（請求項６）。電源
端子は、各々が同じ幅の直線状を呈するものとしてもよ
い（請求項４）。この場合、複数の第二の低電位側電源
配線及び複数の第二の高電位側電源配線は、直線状を呈
するとともに互いに平行に配置され、複数の直線状の電
源端子は、第二の低電位側電源配線及び第二の高電位側
電源配線に対して一定角度で交差するように配置され
た、ものとしてもよい（請求項７）。電源端子は、各々
が同じ幅の折れ線状を呈するものとしてもよい（請求項
５）。
【００１４】換言すると、本発明に係る半導体集積回路
は、次のような特徴を有する。
は、次のような特徴を有する。
【００１５】１．機能マクロ上に敷き詰められた電源端
子が、ＶＤＤ／ＧＮＤ交互に配置された構造。２．電源
端子は、チップ電源配線に対してある角度を持ち、機能
マクロの一辺から他辺まで伸びた形状。すなわち、本発
明は、半導体集積回路内に配置される特定機能ブロック
（機能マクロ）について、機能マクロへの電源電圧を安
定して供給するために、半導体集積回路内に配置される
電源配線と機能マクロの有する電源配線とを接続させる
ために電源端子を設け、この電源端子を機能マクロ上に
ＶＤＤ／ＧＮＤ交互に配置することを特徴としている。
子が、ＶＤＤ／ＧＮＤ交互に配置された構造。２．電源
端子は、チップ電源配線に対してある角度を持ち、機能
マクロの一辺から他辺まで伸びた形状。すなわち、本発
明は、半導体集積回路内に配置される特定機能ブロック
（機能マクロ）について、機能マクロへの電源電圧を安
定して供給するために、半導体集積回路内に配置される
電源配線と機能マクロの有する電源配線とを接続させる
ために電源端子を設け、この電源端子を機能マクロ上に
ＶＤＤ／ＧＮＤ交互に配置することを特徴としている。
【００１６】
【発明の実施の形態】図１乃至図３は本発明に係る半導
体集積回路の第一実施形態を示し、図１は機能マクロの
レイアウトを示す平面図、図２は全体のレイアウトを示
す平面図、図３は図２の部分拡大図である。以下、これ
らの図面に基づき説明する。
体集積回路の第一実施形態を示し、図１は機能マクロの
レイアウトを示す平面図、図２は全体のレイアウトを示
す平面図、図３は図２の部分拡大図である。以下、これ
らの図面に基づき説明する。
【００１７】本実施形態の半導体集積回路４１は、機能
マクロ１上に、機能マクロ１に電源電圧を供給する電源
配線２、第一の絶縁膜（図示せず）、電源端子３１、第
二の絶縁膜（図示せず）、及び電源配線２に電源電圧を
供給する電源配線５が順次積層されている。つまり、機
能マクロ１上に電源配線２が形成され、電源配線２上に
第一の絶縁膜を介して電源端子３１が形成され、電源端
子３１上に第二の絶縁膜を介して電源配線５が形成され
ている。第一の絶縁膜には電源配線２と電源端子３１と
を接続する開口部（図示せず）が設けられ、第二の絶縁
膜には電源端子３１と電源配線５とを接続する開口部
（図示せず）が設けられている。電源配線２は、複数の
低電位側電源配線２Ｇと複数の高電位側電源配線２Ｖと
からなり、電源配線５は、複数の低電位側電源配線５Ｇ
と複数の高電位側電源配線５Ｖとからなる。電源端子３
１は、複数がそれぞれ等間隔に配置されるとともに、低
電位側電源配線２Ｇと低電位側電源配線５Ｇとを接続す
る矩形状の低電位側電源端子３１Ｇと、高電位側配線２
Ｖと高電位側電源配線５Ｖとを接続する矩形状の高電位
側電源端子３１Ｖとからなる。低電位側電源端子３１Ｇ
と高電位側電源端子３１Ｖとは、互いに隣接するように
配置されている。
マクロ１上に、機能マクロ１に電源電圧を供給する電源
配線２、第一の絶縁膜（図示せず）、電源端子３１、第
二の絶縁膜（図示せず）、及び電源配線２に電源電圧を
供給する電源配線５が順次積層されている。つまり、機
能マクロ１上に電源配線２が形成され、電源配線２上に
第一の絶縁膜を介して電源端子３１が形成され、電源端
子３１上に第二の絶縁膜を介して電源配線５が形成され
ている。第一の絶縁膜には電源配線２と電源端子３１と
を接続する開口部（図示せず）が設けられ、第二の絶縁
膜には電源端子３１と電源配線５とを接続する開口部
（図示せず）が設けられている。電源配線２は、複数の
低電位側電源配線２Ｇと複数の高電位側電源配線２Ｖと
からなり、電源配線５は、複数の低電位側電源配線５Ｇ
と複数の高電位側電源配線５Ｖとからなる。電源端子３
１は、複数がそれぞれ等間隔に配置されるとともに、低
電位側電源配線２Ｇと低電位側電源配線５Ｇとを接続す
る矩形状の低電位側電源端子３１Ｇと、高電位側配線２
Ｖと高電位側電源配線５Ｖとを接続する矩形状の高電位
側電源端子３１Ｖとからなる。低電位側電源端子３１Ｇ
と高電位側電源端子３１Ｖとは、互いに隣接するように
配置されている。
【００１８】機能マクロ１の電源配線２を覆うように、
電源端子３１がＶＤＤ／ＧＮＤ交互に設けられている。
機能マクロ１の電源配線２が第三メタル層、電源端子３
１が第四メタル層、半導体集積回路４１の電源配線５が
第五メタル層からなる。機能マクロ１に設けた電源端子
３１は、半導体集積回路４１の電源配線５のＶＤＤ／Ｇ
ＮＤをそれぞれ１本ずつ合計２本通す大きさである。そ
のため、機能マクロ１は半導体集積回路４１上に自由な
状態で配置することができる。したがって、機能マクロ
１が半導体集積回路４１内のどこに配置されても、半導
体集積回路４１の電源配線５が機能マクロ１の電源端子
３１上を通過することにより、機能マクロ１内の電源配
線２の抵抗値が抑えられるので、電圧降下を低減する効
果が得られる。
電源端子３１がＶＤＤ／ＧＮＤ交互に設けられている。
機能マクロ１の電源配線２が第三メタル層、電源端子３
１が第四メタル層、半導体集積回路４１の電源配線５が
第五メタル層からなる。機能マクロ１に設けた電源端子
３１は、半導体集積回路４１の電源配線５のＶＤＤ／Ｇ
ＮＤをそれぞれ１本ずつ合計２本通す大きさである。そ
のため、機能マクロ１は半導体集積回路４１上に自由な
状態で配置することができる。したがって、機能マクロ
１が半導体集積回路４１内のどこに配置されても、半導
体集積回路４１の電源配線５が機能マクロ１の電源端子
３１上を通過することにより、機能マクロ１内の電源配
線２の抵抗値が抑えられるので、電圧降下を低減する効
果が得られる。
【００１９】ここで、電源配線２の降下電圧及び配線抵
抗は、次式で表わされるとする。 降下電圧：Ｖ＝Ｉ・Ｒ［Ｖ］…（Ｉ：電流［Ａ］、Ｒ：
抵抗［Ω］） 配線抵抗：Ｒ＝ρs×Ｌ［Ω］…（ρs：単位抵抗［Ω／
μｍ］、Ｌ：経路長［μｍ］）
抗は、次式で表わされるとする。 降下電圧：Ｖ＝Ｉ・Ｒ［Ｖ］…（Ｉ：電流［Ａ］、Ｒ：
抵抗［Ω］） 配線抵抗：Ｒ＝ρs×Ｌ［Ω］…（ρs：単位抵抗［Ω／
μｍ］、Ｌ：経路長［μｍ］）
【００２０】経路長Ｌとは、電源配線２の各部分におけ
る、電源配線５までの最も遠い距離と定義する。つま
り、従来技術における電源配線２の経路長Ｌは、電源配
線２と電源配線５とが５００［μｍ］間隔で接続されて
いれば、２５０［μｍ］となる。このとき、配線抵抗Ｒ
はＲ＝２５０×ρs［Ω］となるので、降下電圧ＶはＶ
＝２５０×ρs×Ｉ［Ｖ］となる。
る、電源配線５までの最も遠い距離と定義する。つま
り、従来技術における電源配線２の経路長Ｌは、電源配
線２と電源配線５とが５００［μｍ］間隔で接続されて
いれば、２５０［μｍ］となる。このとき、配線抵抗Ｒ
はＲ＝２５０×ρs［Ω］となるので、降下電圧ＶはＶ
＝２５０×ρs×Ｉ［Ｖ］となる。
【００２１】一方、本実施形態における電源配線２の経
路長Ｌは、電源端子３１が５０［μｍ］間隔で配置され
ているので、５０［μｍ］となる。２５［μｍ］でない
理由は、電源端子３１は一個おきにＶＤＤ／ＧＮＤと配
置されるからである。このとき、配線抵抗ＲはＲ＝５０
×ρs［Ｖ］となるので、降下電圧ＶはＶ＝５０×ρs×
Ｉ［Ｖ］となる。したがって、単位抵抗及び電流値が一
定であるから、本実施形態によれば、降下電位を従来技
術の１／５に低減できる。
路長Ｌは、電源端子３１が５０［μｍ］間隔で配置され
ているので、５０［μｍ］となる。２５［μｍ］でない
理由は、電源端子３１は一個おきにＶＤＤ／ＧＮＤと配
置されるからである。このとき、配線抵抗ＲはＲ＝５０
×ρs［Ｖ］となるので、降下電圧ＶはＶ＝５０×ρs×
Ｉ［Ｖ］となる。したがって、単位抵抗及び電流値が一
定であるから、本実施形態によれば、降下電位を従来技
術の１／５に低減できる。
【００２２】図４乃至図６は本発明に係る半導体集積回
路の第二実施形態を示し、図４は機能マクロのレイアウ
トを示す平面図、図５は全体のレイアウトを示す平面
図、図６は図５の部分拡大図である。以下、これらの図
面に基づき説明する。
路の第二実施形態を示し、図４は機能マクロのレイアウ
トを示す平面図、図５は全体のレイアウトを示す平面
図、図６は図５の部分拡大図である。以下、これらの図
面に基づき説明する。
【００２３】本実施形態の半導体集積回路４２における
電源端子３２は、複数がそれぞれ等間隔に配置されると
ともに、低電位側電源配線２Ｇと低電位側電源配線５Ｇ
とを接続する直線状の低電位側電源端子３２Ｇと、高電
位側配線２Ｖと高電位側電源配線５Ｖとを接続する直線
状の高電位側電源端子３２Ｖとからなる。低電位側電源
端子３２Ｇと高電位側電源端子３２Ｖとは、互いに隣接
するように配置されている。
電源端子３２は、複数がそれぞれ等間隔に配置されると
ともに、低電位側電源配線２Ｇと低電位側電源配線５Ｇ
とを接続する直線状の低電位側電源端子３２Ｇと、高電
位側配線２Ｖと高電位側電源配線５Ｖとを接続する直線
状の高電位側電源端子３２Ｖとからなる。低電位側電源
端子３２Ｇと高電位側電源端子３２Ｖとは、互いに隣接
するように配置されている。
【００２４】また、低電位側電源配線５Ｇ及び高電位側
電源配線５Ｖは、直線状を呈するとともに互いに平行か
つ等間隔に配置されている。低電位側電源端子３２Ｇ及
び高電位側電源端子３２Ｖは、低電位側電源配線５Ｇ及
び高電位側電源配線５Ｖに対して、一定角度（図では４
５度）で交差するように配置されている。
電源配線５Ｖは、直線状を呈するとともに互いに平行か
つ等間隔に配置されている。低電位側電源端子３２Ｇ及
び高電位側電源端子３２Ｖは、低電位側電源配線５Ｇ及
び高電位側電源配線５Ｖに対して、一定角度（図では４
５度）で交差するように配置されている。
【００２５】換言すると、電源端子３２は、機能マクロ
１に対して対角線状に配置されている。つまり、電源端
子３２は、機能マクロ１の電源配線２を覆うように、電
源配線２に対してある角度を持ち、機能マクロ１の一辺
から対角方向の他辺まで直線的に伸びた形状となってお
り、ＶＤＤ／ＧＮＤ交互に設けられている。電源端子３
２は、半導体集積回路４２の電源配線５に対してもある
角度を持っているため、半導体集積回路４２上に自由な
状態で配置することができる。また、図６に示すよう
に、機能マクロ１の電源端子３２と半導体集積回路４２
の電源配線５とは、格子状に接続される。したがって、
本実施形態では、機能マクロ１の電源配線２と電源端子
３２とが、及び電源端子３２と半導体集積回路４２の電
源配線５とが、それぞれ格子状に接続されるため、全体
の配線抵抗が低減するという効果が得られる。
１に対して対角線状に配置されている。つまり、電源端
子３２は、機能マクロ１の電源配線２を覆うように、電
源配線２に対してある角度を持ち、機能マクロ１の一辺
から対角方向の他辺まで直線的に伸びた形状となってお
り、ＶＤＤ／ＧＮＤ交互に設けられている。電源端子３
２は、半導体集積回路４２の電源配線５に対してもある
角度を持っているため、半導体集積回路４２上に自由な
状態で配置することができる。また、図６に示すよう
に、機能マクロ１の電源端子３２と半導体集積回路４２
の電源配線５とは、格子状に接続される。したがって、
本実施形態では、機能マクロ１の電源配線２と電源端子
３２とが、及び電源端子３２と半導体集積回路４２の電
源配線５とが、それぞれ格子状に接続されるため、全体
の配線抵抗が低減するという効果が得られる。
【００２６】図７乃至図９は本発明に係る半導体集積回
路の第三実施形態を示し、図７は機能マクロのレイアウ
トを示す平面図、図８は全体のレイアウトを示す平面
図、図９は図７の部分拡大図である。以下、これらの図
面に基づき説明する。
路の第三実施形態を示し、図７は機能マクロのレイアウ
トを示す平面図、図８は全体のレイアウトを示す平面
図、図９は図７の部分拡大図である。以下、これらの図
面に基づき説明する。
【００２７】本実施形態の半導体集積回路４３における
電源端子３３は、複数がそれぞれ等間隔に配置されると
ともに、低電位側電源配線２Ｇと低電位側電源配線５Ｇ
とを接続する折れ線状の低電位側電源端子３３Ｇと、高
電位側配線２Ｖと高電位側電源配線５Ｖとを接続する折
れ線状の高電位側電源端子３３Ｖとからなる。低電位側
電源端子３３Ｇと高電位側電源端子３３Ｖとは、互いに
隣接するように配置されている。
電源端子３３は、複数がそれぞれ等間隔に配置されると
ともに、低電位側電源配線２Ｇと低電位側電源配線５Ｇ
とを接続する折れ線状の低電位側電源端子３３Ｇと、高
電位側配線２Ｖと高電位側電源配線５Ｖとを接続する折
れ線状の高電位側電源端子３３Ｖとからなる。低電位側
電源端子３３Ｇと高電位側電源端子３３Ｖとは、互いに
隣接するように配置されている。
【００２８】換言すると、電源端子３３は、機能マクロ
１の電源配線２を覆うように、かつ連続した矩形で構成
した階段状に、ＶＤＤ／ＧＮＤ交互に設けられている。
機能マクロ１に設けた電源端子３３は、半導体集積回路
４３の電源配線５に平行又は直行する形状をもっている
ため、半導体集積回路４３上に自由な状態で配置するこ
とができる。また、図９に示すように、機能マクロ１の
電源端子３３と半導体集積回路４３の電源配線５とは、
格子状に接続される。また、連続した矩形であるので、
第二実施形態に比べ、電源端子３３の配置及び形状設定
の自由度が向上する。したがって、機能マクロ１の電源
配線２と電源端子３３とが、及び電源端子３３と半導体
集積回路４３の電源配線５とが格子状に接続されるた
め、全体の配線抵抗が低減するという効果が得られる。
また、電源端子３３の配置及び形状設定の自由度が向上
するため、更なる全体の配線抵抗の低減という効果が得
られる。
１の電源配線２を覆うように、かつ連続した矩形で構成
した階段状に、ＶＤＤ／ＧＮＤ交互に設けられている。
機能マクロ１に設けた電源端子３３は、半導体集積回路
４３の電源配線５に平行又は直行する形状をもっている
ため、半導体集積回路４３上に自由な状態で配置するこ
とができる。また、図９に示すように、機能マクロ１の
電源端子３３と半導体集積回路４３の電源配線５とは、
格子状に接続される。また、連続した矩形であるので、
第二実施形態に比べ、電源端子３３の配置及び形状設定
の自由度が向上する。したがって、機能マクロ１の電源
配線２と電源端子３３とが、及び電源端子３３と半導体
集積回路４３の電源配線５とが格子状に接続されるた
め、全体の配線抵抗が低減するという効果が得られる。
また、電源端子３３の配置及び形状設定の自由度が向上
するため、更なる全体の配線抵抗の低減という効果が得
られる。
【００２９】
【発明の効果】本発明に係る半導体集積回路によれば、
第一の低電位側電源配線上に低電位側電源端子及び第二
の低電位側電源配線が位置し、第一の高電位側電源配線
上に高電位側電源端子及び第二の高電位側電源配線が位
置し、しかも、電源端子がそれぞれ等間隔に複数配置さ
れていることにより、第一の電源配線のレイアウト又は
位置が多少変わっても、新たに設計し直すことなくこれ
らの第一の電源配線と第二の電源配線とを接続できる。
すなわち、第一の電源配線のレイアウト変更又は位置変
更に伴って、機能マクロの面積が増加したり、電源配線
における電圧降下が増大したりすることを抑制できる。
第一の低電位側電源配線上に低電位側電源端子及び第二
の低電位側電源配線が位置し、第一の高電位側電源配線
上に高電位側電源端子及び第二の高電位側電源配線が位
置し、しかも、電源端子がそれぞれ等間隔に複数配置さ
れていることにより、第一の電源配線のレイアウト又は
位置が多少変わっても、新たに設計し直すことなくこれ
らの第一の電源配線と第二の電源配線とを接続できる。
すなわち、第一の電源配線のレイアウト変更又は位置変
更に伴って、機能マクロの面積が増加したり、電源配線
における電圧降下が増大したりすることを抑制できる。
【図１】本発明に係る半導体集積回路の第一実施形態に
おける、機能マクロのレイアウトを示す平面図である。
おける、機能マクロのレイアウトを示す平面図である。
【図２】本発明に係る半導体集積回路の第一実施形態に
おける、全体のレイアウトを示す平面図である。
おける、全体のレイアウトを示す平面図である。
【図３】図２の部分拡大図である。
【図４】本発明に係る半導体集積回路の第二実施形態に
おける、機能マクロのレイアウトを示す平面図である。
おける、機能マクロのレイアウトを示す平面図である。
【図５】本発明に係る半導体集積回路の第二実施形態に
おける、全体のレイアウトを示す平面図である。
おける、全体のレイアウトを示す平面図である。
【図６】図５の部分拡大図である。
【図７】本発明に係る半導体集積回路の第三実施形態に
おける、機能マクロのレイアウトを示す平面図である。
おける、機能マクロのレイアウトを示す平面図である。
【図８】本発明に係る半導体集積回路の第三実施形態に
おける、全体のレイアウトを示す平面図である。
おける、全体のレイアウトを示す平面図である。
【図９】図８の部分拡大図である。
【図１０】機能マクロのレイアウトを示す平面図であ
る。
る。
【図１１】機能マクロ及び電源配線のレイアウトを示す
平面図である。
平面図である。
【図１２】図１１の機能マクロを配置した半導体集積回
路を示す平面図である。
路を示す平面図である。
【図１３】図１２の部分拡大図である。
【図１４】第一従来技術を示す平面図である。
【図１５】第二従来技術を示す平面図である。
１ 機能マクロ
２ 電源配線（第一の電源配線）
２Ｇ 低電位側電源配線（第一の低電位側電源配線）
２Ｖ 高電位側電源配線（第一の高電位側電源配線）
３１，３２，３３ 電源端子
３１Ｇ，３２Ｇ，３３Ｇ 低電位側電源端子
３１Ｖ，３２Ｖ，３３Ｖ 高電位側電源端子
４１，４２，４３ 半導体集積回路
５ 電源配線（第二の電源配線）
５Ｇ 低電位側電源配線（第二の低電位側電源配線）
５Ｖ 高電位側電源配線（第二の高電位側電源配線）
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/82
H01L 21/822
H01L 27/04
Claims (7)
- 【請求項１】 機能マクロ上に、当該機能マクロに電源
電圧を供給する第一の電源配線、第一の絶縁膜、電源端
子、第二の絶縁膜、及び前記第一の電源配線に電源電圧
を供給する第二の電源配線が順次積層され、 前記第一の絶縁膜には前記第一の電源配線と前記電源端
子とを接続する開口部が設けられ、前記第二の絶縁膜に
は前記電源端子と前記第二の電源配線とを接続する開口
部が設けられ、 前記第一の電源配線は、複数の第一の低電位側電源配線
と複数の第一の高電位側電源配線とからなり、第二の電
源配線は、複数の第二の低電位側電源配線と複数の第二
の高電位側電源配線とからなり、 前記電源端子は、複数がそれぞれ等間隔に配置されると
ともに、前記第一の低電位側電源配線と前記第二の低電
位側電源配線とを接続する低電位側電源端子と、前記第
一の高電位側配線と前記第二の高電位側電源配線とを接
続する高電位側電源端子とからなる、 半導体集積回路。 - 【請求項２】 前記低電位側電源端子と前記高電位側電
源端子とが、互いに隣接するように配置された、 請求項１記載の半導体集積回路。 - 【請求項３】 前記電源端子は各々が同じ大きさの島状
を呈する、 請求項１又は２記載の半導体集積回路。 - 【請求項４】 前記電源端子は各々が同じ幅の直線状を
呈する、 請求項１又は２記載の半導体集積回路。 - 【請求項５】 前記電源端子は各々が同じ幅の折れ線状
を呈する、 請求項１又は２記載の半導体集積回路。 - 【請求項６】 前記電源端子は矩形状を呈する、 請求項３記載の半導体集積回路。
- 【請求項７】 複数の前記第二の低電位側電源配線及び
複数の前記第二の高電位側電源配線は、直線状を呈する
とともに互いに平行に配置され、 複数の直線状の前記電源端子は、前記第二の低電位側電
源配線及び前記第二の高電位側電源配線に対して一定角
度で交差するように配置された、 請求項４記載の半導体集積回路。
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| JP2000157932A JP3390408B2 (ja) | 2000-05-29 | 2000-05-29 | 半導体集積回路 |
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|---|---|---|---|
| JP2000157932A Expired - Fee Related JP3390408B2 (ja) | 2000-05-29 | 2000-05-29 | 半導体集積回路 |
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| US6825509B1 (en) | 2001-11-26 | 2004-11-30 | Corrent Corporation | Power distribution system, method, and layout for an electronic device |
| US6795365B2 (en) * | 2002-08-23 | 2004-09-21 | Micron Technology, Inc. | DRAM power bus control |
| JP3834282B2 (ja) * | 2002-11-08 | 2006-10-18 | 松下電器産業株式会社 | メモリマクロおよび半導体集積回路 |
| US6768386B1 (en) | 2003-04-22 | 2004-07-27 | Lsi Logic Corporation | Dual clock package option |
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| US7086024B2 (en) * | 2003-06-01 | 2006-08-01 | Cadence Design Systems, Inc. | Methods and apparatus for defining power grid structures having diagonal stripes |
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| FR2888403A1 (fr) * | 2005-07-05 | 2007-01-12 | St Microelectronics Sa | Reseau d'alimentation d'un circuit integre |
| JP2007059449A (ja) * | 2005-08-22 | 2007-03-08 | Fujitsu Ltd | 半導体装置 |
| JP2007165489A (ja) * | 2005-12-13 | 2007-06-28 | Nec Electronics Corp | 半導体装置及びその設計方法 |
| JP2008091722A (ja) * | 2006-10-03 | 2008-04-17 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| US8161446B2 (en) * | 2008-09-23 | 2012-04-17 | Qualcomm Incorporated | System and method of connecting a macro cell to a system power supply |
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| JPH0727968B2 (ja) * | 1988-12-20 | 1995-03-29 | 株式会社東芝 | 半導体集積回路装置 |
| JPH02180050A (ja) | 1989-01-04 | 1990-07-12 | Nec Corp | Ｌｓｉ機能ブロック |
| JPH0433367A (ja) | 1990-05-30 | 1992-02-04 | Nec Corp | ゲートアレイ半導体装置 |
| JPH04302161A (ja) | 1991-03-28 | 1992-10-26 | Mitsubishi Electric Corp | 集積回路装置の製造方法 |
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2001
- 2001-05-25 US US09/864,445 patent/US6657307B2/en not_active Expired - Lifetime
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