JPH0336449B2 - - Google Patents
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- JPH0336449B2 JPH0336449B2 JP59027325A JP2732584A JPH0336449B2 JP H0336449 B2 JPH0336449 B2 JP H0336449B2 JP 59027325 A JP59027325 A JP 59027325A JP 2732584 A JP2732584 A JP 2732584A JP H0336449 B2 JPH0336449 B2 JP H0336449B2
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、半導体集積回路装置に関し、特にプ
ルアツプ回路またはプルダウン回路を有する入力
回路を備え、入力信号のしきい値レベルが該プル
アツプ回路またはプルダウン回路の電気的特性の
影響を受けないようにした半導体集積回路装置に
関する。
ルアツプ回路またはプルダウン回路を有する入力
回路を備え、入力信号のしきい値レベルが該プル
アツプ回路またはプルダウン回路の電気的特性の
影響を受けないようにした半導体集積回路装置に
関する。
（技術の背景）
一般に、半導体集積回路装置（以下単にIC装
置と称する）の入力回路においては例えば入力端
子が開放状態となつた場合に内部回路に所定レベ
ルの電圧を与える等の目的でプルアツプ回路また
はプルダウン回路が設けられている。このような
入力回路にはさらに静電気等に対して回路を保護
するための保護回路が設けられている。入力回路
に付加されたこれらの付属回路はIC装置の内部
回路の本来の動作には不必要なものが多く、した
がつてこれらの付属回路がIC装置の内部回路の
本来の動作に影響を及ぼさないようにすると共に
IC装置の集積度を低下させることがないように
することが必要とされる。
置と称する）の入力回路においては例えば入力端
子が開放状態となつた場合に内部回路に所定レベ
ルの電圧を与える等の目的でプルアツプ回路また
はプルダウン回路が設けられている。このような
入力回路にはさらに静電気等に対して回路を保護
するための保護回路が設けられている。入力回路
に付加されたこれらの付属回路はIC装置の内部
回路の本来の動作には不必要なものが多く、した
がつてこれらの付属回路がIC装置の内部回路の
本来の動作に影響を及ぼさないようにすると共に
IC装置の集積度を低下させることがないように
することが必要とされる。
（従来技術と問題点）
第１図は、従来形のIC装置に用いられている
入力回路を示す。同図において、Ｑ１は内部回路
の入力トランジスタであり、ｒは入力保護抵抗、
Ｒは入力トランジスタＱ１のゲートａと電源Vcc
との間に接続されたプルアツプ抵抗である。ま
た、ＡはIC装置の入力端子である。なお、プル
アツプ抵抗Ｒは例えば入力トランジスタＱ１と同
様のMISトランジスタによつて構成される。
入力回路を示す。同図において、Ｑ１は内部回路
の入力トランジスタであり、ｒは入力保護抵抗、
Ｒは入力トランジスタＱ１のゲートａと電源Vcc
との間に接続されたプルアツプ抵抗である。ま
た、ＡはIC装置の入力端子である。なお、プル
アツプ抵抗Ｒは例えば入力トランジスタＱ１と同
様のMISトランジスタによつて構成される。
第１図の回路においては、入力保護抵抗ｒは
IC装置の入力端子Ａに静電気による過電圧が印
加された場合および該入力端子Ａが直接接地され
た場合等に入力トランジスタＱ１およびプルアツ
プ抵抗Ｒ等を保護するものである。また、プルア
ツプ抵抗Ｒは入力端子Ａが開放状態の場合にIC
装置の内部回路に所定の論理レベルの電圧を与
え、あるいはIC装置前段の回路の負荷回路とし
て作用するものである。
IC装置の入力端子Ａに静電気による過電圧が印
加された場合および該入力端子Ａが直接接地され
た場合等に入力トランジスタＱ１およびプルアツ
プ抵抗Ｒ等を保護するものである。また、プルア
ツプ抵抗Ｒは入力端子Ａが開放状態の場合にIC
装置の内部回路に所定の論理レベルの電圧を与
え、あるいはIC装置前段の回路の負荷回路とし
て作用するものである。
ところが、第１図の従来形の回路においては、
入力端子Ａの電圧をVAとする入力トランジスタ
Ｑ１のゲートａの電圧Vaは Va＝VA＋ｒ／Ｒ＋ｒ（VCC−VA） となり、入力端子Ａの電圧VAが電源電圧VCCより
小さい場合には常にゲート電圧Vaが入力電圧VA
より大きくなつてしまう。そして、電圧VaとVA
との電位差は電源電圧VCCの値に応じて変化す
る。このため、従来形の回路においては入力しき
い値電圧が電源電圧VCCおよび各抵抗Ｒ，ｒの値
に応じて変動しかつ入力信号が低ゲートの場合に
おける電圧マージンが少なくなりいわゆるVIL特
性が悪化するという不都合があつた。
入力端子Ａの電圧をVAとする入力トランジスタ
Ｑ１のゲートａの電圧Vaは Va＝VA＋ｒ／Ｒ＋ｒ（VCC−VA） となり、入力端子Ａの電圧VAが電源電圧VCCより
小さい場合には常にゲート電圧Vaが入力電圧VA
より大きくなつてしまう。そして、電圧VaとVA
との電位差は電源電圧VCCの値に応じて変化す
る。このため、従来形の回路においては入力しき
い値電圧が電源電圧VCCおよび各抵抗Ｒ，ｒの値
に応じて変動しかつ入力信号が低ゲートの場合に
おける電圧マージンが少なくなりいわゆるVIL特
性が悪化するという不都合があつた。
（発明の目的）
本発明の目的は、前述の従来形における問題点
に鑑み、IC装置の入力回路において、IC装置の
入力端子と内部回路の入力端子の間に入力保護抵
抗を接続すると共にIC装置の入力端子と電源ま
たはグランド間にプルアツプ回路またはプルダウ
ン回路を接続するという構想に基づき、電源電圧
等の影響によつてIC装置の入力電圧と内部回路
への入力電圧との間に電位差が生じることを防止
すると共に、電源電圧の影響により入力しきい値
電圧が変動することを防止して雑音等による内部
回路の電圧マージンの悪化を防止することにあ
る。
に鑑み、IC装置の入力回路において、IC装置の
入力端子と内部回路の入力端子の間に入力保護抵
抗を接続すると共にIC装置の入力端子と電源ま
たはグランド間にプルアツプ回路またはプルダウ
ン回路を接続するという構想に基づき、電源電圧
等の影響によつてIC装置の入力電圧と内部回路
への入力電圧との間に電位差が生じることを防止
すると共に、電源電圧の影響により入力しきい値
電圧が変動することを防止して雑音等による内部
回路の電圧マージンの悪化を防止することにあ
る。
（発明の構成）
そしてこの目的は、本発明によれば、入力端子
と入力トランジスタの信号入力用電極との間に接
続された第１の抵抗回路、および該入力端子と電
源間に接続されたプルアツプ用またはプルダウン
用の第２の抵抗回路を有する入力回路を半導体チ
ツプ内に具備する半導体集積回路装置を提供する
ことによつて達成される。
と入力トランジスタの信号入力用電極との間に接
続された第１の抵抗回路、および該入力端子と電
源間に接続されたプルアツプ用またはプルダウン
用の第２の抵抗回路を有する入力回路を半導体チ
ツプ内に具備する半導体集積回路装置を提供する
ことによつて達成される。
（発明の実施例）
以下、図面により本発明の実施例を説明する。
第２図は、本発明の１実施例に係わるIC装置に
用いられる入力回路を示す。同図の入力回路にお
いては、内部回路の入力トランジスタＱ１のゲー
トａとIC装置の入力端子Ａとの間に入力保護抵
抗ｒが接続されている点は第１図の回路と同じで
ある。第２図の回路が第１図の回路と異なる点
は、プルアツプ抵抗が例えばMISトランジスタに
よつて構成される抵抗Ｒとこの抵抗Ｒに直列接続
された保護抵抗r′とによつて構成されており、し
かもこのようなプルアツプ抵抗はトランジスタＱ
１のゲートａではなくIC装置の入力端子Ａと電
源VCCとの間に接続されている点である。ここ
で、低抗r′はMISトランジスタ等によつて構成さ
れる抵抗Ｒを保護するための抵抗であり、その抵
抗値は例えば入力保護抵抗ｒと同じ値にされる。
第２図の回路においては、IC装置の入力端子Ａ
による例えば静電気による過電圧が印加された場
合にはプルアツプ抵抗Ｒおよび各保護抵抗r′，ｒ
によつて入力トランジスタＱ１等が保護され、入
力端子Ａが例えばグランドに短絡された場合には
抵抗r′によつて抵抗Ｒの破壊が防止される。
第２図は、本発明の１実施例に係わるIC装置に
用いられる入力回路を示す。同図の入力回路にお
いては、内部回路の入力トランジスタＱ１のゲー
トａとIC装置の入力端子Ａとの間に入力保護抵
抗ｒが接続されている点は第１図の回路と同じで
ある。第２図の回路が第１図の回路と異なる点
は、プルアツプ抵抗が例えばMISトランジスタに
よつて構成される抵抗Ｒとこの抵抗Ｒに直列接続
された保護抵抗r′とによつて構成されており、し
かもこのようなプルアツプ抵抗はトランジスタＱ
１のゲートａではなくIC装置の入力端子Ａと電
源VCCとの間に接続されている点である。ここ
で、低抗r′はMISトランジスタ等によつて構成さ
れる抵抗Ｒを保護するための抵抗であり、その抵
抗値は例えば入力保護抵抗ｒと同じ値にされる。
第２図の回路においては、IC装置の入力端子Ａ
による例えば静電気による過電圧が印加された場
合にはプルアツプ抵抗Ｒおよび各保護抵抗r′，ｒ
によつて入力トランジスタＱ１等が保護され、入
力端子Ａが例えばグランドに短絡された場合には
抵抗r′によつて抵抗Ｒの破壊が防止される。
そして、第２図の回路においては、通常動作時
等にIC装置の入力端子Ａの電位VAと入力トラン
ジスタＱ１のゲートａの電位Aaとが常に同一と
なり、電源VCCの変動および各抵抗Ｒ，r′，ｒの
大きさ等によつてトランジスタＱ１のゲート電圧
Vaが影響を受けることはない。
等にIC装置の入力端子Ａの電位VAと入力トラン
ジスタＱ１のゲートａの電位Aaとが常に同一と
なり、電源VCCの変動および各抵抗Ｒ，r′，ｒの
大きさ等によつてトランジスタＱ１のゲート電圧
Vaが影響を受けることはない。
第３図は、本発明の他の実施例に係わるIC装
置に用いられている入力回路の構成を示す。同図
の回路においては、第２図の回路におけるプルア
ツプ抵抗Ｒおよびr′がプルダウン抵抗として用い
られる。すなわち、第３図の回路においては、
MISトランジスタ等によつて構成される抵抗Ｒと
この抵抗Ｒを保護するための抵抗r′との直列回路
がプルダウン抵抗として入力端子Ａとグランド間
に接続されている。その他の部分は第２図の回路
と同じであり同一参照符号で示されている。
置に用いられている入力回路の構成を示す。同図
の回路においては、第２図の回路におけるプルア
ツプ抵抗Ｒおよびr′がプルダウン抵抗として用い
られる。すなわち、第３図の回路においては、
MISトランジスタ等によつて構成される抵抗Ｒと
この抵抗Ｒを保護するための抵抗r′との直列回路
がプルダウン抵抗として入力端子Ａとグランド間
に接続されている。その他の部分は第２図の回路
と同じであり同一参照符号で示されている。
第３図の回路においても、第２図の回路と同様
に抵抗ｒおよびr′によつて入力端子Ａに静電気等
による過電圧等が印加された場合および入力端子
Ａが例えば電源VCCと短絡された場合等にも入力
トランジスタＱ１および抵抗Ｒの破壊が防止され
る。そして、第３図の回路においても入力保護抵
抗ｒとプルダウン回路における保護抵抗r′の抵抗
値は例えば同じ値とされる。なお、第３図の回路
においても入力端子Ａの電位VAと入力トランジ
スタＱ１のゲートａの電位Vaとが電源VCCあるい
は各抵抗Ｒ，r′，ｒの値等の影響を受けることな
く等しくなることは明らかである。
に抵抗ｒおよびr′によつて入力端子Ａに静電気等
による過電圧等が印加された場合および入力端子
Ａが例えば電源VCCと短絡された場合等にも入力
トランジスタＱ１および抵抗Ｒの破壊が防止され
る。そして、第３図の回路においても入力保護抵
抗ｒとプルダウン回路における保護抵抗r′の抵抗
値は例えば同じ値とされる。なお、第３図の回路
においても入力端子Ａの電位VAと入力トランジ
スタＱ１のゲートａの電位Vaとが電源VCCあるい
は各抵抗Ｒ，r′，ｒの値等の影響を受けることな
く等しくなることは明らかである。
第４図は、第２図または第３図の入力回路の半
導体チツプ上における構造を示す。同図におい
て、１は入力端子Ａのボンデイングパツドであ
り、例えばアルミニウム等の導電層によつて形成
されている。２および３は、それぞれ入力保護抵
抗ｒおよびプルアツプ回路またはプルダウン回路
の保護抵抗r′を形成する例えばN+型の拡散層で
あり、該拡散層は図示しない例えばＰ型の半導体
基板上に形成されている。４はボンデイングパツ
ド１と各抵抗２および３を形成するN+型拡散層
とを電気的に結合するためのメタルコンタクトホ
ールである。また、５および６はそれぞれ各抵抗
２および３とメタルコンタクトホール７および８
によつて電気的に接続されたアルミ配線層であ
る。
導体チツプ上における構造を示す。同図におい
て、１は入力端子Ａのボンデイングパツドであ
り、例えばアルミニウム等の導電層によつて形成
されている。２および３は、それぞれ入力保護抵
抗ｒおよびプルアツプ回路またはプルダウン回路
の保護抵抗r′を形成する例えばN+型の拡散層で
あり、該拡散層は図示しない例えばＰ型の半導体
基板上に形成されている。４はボンデイングパツ
ド１と各抵抗２および３を形成するN+型拡散層
とを電気的に結合するためのメタルコンタクトホ
ールである。また、５および６はそれぞれ各抵抗
２および３とメタルコンタクトホール７および８
によつて電気的に接続されたアルミ配線層であ
る。
第４図の構成においては、各N+型拡散層２お
よび３がボンデイングパツド１をはさみ互いに隣
接することなく配置されているので、各拡散層２
および３の抵抗値ｒおよびr′の値が大幅に異なる
等の理由により各拡散層２および３の電位分布が
大幅に異なる場合等にも放電等の現象によつて静
電気耐量が低下することが少ない。
よび３がボンデイングパツド１をはさみ互いに隣
接することなく配置されているので、各拡散層２
および３の抵抗値ｒおよびr′の値が大幅に異なる
等の理由により各拡散層２および３の電位分布が
大幅に異なる場合等にも放電等の現象によつて静
電気耐量が低下することが少ない。
第５図は、第２図または第３図の入力回路の半
導体チツプ上における構造の他の例を示す。同図
において、１１はボンデイングパツドでありアル
ミニウム等の導電層によつて形成されている。
導体チツプ上における構造の他の例を示す。同図
において、１１はボンデイングパツドでありアル
ミニウム等の導電層によつて形成されている。
１２および１３はそれぞれ入力保護抵抗ｒおよ
びプルアツプ回路またはプルダウン回路の保護抵
抗r′を形成するN+型拡散層であり、これらは例
えばＰ型半導体基板上に形成されている。１４は
ボンデイングパツド１１と各N+型拡散層１２お
よび１３の一端とを電気的に接続するためのメタ
ルコンタクトホールである。１９はプルアツプ抵
抗またはプルダウン抵抗Ｒを形成するためのMIS
トランジスタである。このMISトランジスタ１９
は、N+型拡散層２０および２１をそれぞれドレ
インおよびソースとしこれらの各N+型拡散層２
０および２１の間のチヤンネル領域上に図示しな
い絶縁膜を介して形成された多結晶シリコン層２
２をゲートとして形成されている。そして、MIS
トランジスタ１９の多結晶シリコン層２２すなわ
ちゲートとN+型拡散層２１すなわちソースとは、
アルミ配線層１６によつてプルアツプ回路または
プルダウン回路の保護抵抗を形成するN+型拡散
層１３と互いに接続されている。なお、１８，２
３，２４はこのような接続を行なうためのメタル
コンタクトホールである。なお、MISトランジス
タ１９のドレインを構成するN+型拡散層２０は
他のメタルコンタクトホール２５を介して電源線
またはグランド線を構成するアルミ配線層２６と
接続されている。
びプルアツプ回路またはプルダウン回路の保護抵
抗r′を形成するN+型拡散層であり、これらは例
えばＰ型半導体基板上に形成されている。１４は
ボンデイングパツド１１と各N+型拡散層１２お
よび１３の一端とを電気的に接続するためのメタ
ルコンタクトホールである。１９はプルアツプ抵
抗またはプルダウン抵抗Ｒを形成するためのMIS
トランジスタである。このMISトランジスタ１９
は、N+型拡散層２０および２１をそれぞれドレ
インおよびソースとしこれらの各N+型拡散層２
０および２１の間のチヤンネル領域上に図示しな
い絶縁膜を介して形成された多結晶シリコン層２
２をゲートとして形成されている。そして、MIS
トランジスタ１９の多結晶シリコン層２２すなわ
ちゲートとN+型拡散層２１すなわちソースとは、
アルミ配線層１６によつてプルアツプ回路または
プルダウン回路の保護抵抗を形成するN+型拡散
層１３と互いに接続されている。なお、１８，２
３，２４はこのような接続を行なうためのメタル
コンタクトホールである。なお、MISトランジス
タ１９のドレインを構成するN+型拡散層２０は
他のメタルコンタクトホール２５を介して電源線
またはグランド線を構成するアルミ配線層２６と
接続されている。
２７は、IC装置の内部回路の入力トランジス
タであり、N+型拡散層２８および２９をそれぞ
れソースおよびドレインとし、これらの各N+型
拡散層２８および２９の間のチヤンネル領域上に
図示しない絶縁膜を介して形成された多結晶シリ
コン層３０をゲートとして形成されている。そし
て、該多結晶シリコン層３０すなわちゲートは入
力保護抵抗を形成するN+型拡散層１２とアルミ
配線層１５およびメタルコンタクトホール１７，
３５によつて接続されている。また、N+型拡散
層２８すなわちソースはグランド線を形成するア
ルミ配線層３２とメタルコンタクトホール３３に
よつて接続されている。
タであり、N+型拡散層２８および２９をそれぞ
れソースおよびドレインとし、これらの各N+型
拡散層２８および２９の間のチヤンネル領域上に
図示しない絶縁膜を介して形成された多結晶シリ
コン層３０をゲートとして形成されている。そし
て、該多結晶シリコン層３０すなわちゲートは入
力保護抵抗を形成するN+型拡散層１２とアルミ
配線層１５およびメタルコンタクトホール１７，
３５によつて接続されている。また、N+型拡散
層２８すなわちソースはグランド線を形成するア
ルミ配線層３２とメタルコンタクトホール３３に
よつて接続されている。
第５図の構成においては、２つの保護抵抗を形
成する各々のN+型拡散層１２および１３のパタ
ーン形状をほぼ同じにし抵抗値がほぼ等しくなる
ようにすることによつて各拡散層１２および１３
上の電位分布を等しくし、もつてこれらの２つの
拡散層１２および１３を近接して配置することを
可能にしている。すなわち、各拡散層１２および
１３の電位分布をほぼ等しくすることによりある
いは各拡散層１２および１３の隣り合う部分の電
位差を小さくすることにより、これらの拡散層１
２および１３を近接して配置することを可能に
し、入力回路の半導体チツプ上における占有面積
をより小なくすることができるようになる。
成する各々のN+型拡散層１２および１３のパタ
ーン形状をほぼ同じにし抵抗値がほぼ等しくなる
ようにすることによつて各拡散層１２および１３
上の電位分布を等しくし、もつてこれらの２つの
拡散層１２および１３を近接して配置することを
可能にしている。すなわち、各拡散層１２および
１３の電位分布をほぼ等しくすることによりある
いは各拡散層１２および１３の隣り合う部分の電
位差を小さくすることにより、これらの拡散層１
２および１３を近接して配置することを可能に
し、入力回路の半導体チツプ上における占有面積
をより小なくすることができるようになる。
すなわち、第４図の構造を有する入力回路を複
数個半導体チツプ上に配置する場合には、第６図
に示すように、各入力回路間に所定の距離Ｌをと
ることにより隣接するN+型拡散層２および３の
間の静電気を所定値以上に保つ必要がある。
数個半導体チツプ上に配置する場合には、第６図
に示すように、各入力回路間に所定の距離Ｌをと
ることにより隣接するN+型拡散層２および３の
間の静電気を所定値以上に保つ必要がある。
これに対して、第５図の構造を用いた場合に
は、第７図に示すように、隣接する入力回路の
N+型拡散層１２および１３の間の距離を所定値
Ｌ以上に保てばよいから各入力回路をより近接し
てて配置することが可能であり、半導体チツプ上
の領域を有効に利用しかつIC装置の集積度をよ
り高めることが可能になる。
は、第７図に示すように、隣接する入力回路の
N+型拡散層１２および１３の間の距離を所定値
Ｌ以上に保てばよいから各入力回路をより近接し
てて配置することが可能であり、半導体チツプ上
の領域を有効に利用しかつIC装置の集積度をよ
り高めることが可能になる。
（発明の効果）
このように、本発明によれば、入力回路のプル
アツプ抵抗またはプルダウン抵抗をIC装置の入
力端子と電源またはグランド間に接続するように
したから、IC装置の入力端子に印加される信号
のレベルが入力保護抵抗、プルアツプ回路および
電源電圧等によつて変動することがなくなりIC
装置の入力電圧マージンの低下が防止される。ま
た、プルアツプ回路またはプルダウン回路に保護
抵抗を挿入し、この保護抵抗の抵抗値を入力端子
と内部回路の入力端子との間に挿入された入力保
護抵抗の抵抗値と等しくすることにより、さらら
の各保護抵抗を半導体基板上に互いに近接して配
置することが可能になりIC装置の集積度を向上
させることができる。
アツプ抵抗またはプルダウン抵抗をIC装置の入
力端子と電源またはグランド間に接続するように
したから、IC装置の入力端子に印加される信号
のレベルが入力保護抵抗、プルアツプ回路および
電源電圧等によつて変動することがなくなりIC
装置の入力電圧マージンの低下が防止される。ま
た、プルアツプ回路またはプルダウン回路に保護
抵抗を挿入し、この保護抵抗の抵抗値を入力端子
と内部回路の入力端子との間に挿入された入力保
護抵抗の抵抗値と等しくすることにより、さらら
の各保護抵抗を半導体基板上に互いに近接して配
置することが可能になりIC装置の集積度を向上
させることができる。
第１図は従来形のIC装置に用いられている入
力回路の構成を示す電気回路図、第２図および第
３図はそれぞれ本発明の実施例にかかわるIC装
置における入力回路を示す電気回路図、第４図お
よび第５図は第２図および第３図の回路の半導体
チツプ上におけるレイアウトを示す平面図、そし
て第６図または第７図はそれぞれ第４図および第
５図の構造を有する入力回路等を数個配置する場
合におけるレイアウトを示す平面図である。 ９……入力トランジスタ、Ｒ……プルアツプま
たはプルダウン抵抗、ｒ……入力保護抵抗、r′…
…プルアツプ回路または回路用保護抵抗、１，１
１……ボンデイングパツド、２，３，１２，１
３，２０，２１，２８，２９……N+型拡散層、
４，７，８，１４，１７，１８，２３，２４，２
５，３１，３３……メタルコンタクトホール、
５，６，１５，１６，２６，３２……アルミ配線
層、１９，２７……MISトランジスタ、２２，３
０……多結晶シリコン層。
力回路の構成を示す電気回路図、第２図および第
３図はそれぞれ本発明の実施例にかかわるIC装
置における入力回路を示す電気回路図、第４図お
よび第５図は第２図および第３図の回路の半導体
チツプ上におけるレイアウトを示す平面図、そし
て第６図または第７図はそれぞれ第４図および第
５図の構造を有する入力回路等を数個配置する場
合におけるレイアウトを示す平面図である。 ９……入力トランジスタ、Ｒ……プルアツプま
たはプルダウン抵抗、ｒ……入力保護抵抗、r′…
…プルアツプ回路または回路用保護抵抗、１，１
１……ボンデイングパツド、２，３，１２，１
３，２０，２１，２８，２９……N+型拡散層、
４，７，８，１４，１７，１８，２３，２４，２
５，３１，３３……メタルコンタクトホール、
５，６，１５，１６，２６，３２……アルミ配線
層、１９，２７……MISトランジスタ、２２，３
０……多結晶シリコン層。
Claims (1)
- 【特許請求の範囲】 １ 入力用トランジスタ２７と、 該入力用トランジスタ２７と入力端子のボンデ
イングパツド１との間に設けられた入力回路とを
有してなり、半導体チツプ内に形成された半導体
集積回路装置において、 前記ボンデイングパツド１は、プルアツプ用ま
たはプルダウン用の第１の抵抗回路１３，r′およ
び第２の抵抗回路１９を介して所定の電源と接続
し、 前記ボンデイングパツド１は、また、第３の抵
抗回路１２，ｒを介して前記入力用トランジスタ
２７の制御端子３０と接続し、 前記第２の抵抗回路１９は、直列接続された
MISトランジスタのドレイン・ソース間の抵抗を
利用して構成されたMIS抵抗であり、 前記第１の抵抗回路１３，r′および前記第２の
抵抗回路１２，ｒは、略同一の抵抗値を有し、前
記ボンデイングパツド１の一方の側に並行に配置
された拡散抵抗パターンによつて形成されること
を特徴とする半導体集積回路装置。 ２ 入力用トランジスタ２７と、 該入力用トランジスタ２７と入力端子のボンデ
イングパツド１との間に設けられた入力回路とを
有してなり、半導体チツプ内に形成された半導体
集積回路装置において、 前記ボンデイングパツド１は、プルアツプ用ま
たはプルダウン用の第１の抵抗回路１３，r′およ
び第２の抵抗回路１９を介して所定の電源と接続
し、 前記ボンデイングパツド１は、また、第３の抵
抗回路１２，ｒを介して前記入力用トランジスタ
２７の制御端子３０と接続し、 前記第２の抵抗回路１９は、直列接続された
MISトランジスタのドレイン・ソース間の抵抗を
利用して構成されたMIS抵抗であり、 前記第１の抵抗回路１３，r′および前記第２の
抵抗回路１２，ｒは、前記ボンデイングパツド１
をはさんで配置された拡散抵抗パターンによつて
形成されることを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027325A JPS60172817A (ja) | 1984-02-17 | 1984-02-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027325A JPS60172817A (ja) | 1984-02-17 | 1984-02-17 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60172817A JPS60172817A (ja) | 1985-09-06 |
| JPH0336449B2 true JPH0336449B2 (ja) | 1991-05-31 |
Family
ID=12217920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59027325A Granted JPS60172817A (ja) | 1984-02-17 | 1984-02-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60172817A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5407852B2 (ja) * | 2009-12-25 | 2014-02-05 | アイシン・エィ・ダブリュ株式会社 | 電気回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550422A (en) * | 1978-10-04 | 1980-04-12 | Caterpillar Tractor Co | Metal treating method |
-
1984
- 1984-02-17 JP JP59027325A patent/JPS60172817A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550422A (en) * | 1978-10-04 | 1980-04-12 | Caterpillar Tractor Co | Metal treating method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60172817A (ja) | 1985-09-06 |
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