JPH0773207B2 - 出力回路 - Google Patents
出力回路Info
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- JPH0773207B2 JPH0773207B2 JP59095161A JP9516184A JPH0773207B2 JP H0773207 B2 JPH0773207 B2 JP H0773207B2 JP 59095161 A JP59095161 A JP 59095161A JP 9516184 A JP9516184 A JP 9516184A JP H0773207 B2 JPH0773207 B2 JP H0773207B2
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- circuit
- power supply
- logic
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は、ロジツク信号により、高電圧出力をスイツチ
ングする出力回路に関する。
ングする出力回路に関する。
出力回路に関しては、従来より、第１図に示すように、
ロジツク信号入力Ａ及びその反転信号により、たすき
がけ配線のレベルシフト回路を構成し、その出力信号
を、ゲート共通のCMOS出力バツフア回路を経由し、CMOS
出力回路のゲート入力とする回路等の方法が知られてい
るが、次のような欠点を有している。ロジツク系の電圧
レベルV1が正規の値より低かったり、与えられない場
合、A,の電位が定まらない、あるいはグランドレベル
となるなどして、レベルシフト回路の出力ａの電位が定
まらず、よって、出力バツフア回路の出力ｂの電位も定
まらない。そのことにより、出力バツフア回路及び出力
回路に於て、Ｐ型MOSトランジスタのソースレベルV2か
ら、Ｎ型MOSトランジスタのソースレベルGNDへ、短絡電
流が流れる。この短絡電流は、定常的に流れるため、高
電圧を電源とする出力回路に於ては、消費電力が大き
く、又、多数の同等の出力を有するドライバ集積回路に
於ては、全出力トランジスタの能力も大きく、この消費
電力は、集積回路を劣化、損傷する大きさを有する。
ロジツク信号入力Ａ及びその反転信号により、たすき
がけ配線のレベルシフト回路を構成し、その出力信号
を、ゲート共通のCMOS出力バツフア回路を経由し、CMOS
出力回路のゲート入力とする回路等の方法が知られてい
るが、次のような欠点を有している。ロジツク系の電圧
レベルV1が正規の値より低かったり、与えられない場
合、A,の電位が定まらない、あるいはグランドレベル
となるなどして、レベルシフト回路の出力ａの電位が定
まらず、よって、出力バツフア回路の出力ｂの電位も定
まらない。そのことにより、出力バツフア回路及び出力
回路に於て、Ｐ型MOSトランジスタのソースレベルV2か
ら、Ｎ型MOSトランジスタのソースレベルGNDへ、短絡電
流が流れる。この短絡電流は、定常的に流れるため、高
電圧を電源とする出力回路に於ては、消費電力が大き
く、又、多数の同等の出力を有するドライバ集積回路に
於ては、全出力トランジスタの能力も大きく、この消費
電力は、集積回路を劣化、損傷する大きさを有する。
又、通常動作状態に於ても、a,bの電位は、V2からGNDま
での振巾をもつこととなり、a:bに接続されたCMOS回路
のロジツクレベルが切りかわるまでの遅延時間が長くな
る。
での振巾をもつこととなり、a:bに接続されたCMOS回路
のロジツクレベルが切りかわるまでの遅延時間が長くな
る。
又、アルミ等を配線材料とした場合、エレクトマイグレ
ーシヨン等への配慮のため、配線の太さ、間隔等を広く
とる必要があるが、本従来回路では配線が複雑であり、
交査する部分も多く、チツプ上にかなり広い配線領域が
必要となり、又交差部分をポリシリコン等を配線材料と
した場合、その抵抗、容量等が問題になる。すなわち、
大きなチツプサイズとなりコスト上昇をもたらすととも
にポリシリコン配線及びその先のゲート等による容量・
抵抗のため、信号の遅れ、消費電流の増大、又、信号の
遅れによるスイツチング時消費電流の増大もある。
ーシヨン等への配慮のため、配線の太さ、間隔等を広く
とる必要があるが、本従来回路では配線が複雑であり、
交査する部分も多く、チツプ上にかなり広い配線領域が
必要となり、又交差部分をポリシリコン等を配線材料と
した場合、その抵抗、容量等が問題になる。すなわち、
大きなチツプサイズとなりコスト上昇をもたらすととも
にポリシリコン配線及びその先のゲート等による容量・
抵抗のため、信号の遅れ、消費電流の増大、又、信号の
遅れによるスイツチング時消費電流の増大もある。
さらに高耐圧MOSトランジスタは、一般にゲート耐圧が
ドレイン耐圧より低く、高電圧電源振幅のゲート電位を
許容できない場合が多く、本従来回路を用いた場合、ゲ
ート・ドレイン間、ゲート・ソース間等を破壊する等、
集積回路を劣化、損傷する可能性がある。
ドレイン耐圧より低く、高電圧電源振幅のゲート電位を
許容できない場合が多く、本従来回路を用いた場合、ゲ
ート・ドレイン間、ゲート・ソース間等を破壊する等、
集積回路を劣化、損傷する可能性がある。
本発明はこのような問題点を解決するもので、その目的
とするところは、ロジツク系電位V1が、低下あるいは非
接続状態であっても、静的に高電圧系電源間に過大な短
絡電流が流れず、また正常動作状態に於ても、出力のス
イツチング速度が速く、低消費電流かつ集積化容易な出
力回路を提供することにある。
とするところは、ロジツク系電位V1が、低下あるいは非
接続状態であっても、静的に高電圧系電源間に過大な短
絡電流が流れず、また正常動作状態に於ても、出力のス
イツチング速度が速く、低消費電流かつ集積化容易な出
力回路を提供することにある。
〔概要〕 本発明の出力回路は、第１の電源電位と第２の電源電位
の間に接続されるロジック回路部から出力される第１の
振幅を有する第１及び第２のロジック信号に基づき、前
記第１の振幅より大きい第２の振幅を有する出力信号を
出力ノードに出力する出力回路において、 前記第１の電源電位と前記出力ノードとの間に接続さ
れ、前記第１のロジック信号をゲートに入力する第１導
電型の第１のトランジスタと、 第３の電源電位と前記出力ノードとの間に接続される第
２導電型の第２のトランジスタと、 前記第１の電源電位と前記第３の電源電位との間に接続
され、前記第２のロジック信号に基づき前記第２のトラ
ンジスタが前記第１のトランジスタと逆の導通動作をす
るように、前記第２のロジック信号の第１の振幅より大
きい振幅を有する信号を前記第２のトランジスタのゲー
トに出力するレベル変換回路とを備え、 前記第１のトランジスタ、前記第２のトランジスタ及び
前記レベル変換回路を構成するトランジスタは、前記ロ
ジック回路部を構成するトランジスタのチャネル長より
も長いチャネル長を有する ことを特徴とする。
の間に接続されるロジック回路部から出力される第１の
振幅を有する第１及び第２のロジック信号に基づき、前
記第１の振幅より大きい第２の振幅を有する出力信号を
出力ノードに出力する出力回路において、 前記第１の電源電位と前記出力ノードとの間に接続さ
れ、前記第１のロジック信号をゲートに入力する第１導
電型の第１のトランジスタと、 第３の電源電位と前記出力ノードとの間に接続される第
２導電型の第２のトランジスタと、 前記第１の電源電位と前記第３の電源電位との間に接続
され、前記第２のロジック信号に基づき前記第２のトラ
ンジスタが前記第１のトランジスタと逆の導通動作をす
るように、前記第２のロジック信号の第１の振幅より大
きい振幅を有する信号を前記第２のトランジスタのゲー
トに出力するレベル変換回路とを備え、 前記第１のトランジスタ、前記第２のトランジスタ及び
前記レベル変換回路を構成するトランジスタは、前記ロ
ジック回路部を構成するトランジスタのチャネル長より
も長いチャネル長を有する ことを特徴とする。
以下、本発明について実施例に基づき詳細に説明する。
第２図に本発明の一実施例を示す。M1,M2は、オフセツ
トゲート構造Ｎ型MOSトランジスタ,M3,M4はオフセツト
ゲート構造Ｐ型MOSトランジスタ、M5〜M8は、チヤネル
長が、M1〜M4のトランジスタより短いロジツク部を構成
するMOSトランジスタである。ここでM1〜M8は、パター
ンサイズ等が異なるが工程としては全く同一で形成され
る。又、第２の電源端子（以下、V1という）は5V程度の
ロジツク電位、第３の電源端子（以下、V2という）は1
5.0V程度の電位である。さらに、ｃの電位はV2〔Ｖ〕あ
るいはV2−７〔Ｖ〕程度である。本発明において、出力
ｃをなすM2,M3は所謂、レベル変換回路である。V2−７
〔Ｖ〕程度とした理由は、製造上のバラツキを考慮して
出力電流が十分に得られるとともに、チツプサイズが大
きくならない事、さらに応答を高速化しスイツチング時
の短絡電流をできるだけ少なくするためである。
トゲート構造Ｎ型MOSトランジスタ,M3,M4はオフセツト
ゲート構造Ｐ型MOSトランジスタ、M5〜M8は、チヤネル
長が、M1〜M4のトランジスタより短いロジツク部を構成
するMOSトランジスタである。ここでM1〜M8は、パター
ンサイズ等が異なるが工程としては全く同一で形成され
る。又、第２の電源端子（以下、V1という）は5V程度の
ロジツク電位、第３の電源端子（以下、V2という）は1
5.0V程度の電位である。さらに、ｃの電位はV2〔Ｖ〕あ
るいはV2−７〔Ｖ〕程度である。本発明において、出力
ｃをなすM2,M3は所謂、レベル変換回路である。V2−７
〔Ｖ〕程度とした理由は、製造上のバラツキを考慮して
出力電流が十分に得られるとともに、チツプサイズが大
きくならない事、さらに応答を高速化しスイツチング時
の短絡電流をできるだけ少なくするためである。
ここで、ロジツク部の最低動作電圧よりも、M1,M2のス
レツシヨルド電圧が高くなるように作り込んである。こ
れは、ロジツク部のＰ型MOSトランジスタのスレツシヨ
ルド電圧をロジツク部のＮ型MOSトランジスタのスレツ
シヨルド電圧と同程度かそれ以下にすることによって得
られる。すなわち、ロジツク部トランジスタは、短チヤ
ネル効果により、長チヤネルトランジスタより、スレツ
シヨルド電圧が、0.2〜0.5V程度低くなるためである。
レツシヨルド電圧が高くなるように作り込んである。こ
れは、ロジツク部のＰ型MOSトランジスタのスレツシヨ
ルド電圧をロジツク部のＮ型MOSトランジスタのスレツ
シヨルド電圧と同程度かそれ以下にすることによって得
られる。すなわち、ロジツク部トランジスタは、短チヤ
ネル効果により、長チヤネルトランジスタより、スレツ
シヨルド電圧が、0.2〜0.5V程度低くなるためである。
第３図に本発明の第二の実施例を示す。ここでM9は、DM
OSトランジスタ,M10はオフセツトゲート構造Ｎ型MOSト
ランジスタ、M11,M12はオフセツトゲート構造Ｐ型MOSト
ランジスタ,D1はツエナーダイオード,B,はロジツク信
号である。このため、ｄの電位は、最小でもツエナーダ
イオードによりクランプされ（V2−5.1）〔Ｖ〕であ
る。又、高耐圧系のＮ型トランジスタはここでもそのス
レツシヨルド電圧が、ロジツク系最小動作電圧以上とな
るように作り込まれている。
OSトランジスタ,M10はオフセツトゲート構造Ｎ型MOSト
ランジスタ、M11,M12はオフセツトゲート構造Ｐ型MOSト
ランジスタ,D1はツエナーダイオード,B,はロジツク信
号である。このため、ｄの電位は、最小でもツエナーダ
イオードによりクランプされ（V2−5.1）〔Ｖ〕であ
る。又、高耐圧系のＮ型トランジスタはここでもそのス
レツシヨルド電圧が、ロジツク系最小動作電圧以上とな
るように作り込まれている。
又、第２図の回路を用いたプロセスに比較し、電流能力
を得るためにゲート膜厚を薄くしている。
を得るためにゲート膜厚を薄くしている。
第４図に本発明の第３の実施例を示す。M13〜M16は、オ
フセツトゲート構造MOSトランジスタ、R1は抵抗であ
る。本発明第一の実施例と同様にロジツク部の最低動作
電圧より、M13,M14のスレツシヨルド電圧が高くなるよ
うに作り込んである。ここでR1は、M16のON電流を増加
させるために存在している。
フセツトゲート構造MOSトランジスタ、R1は抵抗であ
る。本発明第一の実施例と同様にロジツク部の最低動作
電圧より、M13,M14のスレツシヨルド電圧が高くなるよ
うに作り込んである。ここでR1は、M16のON電流を増加
させるために存在している。
本実施例で、ロジツク部最小動作電圧より、高耐圧Ｎ型
MOSトランジスタのスレツシヨルド電圧が高いことによ
り、ロジツク信号B,が不定となる低いV1の電圧では、
出力Ｎ型MOSトランジスタはONせず、又出力Ｐ型MOSトラ
ンジスタのゲート電位もV2になるためONしない。そのた
め、V1レベルが接続されない場合でも、V2−GND間に静
的に短絡電流は流れない。
MOSトランジスタのスレツシヨルド電圧が高いことによ
り、ロジツク信号B,が不定となる低いV1の電圧では、
出力Ｎ型MOSトランジスタはONせず、又出力Ｐ型MOSトラ
ンジスタのゲート電位もV2になるためONしない。そのた
め、V1レベルが接続されない場合でも、V2−GND間に静
的に短絡電流は流れない。
第２図に示す本発明第１の実施例では、出力Ｎ型MOSト
ランジスタは、GND〜V1間のゲート電圧で動作し、出力
Ｐ型MOSトランジスタはV2〜ｃ（＝V2−7V程度）のゲー
ト電圧で動作するため、ゲート等の充・放電時間、レベ
ルシフトに要する時間等が短かく、入出力伝搬遅延時間
が短かい。又、出力スイツチング時間が短かくそのた
め、スイツチング時消費電流も小さい。さらに、M3のト
ランジスタは、ダイオード接続により、電流一電圧特性
が二乗特性を有するため、M4オン時のｃの電位はM3のか
わりに抵抗等を用いる場合よりも安定している。又、出
力回路が４素子で出来ているため、多出力ドライバ回路
にしても、ICチツプサイズが小さく出来る。さらにV1電
圧を高くすれば、出力電流能力が増加し、低くすれば高
速、低消費電流化できる。又、通常使用状態では、高電
圧トランジスタのゲートにゲート耐圧の1/3以上の電圧
は加わらず、ゲート膜破壊等の不良モードが発生しにく
く、信頼性が高い。又、配線が単純で交差する部分も少
ないため、チツプ上の配線領域が少なくてすみ、交差部
分にポリシリコン等を用いる数も少なくなり、その容量
・抵抗等が問題にならず、スイツチング速度も速く消費
電流も少ない。
ランジスタは、GND〜V1間のゲート電圧で動作し、出力
Ｐ型MOSトランジスタはV2〜ｃ（＝V2−7V程度）のゲー
ト電圧で動作するため、ゲート等の充・放電時間、レベ
ルシフトに要する時間等が短かく、入出力伝搬遅延時間
が短かい。又、出力スイツチング時間が短かくそのた
め、スイツチング時消費電流も小さい。さらに、M3のト
ランジスタは、ダイオード接続により、電流一電圧特性
が二乗特性を有するため、M4オン時のｃの電位はM3のか
わりに抵抗等を用いる場合よりも安定している。又、出
力回路が４素子で出来ているため、多出力ドライバ回路
にしても、ICチツプサイズが小さく出来る。さらにV1電
圧を高くすれば、出力電流能力が増加し、低くすれば高
速、低消費電流化できる。又、通常使用状態では、高電
圧トランジスタのゲートにゲート耐圧の1/3以上の電圧
は加わらず、ゲート膜破壊等の不良モードが発生しにく
く、信頼性が高い。又、配線が単純で交差する部分も少
ないため、チツプ上の配線領域が少なくてすみ、交差部
分にポリシリコン等を用いる数も少なくなり、その容量
・抵抗等が問題にならず、スイツチング速度も速く消費
電流も少ない。
第３図に示す本発明第２の実施例は、第１の実施例と比
較し、出力電流能力が大きい場合に用いられる。すなわ
ち、M9をDMOS化し、M12はゲート膜が薄く、電流能力が
ある。そのため、M11,12のゲートに加わる電圧をD1のツ
エナーダイオードで制限し、保護するとともに、ｄの電
位がV2−5,1〔Ｖ〕以下にならない事より、より高速化
でき、出力スイツチング時消費電流がおさえられる。
較し、出力電流能力が大きい場合に用いられる。すなわ
ち、M9をDMOS化し、M12はゲート膜が薄く、電流能力が
ある。そのため、M11,12のゲートに加わる電圧をD1のツ
エナーダイオードで制限し、保護するとともに、ｄの電
位がV2−5,1〔Ｖ〕以下にならない事より、より高速化
でき、出力スイツチング時消費電流がおさえられる。
第４図に示す本発明第３の実施例は、出力Ｐ型MOSトラ
ンジスタのオン電流の増加を主眼としたものである。す
なわちM16オン時のｅの電位を与えるために、R1がない
場合、M15のチヤネル長を長くし、チヤネル幅を狭くし
なければ、M15を流れる電流に対し、M16のオン電流は大
きくとれない。しかし、実際に半導体集積回路内の素子
として形成するには、チヤネル長、チヤネル幅には限界
がある。そこで、R1を挿入することにより、M15の素子
サイズを小さく出来る。
ンジスタのオン電流の増加を主眼としたものである。す
なわちM16オン時のｅの電位を与えるために、R1がない
場合、M15のチヤネル長を長くし、チヤネル幅を狭くし
なければ、M15を流れる電流に対し、M16のオン電流は大
きくとれない。しかし、実際に半導体集積回路内の素子
として形成するには、チヤネル長、チヤネル幅には限界
がある。そこで、R1を挿入することにより、M15の素子
サイズを小さく出来る。
以上述べたように本発明によれば、ロジツク信号により
高電圧を出力するCMOS集積回路に於て、ロジツク部用電
源V1が与えられない、あるいはロジツク回路が動作しな
いような低いV1の電圧に於ても、高電圧系V2−GND間に
静的な短絡電流が流れず、集積回路を劣化、損傷するこ
とがない。さらに、出力回路にオフセットゲート構造ト
ランジスタを用いることにより、よりいっそう、劣化、
損傷を防ぐことができる。又、出力回路の素子数が少な
く、又、V2系信号の配線が単純で、交差する部分も少な
く、チツプサイズが小さく、パツケージへの実装もしや
すい。
高電圧を出力するCMOS集積回路に於て、ロジツク部用電
源V1が与えられない、あるいはロジツク回路が動作しな
いような低いV1の電圧に於ても、高電圧系V2−GND間に
静的な短絡電流が流れず、集積回路を劣化、損傷するこ
とがない。さらに、出力回路にオフセットゲート構造ト
ランジスタを用いることにより、よりいっそう、劣化、
損傷を防ぐことができる。又、出力回路の素子数が少な
く、又、V2系信号の配線が単純で、交差する部分も少な
く、チツプサイズが小さく、パツケージへの実装もしや
すい。
又、スイツチング速度が速く、スイツチング時短絡電流
が少なく、パツケージ等の熱抵抗による許容損失の点か
らも、パワー的にも高速化できる等という効果を有す
る。
が少なく、パツケージ等の熱抵抗による許容損失の点か
らも、パワー的にも高速化できる等という効果を有す
る。
さらに、第４図にあるように抵抗を入れることにより、
M15の素子サイズが小さくてもM16のオン電流を大きくで
きるという効果を有する。
M15の素子サイズが小さくてもM16のオン電流を大きくで
きるという効果を有する。
本発明の実施例ではGNDに対し、正の電圧で動作するも
のとしたが、第２の電源電圧よりも第３の電源電圧が高
電圧であるというのは、第２の電源電圧の絶対値よりも
第３の電源電圧の絶対値が大きいということなので、当
然、ｎ形半導体基板を用いた集積回路のように負の電圧
で動作する集積回路でも本願発明は実施できる。又、出
力高速化をねらった、低い電圧のV2レベルを用いる素子
にも応用できる。さらに、第５図に示すようにレベルシ
フト回路への応用も可能である。
のとしたが、第２の電源電圧よりも第３の電源電圧が高
電圧であるというのは、第２の電源電圧の絶対値よりも
第３の電源電圧の絶対値が大きいということなので、当
然、ｎ形半導体基板を用いた集積回路のように負の電圧
で動作する集積回路でも本願発明は実施できる。又、出
力高速化をねらった、低い電圧のV2レベルを用いる素子
にも応用できる。さらに、第５図に示すようにレベルシ
フト回路への応用も可能である。
以上の説明より明かなように、本発明は、第１の電源電
位と第２の電源電位の間に接続されるロジック回路部か
ら出力される第１の振幅を有する第１及び第２のロジッ
ク信号に基づき、第１の振幅より大きい第２の振幅を有
する出力信号を出力ノードに出力する出力回路におい
て、第１の電源電位と出力ノードとの間に接続され、第
１のロジック信号をゲートに入力する第１導電型の第１
のトランジスタと、第３の電源電位と出力ノードとの間
に接続される第２導電型の第２のトランジスタと、第１
の電源電位と第３の電源電位との間に接続され、第２の
ロジック信号に基づき第２のトランジスタが第１のトラ
ンジスタと逆の導通動作をするように、第２のロジック
信号の第１の振幅より大きい振幅を有する信号を第２の
トランジスタのゲートに出力するレベル変換回路とを備
え、第１のトランジスタ、第２のトランジスタ及びレベ
ル変換回路を構成するトランジスタは、ロジック回路部
を構成するトランジスタのチャネル長よりも長いチャネ
ル長を有する構成としたことにより、以下のような顕著
な効果を奏することができる。
位と第２の電源電位の間に接続されるロジック回路部か
ら出力される第１の振幅を有する第１及び第２のロジッ
ク信号に基づき、第１の振幅より大きい第２の振幅を有
する出力信号を出力ノードに出力する出力回路におい
て、第１の電源電位と出力ノードとの間に接続され、第
１のロジック信号をゲートに入力する第１導電型の第１
のトランジスタと、第３の電源電位と出力ノードとの間
に接続される第２導電型の第２のトランジスタと、第１
の電源電位と第３の電源電位との間に接続され、第２の
ロジック信号に基づき第２のトランジスタが第１のトラ
ンジスタと逆の導通動作をするように、第２のロジック
信号の第１の振幅より大きい振幅を有する信号を第２の
トランジスタのゲートに出力するレベル変換回路とを備
え、第１のトランジスタ、第２のトランジスタ及びレベ
ル変換回路を構成するトランジスタは、ロジック回路部
を構成するトランジスタのチャネル長よりも長いチャネ
ル長を有する構成としたことにより、以下のような顕著
な効果を奏することができる。
すなわち、ロジック回路部を構成するトランジスタの方
が、出力回路を構成するトランジスタに比べてチャネル
長が短いため、出力回路を構成するトランジスタのスレ
ッショルド電圧が、ロジック回路部を構成するトランジ
スタより高くなる。よって、低電圧系電源が不安定とな
り、ロジック回路部から出力されるロジック信号の振幅
（第１の振幅）が小さくなったとしても、出力回路のト
ランジスタは、スレッショルド電圧が高いため、誤導通
し難くなり、出力回路における各トランジスタが導通
し、短絡電流が流れるような事態が起こり難くなる。
が、出力回路を構成するトランジスタに比べてチャネル
長が短いため、出力回路を構成するトランジスタのスレ
ッショルド電圧が、ロジック回路部を構成するトランジ
スタより高くなる。よって、低電圧系電源が不安定とな
り、ロジック回路部から出力されるロジック信号の振幅
（第１の振幅）が小さくなったとしても、出力回路のト
ランジスタは、スレッショルド電圧が高いため、誤導通
し難くなり、出力回路における各トランジスタが導通
し、短絡電流が流れるような事態が起こり難くなる。
本発明によれば、低電圧系電源のロジック回路部から出
力されるロジック信号に基づき、高電圧系電源の出力回
路から大きな振幅の出力信号を出力する構成において、
低電圧系電源が不安定となっても、短絡電流を防ぐこと
のできる出力回路を提供することができる。特に、高電
圧系電源に接続される出力回路を流れる短絡電流は、非
常に大きな電流となるので、集積回路においては劣化、
損傷をきたす場合があるが、本発明の構成によればこれ
を防ぐことができる。
力されるロジック信号に基づき、高電圧系電源の出力回
路から大きな振幅の出力信号を出力する構成において、
低電圧系電源が不安定となっても、短絡電流を防ぐこと
のできる出力回路を提供することができる。特に、高電
圧系電源に接続される出力回路を流れる短絡電流は、非
常に大きな電流となるので、集積回路においては劣化、
損傷をきたす場合があるが、本発明の構成によればこれ
を防ぐことができる。
第１図は、従来出力回路例 第２図は、本発明出力回路例 第３図，第４図，第５図は、本発明出力回路応用回路 V1はロジツク系電源電圧、V2は高電圧電源電圧、M1〜M
4,M10〜M16はオフセツトゲート構造MOSトランジスタ、M
9はDMOS、M5〜M8はロジツク部トランジスタ。
4,M10〜M16はオフセツトゲート構造MOSトランジスタ、M
9はDMOS、M5〜M8はロジツク部トランジスタ。
Claims (2)
- 【請求項１】第１の電源電位と第２の電源電位の間に接
続されるロジック回路部から出力され且つ第１の振幅を
有する互いに相補な関係の第１及び第２のロジック信号
に基づき、前記第１の振幅より大きい第２の振幅を有す
る出力信号を出力ノードに出力する出力回路において、 前記第１の電源電位と前記出力ノードとの間に接続さ
れ、前記第１のロジック信号をゲートに入力する第１導
電型の第１のトランジスタと、 前記第２の電源電位より高い第３の電源電位と前記出力
ノードとの間に接続される第２導電型の第２のトランジ
スタと、 前記第１の電源電位と前記第３の電源電位との間に接続
されるレベル変換回路であって、該レベル変換回路を構
成するトランジスタのうち、前記第２のロジック信号を
ゲートに入力する第１導電型の第３のトランジスタの導
通動作に基づき、前記第１の振幅より大きい振幅を有す
る信号を前記第２のトランジスタのゲートに出力して、
前記第２のトランジスタに前記第１のトランジスタと逆
の導通動作をさせるレベル変換回路とを備え、 前記第１のトランジスタ、前記第２のトランジスタ及び
前記レベル変換回路を構成する第３のトランジスタは、
前記ロジック回路部を構成するトランジスタのチャネル
長よりも長いチャネル長を有する ことを特徴とする出力回路。 - 【請求項２】前記第１のトランジスタ、及び前記レベル
変換回路を構成する第３のトランジスタは、前記ロジッ
ク回路部の最低動作電圧より高いスレッショルド電圧を
有することを特徴とする特許請求の範囲第１項記載の出
力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59095161A JPH0773207B2 (ja) | 1984-05-11 | 1984-05-11 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59095161A JPH0773207B2 (ja) | 1984-05-11 | 1984-05-11 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60237720A JPS60237720A (ja) | 1985-11-26 |
| JPH0773207B2 true JPH0773207B2 (ja) | 1995-08-02 |
Family
ID=14130048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59095161A Expired - Lifetime JPH0773207B2 (ja) | 1984-05-11 | 1984-05-11 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773207B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62283718A (ja) * | 1985-05-02 | 1987-12-09 | Nec Corp | 論理集積回路装置 |
| JPH03213376A (ja) * | 1990-01-18 | 1991-09-18 | Fujitsu Ltd | 印刷制御方式 |
| JP4350463B2 (ja) * | 2002-09-02 | 2009-10-21 | キヤノン株式会社 | 入力回路及び表示装置及び情報表示装置 |
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5511021B2 (ja) * | 1973-11-20 | 1980-03-21 | ||
| JPS5754428A (en) * | 1980-09-18 | 1982-03-31 | Seiko Epson Corp | Level interface circuit |
| JPS5973846U (ja) * | 1982-11-09 | 1984-05-19 | 日本電気株式会社 | 半導体回路 |
-
1984
- 1984-05-11 JP JP59095161A patent/JPH0773207B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60237720A (ja) | 1985-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |