JPH08331749A - サージ保護回路 - Google Patents
サージ保護回路Info
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- JPH08331749A JPH08331749A JP16003395A JP16003395A JPH08331749A JP H08331749 A JPH08331749 A JP H08331749A JP 16003395 A JP16003395 A JP 16003395A JP 16003395 A JP16003395 A JP 16003395A JP H08331749 A JPH08331749 A JP H08331749A
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- Japan
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- transistor
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- type mos
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- mos transistor
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Abstract
〜2、VthnはN型MOSトランジスタの閾値電圧)
の電位の信号を入力(出力)しても、パッドにドレイン
が接続されている第1のトランジスタのゲート・ドレイ
ン間電圧とドレイン・ソース間電圧とを電源電圧Vdd
以下にすることができるサージ保護回路を提供すること
を目的とするものである。 【構成】 第1のトランジスタのドレインが入力端子ま
たは出力端子に接続され、第1のトランジスタのソース
が第2のトランジスタのドレインに接続され、第2のト
ランジスタのソースが所定電源に接続され、第2のトラ
ンジスタのゲートが第2のトランジスタのソースに接続
されているサージ保護回路において、上記所定電源とは
異なる電源に、第1のトランジスタのゲートが接続され
ているものである。
Description
回路を保護するサージ保護回路に係り、特に、使用する
電源電圧よりも高い電位の信号を入力または出力する半
導体集積回路を保護するサージ保護回路に関する。
含する従来の半導体回路を示す図である。
1の入力端子または出力端子とパッド10とが配線で接
続され、この配線とGNDとの間に、従来のサージ保護
回路30が接続されている。サージ保護回路30は、N
型MOSトランジスタ31とN型MOSトランジスタ3
2とで構成され、特開昭62−287659号公報に記
載されている回路である。なお、12は内部回路であ
る。
トランジスタ31のドレインは、パッド10と入力回路
または出力回路11とを結ぶ配線に接続され、N型MO
Sトランジスタ31のソースは、N型MOSトランジス
タ32のドレインに接続され、N型MOSトランジスタ
32のソースはGNDに接続されている。N型MOSト
ランジスタ31、32のそれぞれのゲートは共にGND
に接続されている。
ンジスタは、定格電源電圧Vddで使用することを前提
として信頼性が保証されている。
る。
たときにおけるオフ状態のソース・ドレインブレークダ
ウン耐圧をVbdsとすると、サージ保護回路30のブ
レークダウン耐圧はn・Vbds(nはおよそ1.1〜
2.0、n・Vbds>Vdd、Vddは電源電圧)で
ある。なお、ブレークダウン耐圧は、スナップバック電
圧とソース・ドレイン電圧のいずれかで定義されるが、
ここでは、説明を簡単にするために、サージ保護回路3
0のブレークダウン耐圧はn・Vbds=2・Vbds
とする。
パッド10に入力(出力)する信号は、2・Vbds未
満の電圧を持つ信号であり、サージ保護回路30はブレ
ークダウンせずに、入力回路には外部の信号がそのまま
入力され、出力回路では、出力信号がそのままパッド1
0に現れる。
載のサージ保護回路では、使用電源電圧Vddよりも高
い電位の信号を入力しても、ブレークダウンを起こさな
い。たとえば、Vdd=2.0Vの半導体集積回路に、
3.3Vのハイレベルを持つ信号を入力してもブレーク
ダウンを起こさない。
ジ電圧は少なくとも数百Vであり、2・Vbdsよりも
遥かに大きいから、N型MOSトランジスタ31、32
は共にブレークダウンし、インピーダンスが下がるの
で、過電流をGNDに流し、入力回路または出力回路1
1との接続ノードの電位(N型MOSトランジスタ31
のドレイン電位)の上昇を抑える。
11を構成するトランジスタが破壊されることを、サー
ジ保護回路30が防止している。
ージ保護回路30では、電源電圧Vddよりも高い電位
であるハイレベル信号の入力(または出力)信号がパッ
ド10に印加されることを許容しているので、Vdd以
内の信号しかパッド10に印加されることを許容しない
場合よりも、半導体集積回路の寿命保証期間が短いとい
う問題がある。
りも高い電位の信号を入力(または出力)すると、N型
MOSトランジスタ31のゲートが接地されているため
に、N型MOSトランジスタ31のゲートとドレインと
の間には、電源電圧Vddよりも高い電圧が印加され
る。このために、電源電圧Vddよりも高い電圧が印加
されるN型MOSトランジスタ31においては、Vdd
以内に抑えられているMOSトランジスタに比べて、信
頼性の観点から素子の寿命が短く、結果として半導体集
積回路全体として寿命保証期間が短くなる。
(nは1.1〜2、VthnはN型MOSトランジスタ
の閾値電圧)の電位の信号を入力(出力)しても、パッ
ドにドレインが接続されている第1のトランジスタのゲ
ート・ドレイン間電圧とドレイン・ソース間電圧とを電
源電圧Vdd以下にすることが可能であるサージ保護回
路を提供することを目的とするものである。
低電位電源とによって動作する半導体集積回路に包含さ
れ、第1のトランジスタのドレインが入力端子または出
力端子に接続され、第1のトランジスタのソースが第2
のトランジスタのドレインに接続され、第2のトランジ
スタのソースが低電位電源または高電位電源に接続さ
れ、第2のトランジスタのゲートが第2のトランジスタ
のソースに接続されているサージ保護回路において、第
2のトランジスタのソースが接続されている電源とは異
なる電源に、第1のトランジスタのゲートが接続されて
いるものである。
されている電源とは異なる電源に、第1のトランジスタ
のゲートが接続されているので、パッドにn・Vdd−
Vthn(nは1.1〜2、VthnはN型MOSトラ
ンジスタの閾値電圧)の電位の信号を入力(出力)して
も、パッドにドレインが接続されている第1のトランジ
スタのゲート・ドレイン間電圧とドレイン・ソース間電
圧とを電源電圧Vdd以下にすることが可能である。
回路20を包含する半導体回路を示す回路図である。
力回路11の入力端子または出力端子とパッド10とを
結ぶ配線と、GNDとの間に接続されるものであり、N
型MOSトランジスタ21とN型MOSトランジスタ2
2とで構成されている。なお、符号12は内部回路であ
る。
は、パッド10と入力回路または出力回路11とを結ぶ
配線に接続され、N型MOSトランジスタ21のソース
は、N型MOSトランジスタ22のドレインに接続さ
れ、N型MOSトランジスタ21のゲートは、電圧電圧
Vddが印加される電源端子VDDに接続されている。
N型MOSトランジスタ22のゲートとソースとはGN
Dに接続されている。
は、定格電源電圧Vddで使用することを前提として信
頼性が保証されている。
る。
に、入力回路または出力回路11と内部回路12とをサ
ージから保護する状態では、電源端子VDDには電源電
圧Vddが印加されておらず、フローティングになって
いる。厳密には、電源端子VDDには、内部回路12の
トランジスタのオフ状態の抵抗を介してGNDと接続さ
れている。したがって、N型MOSトランジスタ21の
ゲートもGNDとなっている。
たオフ状態のソース・ドレインブレークダウン耐圧をV
bdsとすると、ゲートがGND電位であるN型MOS
トランジスタ21のソース・ドレインブレークダウン耐
圧もVbdsとなる。
路20のブレークダウン耐圧は、n・Vbdsである
(nはおよそ1.1〜2.0、n・Vbds>Vdd、
Vddは電源電圧)。
と、N型MOSトランジスタ21と22とは共にブレー
クダウンし、過電流をGNDに流して入力回路または出
力回路11の接続ノードの電位(N型MOSトランジス
タ21のドレイン電位)の上昇を抑える。上記のよう
に、チップ搬送時やワイヤボンディング時等において
は、従来例と同様にして、入力回路または出力回路11
を構成するトランジスタの破壊を防止する。
させる状態について説明する。
回路20を含む集積回路が動作している状態で、サージ
保護回路20を構成するトランジスタ21、22に印加
される電圧を示す図である。
含む集積回路が動作している状態では、サージ保護回路
20を構成するトランジスタ21、22には、定格電源
電圧であるVdd以下の電圧しか印加されない。すなわ
ち、トランジスタ21、22のソース・ドレイン電圧V
ds、ゲート・ドレイン電圧Vgdが全て電源電圧Vd
d以下である。
源端子VDDに電源電圧Vddが印加され、N型MOS
トランジスタ21のゲート電位は電源電圧Vddとな
る。
Vdd以下である場合には、次のような動作になる。パ
ッド10の電位が0VからVdd−Vthn(Vthn
はN型MOSトランジスタの閾値電圧)までは、N型M
OSトランジスタ21はオン状態となり、N型MOSト
ランジスタ21のソース電位もドレインの電位と等しい
電位となる。N型MOSトランジスタ22がVdd以上
のソース・ドレインブレークダウン耐圧を持つことか
ら、サージ保護回路20はブレークダウンしない。
源電圧Vddよりも大きい場合には、次のような動作に
なる。パッド10の電位がVdd−Vthnを越える
と、N型MOSトランジスタ21のソース電位はVdd
−Vthnに固定される。このときに、N型MOSトラ
ンジスタ22のソース・ドレイン間電圧、ゲート・ソー
ス間電圧はVdd−Vthnであり、Vddよりも低
い。また、N型MOSトランジスタ21のソース電位が
Vdd−Vthnに上昇したことによって、N型MOS
トランジスタ21もパッド10の電位が2Vdd−Vt
hnになるまでは、ソース・ドレイン間電圧はVdd以
下になり、ゲート・ソース間電圧はVdd−Vthnに
なる。
thnであるときに、サージ保護回路20を構成するN
型MOSトランジスタ21と22とに印加される電圧
を、上記実施例と従来例とを比較して示す図である。
のソース・ドレイン間電圧、ゲート・ソース間電圧がと
もにVddを越えるのに対し、上記実施例ではソース・
ドレイン間電圧はVddであり、ゲート・ソース間はV
dd−Vthn、ゲート・ドレイン間はVdd−Vth
nでありVddを越えない。
と低電位電源とによって動作する半導体集積回路に包含
され、第1のトランジスタのドレインが入力端子または
出力端子に接続され、上記第1のトランジスタのソース
が第2のトランジスタのドレインに接続され、上記第2
のトランジスタのソースが低電位電源または高電位電源
に接続され、上記第2のトランジスタのゲートが上記第
2のトランジスタのソースに接続されているサージ保護
回路の例であり、N型MOSトランジスタ21は、上記
第1のトランジスタの例であり、N型MOSトランジス
タ22は、上記第2のトランジスタの例であり、さら
に、サージ保護回路20は、上記第2のトランジスタの
ソースが接続されている電源とは異なる電源に、上記第
1のトランジスタのゲートが接続されているサージ保護
回路の例である。
icon On Insulator)基板上のいずれに構成された集積回
路にも適用可能である。
ウン電圧(ここでは、スナップバック電圧)の実測結果
を、上記実施例と従来例とを比較して示す図である。
0に印加できる電圧は、N型MOSトランジスタ1段の
保護回路に対し、1.1倍の上昇に止まる。一方、SO
I基板上の回路に適用した場合、パッド10に印加でき
る電圧は、N型MOSトランジスタ1段の保護回路に対
し、1.8倍の電圧印加を可能にする。したがって、S
OI(Silicon On Insulator)構造のLSI上に、サージ
保護回路20を適用した場合に、より一層の効果が得ら
れる。
してMOSFETが使用されているが、このMOSFE
Tの代わりにMESFETを使用するようにしてもよ
い。
Vthn(nは1.1〜2、VthnはN型MOSトラ
ンジスタの閾値電圧)の電位の信号を入力(出力)して
も、パッドにドレインが接続されている第1のトランジ
スタのゲート・ドレイン間電圧とドレイン・ソース間電
圧とを電源電圧Vdd以下にすることが可能であり、し
たがって、サージ保護回路を構成する全トランジスタの
寿命が長いという効果を奏する。
包含する半導体回路を示す回路図である。
るブレークダウン電流を示す図である。
む集積回路が動作している状態で、サージ保護回路20
を構成するトランジスタ21、22に印加される電圧を
示す図である。
ときに、サージ保護回路20を構成するN型MOSトラ
ンジスタ21と22とに印加される電圧を、上記実施例
と従来例とを比較して示す図である。
こでは、スナップバック電圧)の実測結果を、上記実施
例と従来例とを比較して示す図である。
導体回路を示す図である。
スタ、 22…第2のトランジスタとしてのN型MOSトランジ
スタ。
Claims (2)
- 【請求項1】 高電位電源と低電位電源とによって動作
する半導体集積回路に包含され、第1のトランジスタの
ドレインが入力端子または出力端子に接続され、上記第
1のトランジスタのソースが第2のトランジスタのドレ
インに接続され、上記第2のトランジスタのソースが低
電位電源または高電位電源に接続され、上記第2のトラ
ンジスタのゲートが上記第2のトランジスタのソースに
接続されているサージ保護回路において、 上記第2のトランジスタのソースが接続されている電源
とは異なる電源に、上記第1のトランジスタのゲートが
接続されていることを特徴とするサージ保護回路。 - 【請求項2】 請求項1において、 上記サージ保護回路は、SOI構造のLSI上に作成さ
れている回路であることを特徴とするサージ保護回路。
Priority Applications (2)
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---|---|---|---|
JP16003395A JP3301278B2 (ja) | 1995-06-02 | 1995-06-02 | サージ保護回路 |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16003395A Expired - Fee Related JP3301278B2 (ja) | 1995-06-02 | 1995-06-02 | サージ保護回路 |
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---|---|
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002134628A (ja) * | 2000-10-24 | 2002-05-10 | Toshiba Corp | 保護回路 |
WO2016013396A1 (ja) * | 2014-07-25 | 2016-01-28 | ソニー株式会社 | 静電保護素子および静電保護回路 |
Families Citing this family (2)
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US8197894B2 (en) | 2007-05-04 | 2012-06-12 | H.C. Starck Gmbh | Methods of forming sputtering targets |
US9108273B2 (en) | 2011-09-29 | 2015-08-18 | H.C. Starck Inc. | Methods of manufacturing large-area sputtering targets using interlocking joints |
-
1995
- 1995-06-02 JP JP16003395A patent/JP3301278B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002134628A (ja) * | 2000-10-24 | 2002-05-10 | Toshiba Corp | 保護回路 |
WO2016013396A1 (ja) * | 2014-07-25 | 2016-01-28 | ソニー株式会社 | 静電保護素子および静電保護回路 |
US10361183B2 (en) | 2014-07-25 | 2019-07-23 | Sony Semiconductor Solutions Corporation | Electrostatic protective device and electrostatic protective circuit |
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---|---|
JP3301278B2 (ja) | 2002-07-15 |
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