JP3810401B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 53
- 230000015556 catabolic process Effects 0.000 claims description 112
- 239000000758 substrate Substances 0.000 claims description 34
- 230000001681 protective effect Effects 0.000 claims description 28
- 230000003071 parasitic effect Effects 0.000 description 20
- 238000010586 diagram Methods 0.000 description 9
- 230000002265 prevention Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 230000005611 electricity Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000003068 static effect Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000036961 partial effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Description
図1を参照して、この発明の静電破壊防止用保護回路を備えた、参考例の半導体装置について説明する。図1は、参考例の半導体装置を示す回路図である。
図2及び図3を参照して、参考例の半導体装置の動作について説明する。
V2=V1*R1/(R1+R2)
となる。
(1)ドレイン電圧V1がゲート酸化膜破壊電圧VCに達した時点で、V2>VBDを維持できる。
(2)ドレイン電圧V1がターンオン電圧VTOに達した時点で、V2<VCとなっている。
V5=V4*R3/(R3+R4)
となる。
(1a)ドレイン電圧V4がゲート酸化膜破壊電圧VCに達した時点で、V5>VBDを維持できる。
(1b)ドレイン電圧V4がターンオン電圧VTOに達した時点で、V5<VCとなっている。
正の静電気サージに対してゲート酸化膜破壊を起こしやすいNMOS61については、ドレイン電圧V1が、ゲート酸化膜破壊電圧VCを超えるレベルまで増加しても、ゲートの電位を保護用NMOS81と抵抗95の働きによって、ゲート酸化膜破壊電圧VCよりも低い電位に抑えることができるので、ゲート酸化膜は破壊されない。同様に、負の静電気サージに対してゲート酸化膜破壊を起こしやすいPMOS51については、ドレイン電圧V4の絶対値がゲート酸化膜破壊電圧VCを超えるレベルまで増加しても、ゲートの電位を保護用PMOS71と抵抗93の働きによって、ゲート酸化膜破壊電圧VCよりも低い電位に抑えることができるので、ゲート酸化膜は破壊されない。
図4を参照して、この発明の静電破壊防止用保護回路を備えた半導体装置について説明する。図4は、この発明の半導体装置の半導体装置を示す回路図である。ここで、NMOSとしては、P型基板にN型のソース及びドレインが形成され、PMOSとしては、P型基板にN型ウェルが形成され、N型ウェルにP型のソース及びドレインが形成されるとする。
図5及び図6を参照して、この発明の半導体装置の動作について説明する。なお、PMOS151、保護用PMOS171及び抵抗193による回路の動作は、参考例で説明した、PMOS51、保護用PMOS71及び抵抗93による回路の動作と同様なので、説明を省略する。
V12=V11*R11/(R11+R12)
となる。
(1b)ドレイン電圧V11がゲート酸化膜破壊電圧VCに達した時点で、V12>VBDを維持できる。
(2b)ドレイン電圧V11がターンオン電圧VTOに達した時点で、V12<VCとなっている。
正の静電気サージに対してゲート酸化膜破壊を起こしやすいNMOS161については、ドレイン電圧がゲート酸化膜破壊電圧VCを超えるレベルまで上昇しても、ゲート電位は保護用PMOS181と抵抗195の働きによって、ゲート酸化膜破壊電圧VCよりも低い電位に抑えることができるので、ゲート酸化膜は破壊されない。
13、113、213 電源線
15、115、215 接地線
21、121、221 入力端子
23、123、223 電源端子
25、125、225 接地端子
27、127、227 入力保護抵抗
29、129、229 入力回路(インバータ)
30、32、130、132 静電破壊防止用保護回路
40、42、140、142 電圧制御回路
51、151、251 PMOS
53、153、253 PMOSのソース電極
55、155、255 PMOSのドレイン電極
57、157、257 PMOSのゲート電極
59、159、259 PMOSのウェル電極
61、161、261 NMOS
63、163、263 NMOSのソース電極
65、165、265 NMOSのドレイン電極
67、167、267 NMOSのゲート電極
69、169、269 NMOSの基板電極
71、171、181 保護用PMOS
73、173、183 保護用PMOSのソース電極
75、175、185 保護用PMOSのドレイン電極
77、177、187 保護用PMOSのゲート電極
79、179、189 保護用PMOSのウェル電極
81 保護用NMOS
83 保護用NMOSのソース電極
85 保護用NMOSのドレイン電極
87 保護用NMOSのゲート電極
89 保護用NMOSの基板電極
93、95、193、195 抵抗
271 可変電圧電源
281 電流計
283 電圧計
285 第1電圧計
287 第2電圧計
Claims (5)
- 被保護回路と、該被保護回路の静電破壊を防止するための静電破壊防止用保護回路とを備える半導体装置において、
該静電破壊防止用保護回路は、
外部回路及び前記被保護回路と接続される入力端子と、
第1電源端子と、
該入力端子及び前記被保護回路にドレイン電極が接続されているとともに、前記第1電源端子にソース電極及び基板電極が接続されている第1MOSFETと、
該第1MOSFETのドレイン電極及びソース電極間に接続され、かつ、該第1MOSFETのゲート電極の電圧を制御して、該第1MOSFETの静電破壊を防止する電圧制御回路と、
第2電源端子と
を備え、
前記電圧制御回路は、ドレイン‐ソース間の電圧を分圧するための、第1保護素子及び第2保護素子の直列回路で形成されており、
前記第1及び第2保護素子の接続中点が、前記第1MOSFETのゲート電極に接続されており、
前記第1MOSFETがN型MOSFETであり、
前記第1保護素子がP型MOSFETであり、
前記第2保護素子が抵抗素子であり、
前記第1保護素子のドレイン電極が前記第1MOSFETのドレイン電極に接続されており、
前記第1保護素子のソース電極が前記第1MOSFETのゲート電極に接続されており、及び、
前記第1保護素子のゲート電極及び基板電極が抵抗素子を経て前記第2電源端子に接続されていることを特徴とする半導体装置。 - 被保護回路と、該被保護回路の静電破壊を防止するための静電破壊防止用保護回路とを備える半導体装置において、
該静電破壊防止用保護回路は、
外部回路及び前記被保護回路と接続される入力端子と、
第1電源端子と、
該入力端子及び前記被保護回路にドレイン電極が接続されているとともに、前記第1電源端子にソース電極及び基板電極が接続されている第1MOSFETと、
該第1MOSFETのドレイン電極及びソース電極間に接続され、かつ、該第1MOSFETのゲート電極の電圧を制御して、該第1MOSFETの静電破壊を防止する電圧制御回路と、
第2電源端子と
を備え、
前記電圧制御回路は、ドレイン‐ソース間の電圧を分圧するための、第1保護素子及び第2保護素子の直列回路で形成されており、
前記第1及び第2保護素子の接続中点が、前記第1MOSFETのゲート電極に接続されており、
前記第1MOSFETがN型MOSFETであり、
前記第1保護素子がP型MOSFETであり、
前記第2保護素子が抵抗素子であり、
前記第1保護素子のドレイン電極が前記第1MOSFETのドレイン電極に接続されており、
前記第1保護素子のソース電極が前記第1MOSFETのゲート電極に接続されており、及び、
前記第1保護素子のゲート電極及びウェル電極が抵抗素子を経て前記第2電源端子に接続されていることを特徴とする半導体装置。 - 入力端子と、
第1電源線と、
該第1電源線とは異なる第2電源線と、
前記入力端子に接続される入力線と、
該入力線に接続される入力回路と、
ゲート電極、前記入力線に接続されるドレイン電極、前記第1電源線に接続されるソース電極及び基板電極を有する第1MOSFETと、
一端が前記第1電源線に接続され、他端が前記第1MOSFETのゲート電極に接続される第2保護素子と、
前記第2電源線と抵抗を介して接続されるゲート電極及びウェル電極と、前記入力線に接続されるドレイン電極と、前記第2保護素子の他端に接続されるソース電極とを有する第1保護素子と
を備えることを特徴とする半導体装置。 - 前記第1MOSFETはN型MOSFETであり、
前記第1保護素子はP型MOSFETである
ことを特徴とする請求項3に記載の半導体装置。 - 前記第2保護素子及び前記抵抗は抵抗素子である
ことを特徴とする請求項3又は4に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003349871A JP3810401B2 (ja) | 2003-10-08 | 2003-10-08 | 半導体装置 |
US10/747,234 US7113378B2 (en) | 2003-10-08 | 2003-12-30 | ESD breakdown prevention protection circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003349871A JP3810401B2 (ja) | 2003-10-08 | 2003-10-08 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005116826A JP2005116826A (ja) | 2005-04-28 |
JP3810401B2 true JP3810401B2 (ja) | 2006-08-16 |
Family
ID=34419716
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003349871A Expired - Fee Related JP3810401B2 (ja) | 2003-10-08 | 2003-10-08 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7113378B2 (ja) |
JP (1) | JP3810401B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5576674B2 (ja) * | 2010-02-23 | 2014-08-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2019106500A (ja) * | 2017-12-14 | 2019-06-27 | ソニーセミコンダクタソリューションズ株式会社 | 保護回路 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3499578B2 (ja) | 1992-09-18 | 2004-02-23 | 株式会社東芝 | 半導体集積回路 |
JPH06310715A (ja) | 1993-04-27 | 1994-11-04 | Nippon Steel Corp | 入出力保護回路 |
US5311391A (en) | 1993-05-04 | 1994-05-10 | Hewlett-Packard Company | Electrostatic discharge protection circuit with dynamic triggering |
JP2001358297A (ja) | 2000-06-14 | 2001-12-26 | Nec Corp | 静電保護回路 |
JP2003060058A (ja) | 2001-08-20 | 2003-02-28 | Mitsumi Electric Co Ltd | 静電保護回路 |
-
2003
- 2003-10-08 JP JP2003349871A patent/JP3810401B2/ja not_active Expired - Fee Related
- 2003-12-30 US US10/747,234 patent/US7113378B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US7113378B2 (en) | 2006-09-26 |
JP2005116826A (ja) | 2005-04-28 |
US20050078420A1 (en) | 2005-04-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060113 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060124 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060327 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060523 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090602 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100602 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100602 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110602 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120602 Year of fee payment: 6 |
|
S533 | Written request for registration of change of name |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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LAPS | Cancellation because of no payment of annual fees |