JPS62283718A - 論理集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は論理集積回路装置に関し、特にヒ化ガリウムの
ような化合物半導体基板上に形成された超高速論理集積
回路装置に関する。

〔従来の技術〕

砒化ガリウム基板上に形成された集積回路装置（以下、
ＧａＡｓ　　ＩＣと称す）は砒化ガリウムの高電子移動
度に起因した高速特性を有するため、特にシリコンＥＣ
Ｌ高速集積回路装置（以下、５ｉ−ＥＣＬ　　ＩＣとい
う）に代わる超高速デバイスとして注目されている。

従って、８ｉ−ＥＣＬＩＣとの互換性を得るために、Ｇ
ａＡｓ　　ＩＣは８ｉ−ＥＣＬＩＣと以下の条件が要求
される。

（１）電源電圧及び論理レベルの互換性。即ち、電源原
電圧は−５，２ｖであシ、論理ハイレベルおよび論理ロ
ウレベルは一α７ｖおよび−Ｌ９Ｖである事。

（２）論理機能の互換性。特に、正、逆両相の出力を時
間遅れなく発生し得る事。

（３）出力負荷として、５０Ωの直接駆動が可能である
事。

上記条件のうち第（２）項を満たすため、ＧａＡｓ　Ｉ
Ｃにおいても５ｉ−ＥＣＬＩＣと同様に差動形論理回路
が用いられている。差動型論理ゲートに依れば、１ゲー
トで正逆両相出力が時間遅延なく発生できる。

このように％ＧａＡｓ　　ＩＣは差動型論理回路を用い
、かつ上記条件の第（１）項および第（３）項を満たす
ように同論理回路を構成するトランジスタの定数を設定
していた。

〔発明が解決しようとする問題点〕

しかしながら、８ｉ−ＥＣＬＩＣと互換性を有する従来
のＵａＡｓ　ＩＣを検討した結果、ＧａＡｓ　ＩＣとし
ての高速動作を発揮させるために電力消費を犠牲にしチ
ップ面積を犠牲にしていることが判明した。

これを第２図に示した従来のＧａＡｓ　ＩＣの等価回路
図を用いて説明する。

第２図において、ＧａＡｓ　　ＩＣ１００は四つの入力
端子１乃至４と、二つの出力端子７，８と、第１および
第２の電源端子５，６とを有している。

第１の入力端子１は、ンース７オロワトランジスタＱ１
．電流源トランジスタＱ２．二つのレベルシフトダイオ
ードＤ、およびＤ！、そして二つのバイアス抵抗比ｌお
よびＲ，で構成される第１の入力回路を介してトランジ
スタＱ９のゲートへ接続される。

第２の入力端子２は、ソースフォロワトランジスタＱｓ
、を流源トランジスタＱ４．レベルシフトダイオードＤ
３％およびバイアス抵抗Ｒ３，Ｒ４で構成される第２の
入力回路を介してトランジスタＱ１ｇのゲートに接続さ
れている。第３の入力端子２は、ソースフォロワトラン
ジスタＱｓ＋電流源トランジスタＱ６．レベルシフトダ
イオードＤ４．Ｄ、　、およびバイアス抵抗几ｓ、几Ｓ
で構成される第３の入力回路を介してトランジスタＱｌ
ｓのゲートに接続されている。第４の入力端子４はソー
スフォロワトランジスタＱ７．電流源トランジスタＱａ
ｓレベルシフトダイオードＤ６、およびバイアス抵抗比
７．几、で構成される第４の入力回路を介してトランジ
スタＱｔ。

のゲートに接続されている。

トランジスタＱ９およびＱｓ。は差動回路を構成し、そ
れらのソース接続点に電流源トランジスタＱｏが接続さ
れている。トランジスタＱｒｚおよびＱｔｓも差動回路
を構成し、トランジスタＱ９がそれらの電流源として働
く。トランジスタＱｌｏは、トランジスタＱ１３および
Ｑ１４の差動回路の電流源として働く。トランジスタＱ
ｓ＊　、Ｑ１３のドレインは負荷抵抗Ｒ１６の一端に共
通接続され、さらにソースフォロワトランジスタＱｓａ
のゲートに接続されている。トランジスタＱ１４　＋　
Ｑｌｓのドレインは負荷抵抗Ｒ１１の一端およびソース
フォロワトランジスタＱｓｓのゲートに共通接続されて
いる。負荷抵抗Ｒ，ｏ、Ｒ，，の他端はレベル調整抵抗
Ｒ９を介して第１の電源端子５に接続されている。トラ
ンジスタＱ１ａ　＋　Ｑｔａのソース出力はレベルシフ
トダイオードＤ、、Ｄ、を介してトランジスタＱ１４　
＋　Ｑｔｓのゲートにそれぞれ帰還されている。トラン
ジスタＱ１７　＋　Ｑｌｓは電流源を構成する。よって
、トランジスタＱ９乃至Ｑｌｓおよび抵抗比９乃至Ｒ１
□は、ラッチ回路として動作する差動型論理回路を構成
している。

ダイオードＤフ、Ｄｓを介するソースフォロワトランジ
スタＱｌｓ　ｒ　Ｑｔｓの出力は、トランジスタＱ２０
乃至Ｑｕｓ抵抗凡１２乃至Ｒ１４、そしてダイオードＤ
９およびＩ）ｔｏで構成される第１のバッファアンプへ
供給される。このバッファアンプにおいて、トランジシ
スタＱ２０　＋　Ｑ２１は差動型式に接続されており、
Ｑｆｉはその電流源で、Ｒ１，、Ｒ，４は負荷抵抗、８
話はレベル調整抵抗である。トランジスタＱ２３乃至Ｑ
、およびダイオードＤＩ　＋　Ｄｌｏはレベルシフト回
路を構成スル。第１のバッファアンプの出力は、第２の
バッファアンプ９へ供給される。第２のバッファアンプ
９は第１のアンプと同じ回路構成であるためブロックと
して示している。

第２のアンプ９の出力が、ソースが出力端子７゜８にそ
れぞれ接続され出力トランジスタとして動作するソース
フォロワトランジスタＱ、、Ｑｎにそれぞれ供給されて
いる。出力端子７，８は負荷１１゜１２をそれぞれ介し
て外部電源端子１０に接続されると共に次段の回路（図
示せず）へ信号を供給している。

各トランジスタはＮチャンネル型であってシミツトキー
接合型電界効果トランジスタでおる。

このように、ＧａＡｓ　　ＩＣ１００は５ｉ−ＥＣＬＩ
Ｃとの互換性のための条件の第２項を満足すべく差動型
論理回路を用い正相信号を発生している。上記条件の第
１項で示した電源電圧の互換性のために１図示のとお）
第１の電源端子５は接地され、第２の電源端子６には−
５，２ｖのＶＳＳ電位が供給されている。入力端子１と
４．２と３はそれぞれ対を女す入力端子として使われ、
端子１．４への入力信号ＩＮ１およびＩＮ、の一方と端
子２，３への入力信号ＩＮ３およびＩＮ４の一方とは、
供給されずに対応する端子を開放して使用する場合があ
る。入力信号ＩＮは、５ｉ−ＥＣＬＩＣとの互換性から
そのハイレベルカーｏ、’ｙｖ、ロウレ−＜ルが−１，
９ＶＯＥＣＬレベルをとる。よって、抵抗Ｒ１＋”！＋
ＲＩＳおよびＲ，の抵抗値はそれぞれ１．３にΩに、抵
抗Ｒ＋２．Ｒ４゜Ｒ６およびＲ，の抵抗値は４．９にΩ
に設定され、無信号時の入力端子１乃至４、したがって
トランジスタＱｌ、Ｑ３．Ｑ−およびＱ７のゲートバイ
アスを、入力信号ＩＮの論理振幅の中間電圧に設定して
いる。

この結果、５ｉ−ＥＣＬＩＣとの入力論理レベルに対す
る互換性が満足されている。

ところで、砒化ガリウム半導体における電子の移動度は
シリコン半導体に比して大きいが、その特徴をいかんな
く発揮させるためには、他の電界効果トランジスタによ
る論理回路と同様に、ＧａＡｓＩＣにおけるすべてのト
ランジスタを飽和領域（すなわち、ドレイン−ソース間
電流変化に対しドレイン電流がｉｔぼ一定となる領域）
で動作させる必要がある。したがって、次の関係（１）
が要求される。

ＶＤｓ＞ＶＤ８（ＳＡＴ）＝ＶＧ８　　ＶＴ　　　　−
°°（１）ここで、ＶＤＳはドレイ／１１ソース間電圧
、ＶＤＳ（ＳＡＴ）は飽和領域に入る点のドレイン・ソ
ース間電圧、ＶＣＳは印加されたゲート・ソース間電圧
、ＶＴはしきい値電圧である。ＶＣＳが大きいほどトラ
ンジスタの相互コンダクタンスが増加し、よ）高速動作
に適しているが、■Ｇｓが０．６　Ｖ以上となるショッ
トキー接合型トランジスタではゲートが順方向バイアス
されることになシ、ゲート電流が流れて耐圧劣化等を引
き起こす。したがって、’／ｃｓは０．４Ｖ乃至０．６
　Ｖの範囲に設定されている。

第２図に戻って、トランジスタＱ９乃至Ｑｓｓおよび抵
抗Ｒ９乃至几Ｉｔで構成されラッチ回路として動作する
差動型論理回路に着目すると、電源端子５−６間に抵抗
９、抵抗１０（又は１１）、トランジスタＱＩ２（又は
Ｑ１３　＊　Ｑ１４　＋　Ｑｔｓ　）、トランジスタＱ
−（又はＱｚｏ）およびトランジスタＱｕの電流パスが
生じる。すなわち、電源間に３個のトランジスタと１個
の負荷抵抗と１個のレベル調整用抵抗とが直列接続され
ることになる。電源電圧の絶対値は５．２ｖである。し
たがって、レベル調整用抵抗Ｒ９の電圧降下をＶＲＩＩ
とし、負荷抵抗Ｒｔｏ（又は几！１）の電圧降下を■Ｌ
ｓとすると、３個の直列接続トランジスタのドレイン・
ソース間にかかる電圧ＶＤＳ人は ＶＤｓム（＝３ｖＤｓ）＝５．２−ＶＢ２　　　Ｎ’Ｌ
ｓ−＜２）となる。負荷抵抗Ｒｓｏ（又は几ｔｌ）の電
圧降下ＶＬＳはトランジスタＱ１４（又はＱ１３）およ
びＱ１０（又はＱ２１）の論理振幅であり、これらをオ
ン、オフ動作させるためには最低でも２ｖ必要とする。

抵抗Ｒ９の電圧降下ＶＲ９は、トランジスタＱ１２とＱ
１３、そしてＱ１４とＱｌｓを差動論理動作させるため
に０．６　Ｖ必要とする。したがって、（２）式から電
圧ＶＤＳＡは２．６Ｖ以下となる。直列接続の３個のト
ランジスタの各々のソース・ドレイン間にかかる電圧ｖ
ｎｓは約α８ｖとなる。前述のごとく、各トランジスタ
に０．４乃至０．６　Ｖのゲート・ソース間電圧ｙＧｓ
を与える必要がある。この結果、各トランジスタのしき
い値電圧Ｖｒｄ、＋１）式カラー　０．２　Ｖ　乃至−
０，３Ｖとなり、これより深く設定することはできない
。

トランジスタＱ９乃至Ｑ１ｇのしきい値電圧がそのよう
に決まれば、ＩＣにおけるトランジスタは同一工程で製
造さ、ワ、るから、残シのトランジスタＱｓ乃至Ｑ１お
よびＱｌｇ乃至Ｑ、のしきい値電圧■Ｔも一０２Ｖ乃至
−〇、　３　Ｖとなる。

５ｉ−ＥＣＬＩＣとの互換性の条件第３項から、５０Ω
の負荷１１および１２の一端が出力端子７゜８にそれぞ
れ直接接続されている。出力端子７゜８から得られる出
力信号０ＵＴ１および０ＵＴ２が−Ｑ、　７　Ｖの論理
ハイレベルと−１，９ｖの論理ロウレベルをとなければ
なら々いことは言うまでもない。出力トランジスタＱ２
７．Ｑｍがオフのときは、−２ｖが与えられる電源端子
１０に負荷１１．１２の他端が接続されているから、出
力信号ＯＵＴ、および０ＵＴ２は約−１，９ｖの論理ロ
ウレベルをとることができる。したがって、トランジス
タＱｒＩおよびＱ２ｓは、信号ＯＵＴ、および０ＵＴ２
が約０．７Ｖの論理ハイレベルをとるために、２０乃至
２４ｍＡの電流を流す能力を必要とされる。このような
比較的大きな電流能力は、トランジスタＱ　２７．Ｑｕ
のゲート幅をかなシ大きくすることＫよって対処してい
る。

第３図に、トランジスタのゲート幅に対するドレイン電
流ＩＤ８の関係を示す。トランジスタＱｒ！およびＱ、
のしきい値電圧７丁は一〇、２Ｖであるためその関係は
！２００で示され、２０ｍＡの電流能力を得るためには
４５０μｍものゲー）１１ｍを必要とする。

すなわち、従来のＧａＡｓ　　ＩＣ１００では、かなシ
犬さなサイズの出力段トランジスタＱｒ１．　Ｑｕを必
要とし、チップサイズが大きくなる。ゲート幅が大きな
トランジスタは入力容量を大きくする。

すなわち、出力トランジスタＱ２７およびＱａの入力容
量はかなり大きく、このため、トランジスタＱｊ。

Ｑ２ｓで直接トランジスタＱ−ｙ、Ｑａを駆動できない
。

第２のバッファアンプ９をさらに設け、トランジスタＱ
−ｙ、Ｑｔｓの大きな入力容量による動作速度の低減を
防止している。３つ以上のバッファアンプを設ける場合
もある。バッファフン７′９における各トランジスタは
、かなり大きな値荷谷１）、の駆動のために、比較的大
きなゲート幅を必要とするた応、同アンプ９での電力消
費は大きくチップサイズも増大させる。

以上のとおり、従来技術による５ｉ−ＥＣＬＩＣとの互
換性を有するＧａＡａ　ＩＣは高速論理動作を実現する
ために相費電流を犠牲にしチップサイズを犠牲にしてい
た。

本発明の目的は低ｍ＊電力で小さいチップサイズをもっ
て高速動作を実現した論理集積回路を提供することにあ
る。

〔問題点を解決するための手段〕

本発明による４Ｉ１．積回路装置は、負荷駆動用の出力
段電界効果盤トランジスタのしきい値電圧値を他の電界
効果トランジスタのしきい値電圧値よシも絶対値におい
て大きく設定したことを特徴とする０ 〔実施例〕 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例によるＧａＡｓ　ＩＣ５０Ｃ
の等価回路図を示している。本ＧａＡｓ　　ＩＣ５００
では、出力段のソースフォロワトランジスタが、Ｑｓａ
およびＱａ１として示されているように、第２図の出力
段トランジスタＱ２ｙ、Ｑ−よりも低い（絶対値におい
ては大きい）しきい値電圧を有している。

トランジスタＱ３ｏ、　Ｑａ１のしきい値電圧が大きく
なった分、小さなゲート幅で従来と同じ電流能力を得る
ことができ、これらトランジスタＱｖ、Ｑ−のサイズは
小さくなると共に入力容量もかなり減少する。したが、
って、トランジスタＱｙｏ、　ＱＪ＋　ハ）ランジスタ
Ｑ２ｏ乃至ＱｍｓダイオードＤ９およびＤＩ。、そして
抵抗Ｒ＋２乃至Ｒ１４で構成される第１のバッファアン
プで直接駆動され、従来では必要であった第２のバッフ
ァアンプ９を不要としている。

入力信号ＩＮ、乃至ＩＮ４に対する第１乃至第４の入力
回路およびラッチ回路として動作する差動型論理回路を
構成する各素子は、第２図と同じ参照記号で示されるよ
うに、第２図と同じ定数に設定されている。すなわち、
８ｉ−ＥＣＬＩＣとの互換性および高速動作から、トラ
ンジスタＱ１乃至Ｑｕは−０，２乃至−〇、３ｖのしき
い値電圧を有し、抵抗比０．几２．几３．几、はそれぞ
れ１．３にΩで抵抗比、、Ｒ４゜Ｒ，、Ｒ，は４．９に
Ωである。第１の電源端子５は接地され、第２の電源端
子は−５，２ｖのＶＳＳ電位を受ける。各トランジスタ
Ｑ１乃至Ｑ、およびＱ３０　、　Ｑａ１はＮチャンネル
型であってショットキー接合型電界効果トランジスタで
ある。

本実施例によるＧａＡｓ　　ＩＣ５００では、出力段ト
ランジスタＱ３ｏ’およびＱｓｔのしきい値電圧Ｖｔｔ
ｉ−α６５Ｖに選ばれている。したがって、これらトラ
ンジスタＱｓｏおよびＱａ１のゲートＩＩｇＫ対するド
レイン電圧ＩＤ特性は第３図の線３００で示される。

１７０μｍのゲート幅で２０ｍＡの電流能力をトランジ
スタＱ３１）　ｓ　Ｑａｔに持たせることができる。し
たがって、トランジスタＱｓｏおよびＱａ１の大きさは
トランジスタＱ２７およびＱ２１＋に対して１７３近く
まで小さくなシ、ベレット面積が縮少される。

トランジスタの入力容量は、ゲート幅に比例すると共に
、しきい値電圧に依存する。しかし、しきい値電圧の増
加による入力容量の増加は、本実施例の場合、２０％以
下に抑えられる。結局、トランジスタＱ３ｏおよびＱ３
１の入力容量はトランジスタＱｒＩおよびＱｔｓ（第２
図）よりもかなシ小さくなる。また、この結果として第
２図で示した第２のバッファアンプ９を不要とするので
、その分だけチップ面積がさらに不要となるし、電力消
費も大幅に低減する。本発明によるＧａＡｓ　ＩＣ５０
０のベレット面積は第２図のＩＣ１００に比して３０乃
至４０％小さく、電力消費も同様に低減された。

したがって、本発明は、５ｉ−ＥＣＬＩＣと互換性をも
つＧａＡｓ　ＩＣを低消費電圧で小さなチップ面積をも
って高速動作を実現したまま提供する。

トランジスタＱｓｏおよびＱｓｔは残りのトランジスタ
Ｑ１乃至Ｑ２ｓと異なるしきい値電圧を有するため、そ
のだめの製造工程を必要とする。しかしながら、上述し
た本発明の効果は製造工程の増加というハンディを補っ
てあまシあることは明白であろう。

ＧａＡｓ　ＩＣでは、出力信号０ＵＴ１およびＯＵＴ。

の立上り時間および立下シ時間がそれぞれ１００乃至１
３０ピコセカンドであることが望まれる。

この条件を満足しかつ第２のバッファアンプ９（第２図
）を不要とする充分な入力容量をもつトランジスタＱ、
およびＱ３１のしきい値電圧の好ましい範囲は、実験の
結果０．６乃至０．９　Ｖであることが判明した。

第４図乃至第８図に出力段トランジスタＱ３０（Ｑｓｌ
）と論理部トランジスタＱ９（残りのトランジスタＱ１
乃至Ｑ８およびＱｓｏ乃至Ｑ、も同様）との製造工程を
示す。

まず、第４図に５０で示される半絶縁性砒化ガリウム基
板を用意し、この−主表面をホトレジスト５１で覆う。

Ｓｉ＋イオンを不純物として露出した基板部分に選択イ
オン注入して負荷駆動用の出力トランジスタＱ３６　（
Ｑ３１　）のチャネル層５２を形成する。

ホトレジスト５１を除去し、第５図のように、新しいホ
トレジスト５３で基板５０の一生表面を選択的に覆う。

Ｓｌ　イオンの選択イオン注入を行ない、トランジスタ
Ｑ、乃至Ｑ２ｓのチャネル層５４を形成する。チャンネ
ル層５２のイオン注入条件は注入エネルギー４ＱＫｅＶ
、ドーズ量５乃至６×１０１２ｃｍ−２で行ない、チャ
ンネル層５４は注入エネルギー４０ＫｅＶ、ドーズ量４
Ｘ１０１２に−２の条件でイオン注入を行なう。この結
果、出力トランジスタＱ３ｏ　ｒ　Ｑｓｔのしきい値が
−０，６乃至−〇、９ｖとなるチャンネル層５２と残り
のトランジスタＱ、乃至Ｑ２１Ｉのしきい値が−０，３
ｖ以下となるチャンネル層５４とが得られる。

次に、第６図に示すように、例えばタングステンシリサ
イド（ＷＳｉ）等の高融点金属をショットキー金属とじ
て基板５０の全面にスパッター蒸着し、ドライエツチン
グによって選択的に除去してゲート要約０．８μｍの寸
法でのゲート電極５５　、５６を形成する。ゲート電極
５５のゲート幅は前述のとおり所定の電流能力をもつよ
うに設定される。

この後、例えばＳｉｎ、の絶縁膜５７をＣＶＤ等により
全面に堆積させる。

しかる後、絶縁膜５７は異方性エツチングにさらされ、
第７図のように、ゲート電極５５　、５６の両側面のみ
に膜５７が残される。寄生ソース抵抗を減少させ高い、
９ｍを得るために、ソースおよびドレイン領域となる高
キャリア濃度層（以下、Ｎ＋層と呼ぶ）５８乃至６１が
有機金属ＣＶＤ法により選択的に形成される。側壁絶縁
［５７はゲート５５．５６とＮ＋層５８乃至６１とを電
気的に分離する役割を果たす。Ｎ＋層５８−６１が、チ
ャネル層５２．５４よシ上部にあるため、よく知られた
短チヤネル効果は大幅に低減し得る事は明らかである。

しかも、Ｎ＋層５８−６１の存在により高い、！９ｍ値
が得られる。本実施例では約３００ｍ８／ｍｍ以上の、
１１１ｍ値が得られている。リフトオフ等の方法により
、Ａｕ／Ｇｅ−Ｎｉよ）なるオーム性電極６２乃至６５
が形成される。

第８図のように、５ｉＯｚのような絶縁膜６６を全面に
形成し、コンタクトホールを形成して電極配線６７乃至
７０が形成される。

本実施例では、イオン注入のドーズ量のみを変更してい
るから、製造工程の増加に伴なうコストアップは最少限
に抑えられる。勿論、イオン注入のエネルギーも変えて
よいことは明らかである。

要は、出力トランジスタＱ（支）、Ｑ３１のチャンネル
濃度を上げてしきい値を深くすればよい。

〔発明の効果〕 以上のとおシ、本発明はチップ面積および電力消費を犠
牲にすることな（Ｓｉ−ＥＣＬＩＣとの互換性をもつ高
速のＧａＡｓ　ＩＣでもよく、また、出力トランジスタ
はソース接地型のものでもよい。

【図面の簡単な説明】

第１図は本発明の一実施例を示す等価回路図、第２図は
従来例を示す等価回路図、第３図はしきい値が一定のと
きのゲート幅に対するドレイン電流の特性グラフ、第４
図乃至第８図は本発明による出力トランジスタとそれ以
外のトランジスタとの製造工程の一例を示す断面図であ
る。 代理人　弁理士　　内　原　　　晋 ミ愛 Ｎ　ト ク゛−ト娼（、、ａｍ） 第３図 ３　　　　区　　　　　　５ が　　　　　　　Ｉ／′）Ｎ ＋１′ べべ　　　　　　　　　架上　　　　　　　　　　　　
　臂・−々 区　　　　　　　区 さ　　　　　　　　　　　（ 嘗　　　　　　　按

Claims (1)

【特許請求の範囲】
1. 　化合物半導体基板上に形成された論理集積回路装置に
   おいて、論理動作回路部分を構成する電界効果トランジ
   スタよりも前記論理動作回路部分の出力を受けて負荷に
   出力信号を供給する電界効果トランジスタは絶対値にお
   いて大きなしきい値電圧を有している事を特徴とする論
   理集積回路装置。