JP2004032251A

JP2004032251A - アナログスイッチ

Info

Publication number: JP2004032251A
Application number: JP2002184129A
Authority: JP
Inventors: Haruo Shimada; 晴夫島田
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2002-06-25
Filing date: 2002-06-25
Publication date: 2004-01-29

Abstract

【課題】オン抵抗のピークを低減させることが可能なアナログスイッチを提供すること。
【解決手段】２つのｐチャネルＭＯＳトランジスタ１１０及び１２０は、バックゲート同士が接続されるとともに、ソース同士が接続され、更にこれら接続されたバックゲートとソースとが接続される。一方、２つのｎチャネルＭＯＳトランジスタ１３０及び１４０は、バックゲート同士が接続されるとともに、ソース同士が接続され、更にこれら接続されたバックゲートとソースとが接続される。このため、導通時においてバックゲートの電位が入力されるアナログ信号の電位となる。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、アナログスイッチ、特に、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタを用い、スイッチング信号により、これらｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタを導通させ、入力されるアナログ信号を出力するアナログスイッチに関する。
【０００２】
【従来の技術】
従来より、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタを用い、スイッチング信号により、これらｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタを導通させ、信号入力端子から入力されるアナログ信号を信号出力端子へ出力するアナログスイッチが用いられている。
【０００３】
図５は、従来のアナログスイッチの回路図である。同図に示すアナログスイッチ２００は、ｐチャネルＭＯＳトランジスタ２１０、ｎチャネルＭＯＳトランジスタ２２０、反転回路２３０により構成される。
【０００４】
ｐチャネルＭＯＳトランジスタ２１０は、ゲートがスイッチング信号入力端子に接続され、ドレインが信号入力端子に接続され、ソースが信号出力端子に接続される。また、バックゲートが、電源電圧ＶＤＤが印加される電源端子に接続される。また、ドレインとバックゲートの間には、ドレイン側をアノード、バックゲート側をカソードとする寄生ダイオード２１２が形成され、ソースとバックゲートの間には、ソース側をアノード、バックゲート側をカソードとする寄生ダイオード２１４が形成される。
【０００５】
一方、ｎチャネルＭＯＳトランジスタ２２０は、ゲートが反転回路２３０を介してスイッチング信号入力端子に接続され、ドレインが信号入力端子に接続され、ソースが信号出力端子に接続される。また、バックゲートが接地される。また、ドレインとバックゲートの間には、バックゲート側をアノード、ドレイン側をカソードとする寄生ダイオード２２２が形成され、ソースとバックゲートの間には、バックゲート側をアノード、ソース側をカソードとする寄生ダイオード２２４が形成される。
【０００６】
但し、ｐチャネルＭＯＳトランジスタ２１０のバックゲートの電圧が電源端子に接続されている。一方、ｎチャネルＭＯＳトランジスタ２２０のバックゲートが接地されている。このため、寄生ダイオード２１２、２１４、２２２及び２２４は、何れもカソード側がアノード側より高い電位となり、回路動作上の影響を無視することができる。
【０００７】
スイッチング信号入力端子に印加される電圧がＬ（ローレベル）のとき、ｐチャネルＭＯＳトランジスタ２１０のゲートの電圧がＬ（ローレベル）となり、当該ｐチャネルＭＯＳトランジスタ２１０が導通する。一方、ｎチャネルＭＯＳトランジスタ２２０のゲートの電圧がＨ（ハイレベル）となり、当該ｎチャネルＭＯＳトランジスタ２２０が導通する。このため、アナログスイッチ２００はオン状態となり、信号入力端子から入力されるアナログ信号が信号出力端子から出力される。
【０００８】
図６は従来のｐチャネルＭＯＳトランジスタの平面図、図７は従来のｐチャネルＭＯＳトランジスタの断面図である。これらの図に示すように、従来のｐチャネルＭＯＳトランジスタは、ｐ形のシリコンウェハ２５２上にｎウェル２５４が形成され、このｎウェル２５４上にドレインとなるｐ形層２５６と、ソースとなるｐ形層２５８と、バックゲートコンタクトとなるｎ形層２６０とが形成される。更に、上面に絶縁膜２６２が形成され、ドレイン電極２６４、ソース電極２６６、バックゲート電極２６８がそれぞれ絶縁膜２６２の非形成部分を通してｐ形層２５６、ｐ形層２５８、ｎ形層２６０に接続される。また、これらドレイン電極２６４及びソース電極２６６の間に形成されている絶縁膜２６２上にゲート電極２７０が接続される。
【０００９】
【発明が解決しようとする課題】
上述した従来のアナログスイッチ２００は、信号入力端子に入力されるアナログ信号の電圧の変動によって、オン状態の際の抵抗（オン抵抗）が大きく変動する。図８は、入力されるアナログ信号とオン抵抗の特性を示す図であり、電源端子に印加される電源電圧ＶＤＤが２［Ｖ］の場合の例を示す。
【００１０】
ｐチャネルＭＯＳトランジスタ２１０は、入力されるアナログ信号の電位がバックゲートの電位ＶＤＤの近傍である場合、ゲート−ソース間電圧がしきい値電圧よりも十分に大きい。このため、オン抵抗は小さくなる。しかし、入力されるアナログ信号の電位が低下するにつれて、ゲート−ソース間電圧が低下し、しきい値電圧に近づく。更に、ソース−バックゲート間電圧が増加し、バックゲート効果によりしきい値電圧が高くなる。このため、オン抵抗が急激に大きくなる。
【００１１】
一方、ｎチャネルＭＯＳトランジスタ２２０は、入力されるアナログ信号の電位がバックゲートの電位（接地電位）の近傍である場合、ゲート−ソース間電圧がしきい値電圧よりも十分に大きい。このため、オン抵抗は小さくなる。しかし、入力されるアナログ信号の電位が増加するにつれて、ゲート−ソース間電圧が低下し、しきい値電圧に近づく。更に、ソース−バックゲート間電圧が増加し、バックゲート効果によりしきい値電圧が高くなる。このため、オン抵抗が急激に大きくなる。
【００１２】
従って、アナログスイッチ２００全体のオン抵抗は、図８に示すように、入力されるアナログ信号の電位が電源の電位ＶＤＤの１／２（１［Ｖ］）近傍のときに急増し、２８００［Ω］程度となる。
【００１３】
オン抵抗が大きくなると、アナログスイッチ２００の動作に支障をきたす。このため、オン抵抗のピークをできるだけ小さくすることが好ましい。オン抵抗のピークを小さくするためには、しきい電圧を下げる対策が考えられる。このしきい値電圧を下げるためには、ｐチャネルＭＯＳトランジスタ２１０及びｎチャネルＭＯＳトランジスタ２２０のぞれぞれにおいて、バックゲートとソースとが接続されるようにすれば良い。しかし、この場合、寄生ダイオード２１２、２２２の影響を無視することができなくなり、入力動作範囲が狭くなってしまう。
【００１４】
本発明は、上記問題点を解決するものであり、その目的は、オン抵抗のピークを低減させることが可能なアナログスイッチを提供することにある。
【００１５】
【課題を解決するための手段】
上記の目的を達成するため、請求項１に記載の発明は、第１及び第２のｐチャネルＭＯＳトランジスタと、第１及び第２のｎチャネルＭＯＳトランジスタと、スイッチング信号入力端子と、信号入力端子と、信号出力端子とを備え、前記スイッチング信号入力端子に入力されるスイッチング信号により、前記第１及び第２のｐチャネルＭＯＳトランジスタと前記第１及び第２のｎチャネルＭＯＳトランジスタを導通させ、前記信号入力端子から入力されるアナログ信号を前記信号出力端子から出力するアナログスイッチにおいて、前記第１及び第２のｐチャネルＭＯＳトランジスタのゲートが前記スイッチング信号入力端子に接続され、前記第１のｐチャネルＭＯＳトランジスタのドレインが前記信号入力端子に接続され、前記第２のｐチャネルＭＯＳトランジスタのドレインが前記信号出力端子に接続され、前記第１のｐチャネルＭＯＳトランジスタのソースと前記第２のｐチャネルＭＯＳトランジスタのソースとが接続され、前記第１のｐチャネルＭＯＳトランジスタのバックゲートと前記第２のｐチャネルＭＯＳトランジスタのバックゲートとが接続され、前記第１及び第２のｐチャネルＭＯＳトランジスタの接続されたソースと接続されたバックゲートとが接続され、前記第１及び第２のｎチャネルＭＯＳトランジスタのゲートが反転回路を介して前記スイッチング信号入力端子に接続され、前記第１のｎチャネルＭＯＳトランジスタのドレインが前記信号入力端子に接続され、前記第２のｎチャネルＭＯＳトランジスタのドレインが前記信号出力端子に接続され、前記第１のｎチャネルＭＯＳトランジスタのソースと前記第２のｎチャネルＭＯＳトランジスタのソースとが接続され、前記第１のｎチャネルＭＯＳトランジスタのバックゲートと前記第２のｎチャネルＭＯＳトランジスタのバックゲートとが接続され、前記第１及び第２のｎチャネルＭＯＳトランジスタの接続されたソースと接続されたバックゲートとが接続されていることを特徴とする。
【００１６】
また、請求項２に記載の発明は、請求項１に記載のアナログスイッチにおいて、前記第１のｐチャネルＭＯＳトランジスタのソースと前記第２のｐチャネルＭＯＳトランジスタのソースとが共用され、前記第１のｎチャネルＭＯＳトランジスタのソースと前記第２のｎチャネルＭＯＳトランジスタのソースとが共用されていることを特徴とする。
【００１７】
本発明によれば、２つのｐチャネルＭＯＳトランジスタのバックゲート同士を接続するとともに、ソース同士を接続し、更にこれら接続されたバックゲートとソースとを接続すること、及び、２つのｎチャネルＭＯＳトランジスタのバックゲート同士を接続するとともに、ソース同士を接続し、更にこれら接続されたバックゲートとソースとを接続することにより、導通時においてバックゲートの電位を、入力されるアナログ信号の電位とするため、バックゲート効果の発生を抑止し、しきい値電圧を低く維持することができる。このため、従来のように、入力されるアナログ信号の電位によって各ＭＯＳトランジスタのしきい値が変化し、オン抵抗が急激に増加することを防止することができる。即ち、オン抵抗のピークを低減させることができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１は、本発明の実施の形態に係るアナログスイッチの回路図である。同図に示すアナログスイッチ１００は、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタを用い、スイッチング信号により、これらｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタを導通させ、信号入力端子から入力されるアナログ信号を信号出力端子へ出力するものである。
【００１９】
このアナログスイッチ１００は、２つのｐチャネルＭＯＳトランジスタ１１０及び１２０と、２つのｎチャネルＭＯＳトランジスタ１３０及び１４０と、反転回路１５０とにより構成される。２つのｐチャネルＭＯＳトランジスタ１１０及び１２０は直列に接続され、同様に、２つのｎチャネルＭＯＳトランジスタ１３０及び１４０は直列に接続される。更に、直列に接続されたｐチャネルＭＯＳトランジスタ１１０及び１２０と直列に接続されたｎチャネルＭＯＳトランジスタ１３０及び１４０とは並列に接続される。
【００２０】
ｐチャネルＭＯＳトランジスタ１１０は、ゲートがスイッチング信号入力端子に接続され、ドレインが信号入力端子に接続され、ソースがｐチャネルＭＯＳトランジスタ１２０のソースに接続される。また、バックゲートがｐチャネルＭＯＳトランジスタ１２０のソースに接続される。
【００２１】
ｐチャネルＭＯＳトランジスタ１２０は、ゲートがスイッチング信号入力端子に接続され、ドレインが信号出力端子に接続され、ソースがｐチャネルＭＯＳトランジスタ１１０のソースに接続される。また、バックゲートがｐチャネルＭＯＳトランジスタ１１０のソースに接続される。
【００２２】
更に、接続されたｐチャネルＭＯＳトランジスタ１１０及び１２０のソースとバックゲートとが接続される。
【００２３】
また、ｐチャネルＭＯＳトランジスタ１１０において、ドレインとバックゲートの間に、ドレイン側をアノード、バックゲート側をカソードとする寄生ダイオード１１２が形成される。同様に、ｐチャネルＭＯＳトランジスタ１２０において、ドレインとバックゲートの間に、ドレイン側をアノード、バックゲート側をカソードとする寄生ダイオード１２２が形成される。但し、これら寄生ダイオード１１２及び１２２は、逆接続されているため、回路動作上の影響を無視することができる。
【００２４】
ｎチャネルＭＯＳトランジスタ１３０は、ゲートが反転回路１５０を介してスイッチング信号入力端子に接続され、ドレインが信号入力端子に接続され、ソースがｎチャネルＭＯＳトランジスタ１４０のソースに接続される。また、バックゲートがｎチャネルＭＯＳトランジスタ１４０のソースに接続される。
【００２５】
ｎチャネルＭＯＳトランジスタ１４０は、ゲートが反転回路１５０を介してスイッチング信号入力端子に接続され、ドレインが信号出力端子に接続され、ソースがｎチャネルＭＯＳトランジスタ１３０のソースに接続される。また、バックゲートがｎチャネルＭＯＳトランジスタ１３０のソースに接続される。
【００２６】
更に、接続されたｎチャネルＭＯＳトランジスタ１３０及び１４０のソースとバックゲートとが接続される。
【００２７】
また、ｎチャネルＭＯＳトランジスタ１３０において、ドレインとバックゲートの間に、バックゲート側をアノード、ドレイン側をカソードとする寄生ダイオード１３２が形成される。同様に、ｎチャネルＭＯＳトランジスタ１３０において、ドレインとバックゲートの間に、バックゲート側をアノード、ドレイン側をカソードとする寄生ダイオード１４２が形成される。但し、これら寄生ダイオード１３２及び１４２は、逆接続されているため、回路動作上の影響を無視することができる。
【００２８】
図２は直列接続された２つのｐチャネルＭＯＳトランジスタの平面図、図３は直列接続された２つのｐチャネルＭＯＳトランジスタの断面図である。これらの図に示すように、直列接続された２つのｐチャネルＭＯＳトランジスタは、ｐ形のシリコンウェハ１５２上にｎウェル１５４が形成され、このｎウェル１５４上に一方のｐチャネルＭＯＳトランジスタのドレインとなるｐ形層１５６と、他方のｐチャネルＭＯＳトランジスタのドレインとなるｐ形層１５８と、２つのｐチャネルＭＯＳトランジスタにより共用されるソースとなるｐ形層１６０と、２つのｐチャネルＭＯＳトランジスタにより共用されるバックゲートコンタクトとなるｎ形層１６２とが形成される。更に、上面に絶縁膜１６４が形成され、ドレイン電極１６６、ドレイン電極１７０、ソース電極１７４、バックゲート電極１７６がそれぞれ絶縁膜１６４の非形成部分を通してｐ形層１５６、ｐ形層１５８、ｐ形層１６０、ｎ形層１６２に接続される。また、ドレイン電極１６６及びソース電極１７４の間に形成されている絶縁膜１６４上にゲート電極１６８が接続され、ドレイン電極１７０及びソース電極１７４の間に形成されている絶縁膜１６４上にゲート電極１７２が接続される。
【００２９】
なお、ｎチャネルＭＯＳトランジスタは、図２及び図３のｐチャネルＭＯＳトランジスタにおいて、ｐ形のシリコンウェハをｎ形のシリコンウェハに、ｎウェルをｐウェルに、ｐ形層をｎ形層に、ｎ形層をｐ形層に、それぞれ入れ替えた構造を有する。
【００３０】
再び、図１に戻って説明する。アナログスイッチ１００の動作は以下の通りとなる。即ち、スイッチング信号入力端子に印加される電圧がＬ（ローレベル）のとき、ｐチャネルＭＯＳトランジスタ１１０及び１２０のゲートの電圧がＬ（ローレベル）となり、当該ｐチャネルＭＯＳトランジスタ１１０及び１２０が導通する。一方、ｎチャネルＭＯＳトランジスタ１３０及び１４０のゲートの電圧がＨ（ハイレベル）となり、当該ｎチャネルＭＯＳトランジスタ１３０及び１４０が導通する。このため、アナログスイッチ１００はオン状態となり、信号入力端子から入力されるアナログ信号が信号出力端子から出力される。
【００３１】
アナログスイッチ１００がオン状態のとき、ｐチャネルＭＯＳトランジスタ１１０及び１２０において、バックゲートとソースとが接続されているため、バックゲートの電位が入力されるアナログ信号の電位となる。一方、ｎチャネルＭＯＳトランジスタ１３０及び１４０においても、バックゲートとソースとが接続されているため、バックゲートの電位が入力されるアナログ信号の電位となる。
【００３２】
従って、ソース−バックゲート間電圧が増加することがなく、バックゲート効果の発生を抑止し、しきい値電圧を低く維持することができる。このため、従来のように、入力されるアナログ信号の電位によって各ＭＯＳトランジスタのしきい値が変化し、オン抵抗が急激に増加することを防止することができる。即ち、オン抵抗のピークを低減させることができる。
【００３３】
図４は、アナログスイッチ１００において、入力されるアナログ信号とオン抵抗の特性を示す図であり、電源端子に印加される電源電圧ＶＤＤが２［Ｖ］の場合の例を示す。従来のアナログスイッチでは、入力されるアナログ信号の電位が電源の電位ＶＤＤの１／２（１［Ｖ］）近傍のときにオン抵抗はピークとなり、２５００［Ω］以上となる。一方、本実施形態のアナログスイッチ１００では、２つのｐチャネルＭＯＳトランジスタ１１０及び１２０が直列接続されるとともに、ｎチャネルＭＯＳトランジスタ１３０及び１４０が直列接続されているため、入力されるアナログ信号の電位が電源の電位ＶＤＤの１／２（１［Ｖ］）近傍以外のときには、オン抵抗は従来の２倍になる。しかしながら、入力されるアナログ信号の電位が電源の電位ＶＤＤの１／２（１［Ｖ］）近傍でも、オン抵抗はそれほど大きくならず、最大でも１０００［Ω］程度である。本発明者の測定によれば、オン抵抗のピークは従来の１／２．８に改善された。また、入力されるアナログ信号の電位が０乃至２［Ｖ］に変動した場合、オン抵抗の変動比は従来の２５．７から３．０に改善された。
【００３４】
【発明の効果】
本発明によれば、２つのｐチャネルＭＯＳトランジスタのバックゲート同士を接続するとともに、ソース同士を接続し、更にこれら接続されたバックゲートとソースとを接続すること、及び、２つのｎチャネルＭＯＳトランジスタのバックゲート同士を接続するとともに、ソース同士を接続し、更にこれら接続されたバックゲートとソースとを接続することにより、導通時においてバックゲートの電位を、入力されるアナログ信号の電位とするため、バックゲート効果の発生を抑止し、しきい値電圧を低く維持することができる。このため、従来のように、入力されるアナログ信号の電位によって各ＭＯＳトランジスタのしきい値が変化し、オン抵抗が急激に増加することを防止することができる。即ち、オン抵抗のピークを低減させることができる。
【図面の簡単な説明】
【図１】本実施形態のアナログスイッチの回路図である。
【図２】本実施形態のアナログスイッチに用いられるｐチャネルＭＯＳトランジスタの平面図である。
【図３】本実施形態のアナログスイッチに用いられるｐチャネルＭＯＳトランジスタの断面図である。
【図４】本実施形態のアナログスイッチにおいて、入力されるアナログ信号とオン抵抗の特性を示す図である。
【図５】従来のアナログスイッチの回路図である。
【図６】従来のアナログスイッチに用いられるｐチャネルＭＯＳトランジスタの平面図である。
【図７】従来のアナログスイッチに用いられるｐチャネルＭＯＳトランジスタの断面図である。
【図８】従来のアナログスイッチにおいて、入力されるアナログ信号とオン抵抗の特性を示す図である。
【符号の説明】
１００　アナログスイッチ
１１０、１２０　ｐチャネルＭＯＳトランジスタ
１１２、１２２、１３２、１４２　寄生ダイオード
１３０、１４０　ｐチャネルＭＯＳトランジスタ
１５０　反転回路
１５２　ｐ形シリコンウェハ
１５４　ｎウェル
１５６、１５８、１６０　ｐ形層
１６２　ｎ形層
１６４　絶縁膜
１６６、１７０　ドレイン電極
１６８、１７２　ゲート電極
１７４　ソース電極
１７６　バックゲート電極

Claims

第１及び第２のｐチャネルＭＯＳトランジスタと、第１及び第２のｎチャネルＭＯＳトランジスタと、スイッチング信号入力端子と、信号入力端子と、信号出力端子とを備え、前記スイッチング信号入力端子に入力されるスイッチング信号により、前記第１及び第２のｐチャネルＭＯＳトランジスタと前記第１及び第２のｎチャネルＭＯＳトランジスタを導通させ、前記信号入力端子から入力されるアナログ信号を前記信号出力端子から出力するアナログスイッチにおいて、
前記第１及び第２のｐチャネルＭＯＳトランジスタのゲートが前記スイッチング信号入力端子に接続され、
前記第１のｐチャネルＭＯＳトランジスタのドレインが前記信号入力端子に接続され、
前記第２のｐチャネルＭＯＳトランジスタのドレインが前記信号出力端子に接続され、
前記第１のｐチャネルＭＯＳトランジスタのソースと前記第２のｐチャネルＭＯＳトランジスタのソースとが接続され、
前記第１のｐチャネルＭＯＳトランジスタのバックゲートと前記第２のｐチャネルＭＯＳトランジスタのバックゲートとが接続され、
前記第１及び第２のｐチャネルＭＯＳトランジスタの接続されたソースと接続されたバックゲートとが接続され、
前記第１及び第２のｎチャネルＭＯＳトランジスタのゲートが反転回路を介して前記スイッチング信号入力端子に接続され、
前記第１のｎチャネルＭＯＳトランジスタのドレインが前記信号入力端子に接続され、
前記第２のｎチャネルＭＯＳトランジスタのドレインが前記信号出力端子に接続され、
前記第１のｎチャネルＭＯＳトランジスタのソースと前記第２のｎチャネルＭＯＳトランジスタのソースとが接続され、
前記第１のｎチャネルＭＯＳトランジスタのバックゲートと前記第２のｎチャネルＭＯＳトランジスタのバックゲートとが接続され、
前記第１及び第２のｎチャネルＭＯＳトランジスタの接続されたソースと接続されたバックゲートとが接続されていることを特徴とするアナログスイッチ。
請求項１に記載のアナログスイッチにおいて、
前記第１のｐチャネルＭＯＳトランジスタのソースと前記第２のｐチャネルＭＯＳトランジスタのソースとが共用され、
前記第１のｎチャネルＭＯＳトランジスタのソースと前記第２のｎチャネルＭＯＳトランジスタのソースとが共用されていることを特徴とするアナログスイッチ。