JPH0773207B2 - Output circuit - Google Patents
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- JPH0773207B2 JPH0773207B2 JP59095161A JP9516184A JPH0773207B2 JP H0773207 B2 JPH0773207 B2 JP H0773207B2 JP 59095161 A JP59095161 A JP 59095161A JP 9516184 A JP9516184 A JP 9516184A JP H0773207 B2 JPH0773207 B2 JP H0773207B2
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Description
【発明の詳細な説明】 〔技術分野〕 本発明は、ロジツク信号により、高電圧出力をスイツチ
ングする出力回路に関する。Description: TECHNICAL FIELD The present invention relates to an output circuit for switching a high voltage output by a logic signal.
出力回路に関しては、従来より、第１図に示すように、
ロジツク信号入力Ａ及びその反転信号により、たすき
がけ配線のレベルシフト回路を構成し、その出力信号
を、ゲート共通のCMOS出力バツフア回路を経由し、CMOS
出力回路のゲート入力とする回路等の方法が知られてい
るが、次のような欠点を有している。ロジツク系の電圧
レベルV1が正規の値より低かったり、与えられない場
合、A,の電位が定まらない、あるいはグランドレベル
となるなどして、レベルシフト回路の出力ａの電位が定
まらず、よって、出力バツフア回路の出力ｂの電位も定
まらない。そのことにより、出力バツフア回路及び出力
回路に於て、Ｐ型MOSトランジスタのソースレベルV2か
ら、Ｎ型MOSトランジスタのソースレベルGNDへ、短絡電
流が流れる。この短絡電流は、定常的に流れるため、高
電圧を電源とする出力回路に於ては、消費電力が大き
く、又、多数の同等の出力を有するドライバ集積回路に
於ては、全出力トランジスタの能力も大きく、この消費
電力は、集積回路を劣化、損傷する大きさを有する。Regarding the output circuit, conventionally, as shown in FIG.
A logic signal input A and its inverted signal form a level shift circuit for crossing wiring, and the output signal is passed through a CMOS output buffer circuit with a common gate
Although a method such as a circuit using a gate input of an output circuit is known, it has the following drawbacks. If the voltage level V 1 of the logic system is lower than the normal value or is not given, the potential of A, is not determined or becomes the ground level, and the potential of the output a of the level shift circuit is not determined. , The potential of the output b of the output buffer circuit is not fixed either. As a result, a short-circuit current flows from the source level V 2 of the P-type MOS transistor to the source level GND of the N-type MOS transistor in the output buffer circuit and the output circuit. Since this short-circuit current constantly flows, power consumption is high in an output circuit that uses a high voltage as a power source, and in a driver integrated circuit that has many equivalent outputs, all output transistor The power is large, and this power consumption has a magnitude that deteriorates and damages the integrated circuit.
又、通常動作状態に於ても、a,bの電位は、V2からGNDま
での振巾をもつこととなり、a:bに接続されたCMOS回路
のロジツクレベルが切りかわるまでの遅延時間が長くな
る。Further, even in the normal operation state, the potentials of a and b have a swing from V 2 to GND, and the delay time until the logic level of the CMOS circuit connected to a: b changes is long. Become.
又、アルミ等を配線材料とした場合、エレクトマイグレ
ーシヨン等への配慮のため、配線の太さ、間隔等を広く
とる必要があるが、本従来回路では配線が複雑であり、
交査する部分も多く、チツプ上にかなり広い配線領域が
必要となり、又交差部分をポリシリコン等を配線材料と
した場合、その抵抗、容量等が問題になる。すなわち、
大きなチツプサイズとなりコスト上昇をもたらすととも
にポリシリコン配線及びその先のゲート等による容量・
抵抗のため、信号の遅れ、消費電流の増大、又、信号の
遅れによるスイツチング時消費電流の増大もある。Also, when aluminum or the like is used as the wiring material, it is necessary to widen the thickness of the wiring, the spacing, etc. in consideration of the elect migration, but the wiring is complicated in this conventional circuit,
Since there are many portions to be crossed, a considerably large wiring area is required on the chip, and when polysilicon or the like is used as the wiring material at the crossing portions, the resistance, capacitance, etc. become a problem. That is,
The large chip size results in higher costs, and the capacitance due to polysilicon wiring and the gate etc.
Due to the resistance, there is a delay in the signal, an increase in the consumption current, and an increase in the consumption current in the switching due to the delay in the signal.
さらに高耐圧MOSトランジスタは、一般にゲート耐圧が
ドレイン耐圧より低く、高電圧電源振幅のゲート電位を
許容できない場合が多く、本従来回路を用いた場合、ゲ
ート・ドレイン間、ゲート・ソース間等を破壊する等、
集積回路を劣化、損傷する可能性がある。In addition, high withstand voltage MOS transistors generally have a lower gate withstand voltage than the drain withstand voltage and often cannot tolerate a gate potential with a high voltage power supply amplitude.When this conventional circuit is used, the gate-drain, gate-source, etc. are destroyed. And so on
It may deteriorate or damage the integrated circuit.
本発明はこのような問題点を解決するもので、その目的
とするところは、ロジツク系電位V1が、低下あるいは非
接続状態であっても、静的に高電圧系電源間に過大な短
絡電流が流れず、また正常動作状態に於ても、出力のス
イツチング速度が速く、低消費電流かつ集積化容易な出
力回路を提供することにある。The present invention solves such a problem, and an object of the present invention is to statically excessively short-circuit between high-voltage power supplies even if the logic system potential V 1 is lowered or not connected. An object of the present invention is to provide an output circuit in which no current flows, the output switching speed is high even in a normal operation state, the current consumption is low, and the integration is easy.
〔概要〕 本発明の出力回路は、第１の電源電位と第２の電源電位
の間に接続されるロジック回路部から出力される第１の
振幅を有する第１及び第２のロジック信号に基づき、前
記第１の振幅より大きい第２の振幅を有する出力信号を
出力ノードに出力する出力回路において、 前記第１の電源電位と前記出力ノードとの間に接続さ
れ、前記第１のロジック信号をゲートに入力する第１導
電型の第１のトランジスタと、 第３の電源電位と前記出力ノードとの間に接続される第
２導電型の第２のトランジスタと、 前記第１の電源電位と前記第３の電源電位との間に接続
され、前記第２のロジック信号に基づき前記第２のトラ
ンジスタが前記第１のトランジスタと逆の導通動作をす
るように、前記第２のロジック信号の第１の振幅より大
きい振幅を有する信号を前記第２のトランジスタのゲー
トに出力するレベル変換回路とを備え、 前記第１のトランジスタ、前記第２のトランジスタ及び
前記レベル変換回路を構成するトランジスタは、前記ロ
ジック回路部を構成するトランジスタのチャネル長より
も長いチャネル長を有する ことを特徴とする。[Outline] An output circuit of the present invention is based on first and second logic signals having a first amplitude output from a logic circuit unit connected between a first power supply potential and a second power supply potential. An output circuit for outputting an output signal having a second amplitude larger than the first amplitude to an output node, the output circuit being connected between the first power supply potential and the output node, A first conductive type first transistor inputting to a gate; a second conductive type second transistor connected between a third power supply potential and the output node; the first power supply potential and the first power supply potential; It is connected to a third power supply potential, and the first of the second logic signals is set so that the second transistor performs a conduction operation opposite to that of the first transistor based on the second logic signal. Amplitude greater than A level conversion circuit that outputs the signal that it has to the gate of the second transistor, wherein the transistors that form the first transistor, the second transistor, and the level conversion circuit are transistors that form the logic circuit unit. It has a longer channel length than the channel length of.
以下、本発明について実施例に基づき詳細に説明する。 Hereinafter, the present invention will be described in detail based on examples.
第２図に本発明の一実施例を示す。M1,M2は、オフセツ
トゲート構造Ｎ型MOSトランジスタ,M3,M4はオフセツト
ゲート構造Ｐ型MOSトランジスタ、M5〜M8は、チヤネル
長が、M1〜M4のトランジスタより短いロジツク部を構成
するMOSトランジスタである。ここでM1〜M8は、パター
ンサイズ等が異なるが工程としては全く同一で形成され
る。又、第２の電源端子（以下、V1という）は5V程度の
ロジツク電位、第３の電源端子（以下、V2という）は1
5.0V程度の電位である。さらに、ｃの電位はV2〔Ｖ〕あ
るいはV2−７〔Ｖ〕程度である。本発明において、出力
ｃをなすM2,M3は所謂、レベル変換回路である。V2−７
〔Ｖ〕程度とした理由は、製造上のバラツキを考慮して
出力電流が十分に得られるとともに、チツプサイズが大
きくならない事、さらに応答を高速化しスイツチング時
の短絡電流をできるだけ少なくするためである。FIG. 2 shows an embodiment of the present invention. M1 and M2 are N-type MOS transistors with an offset gate structure, M3 and M4 are P-type MOS transistors with an offset gate structure, and M5 to M8 are MOS transistors that form a logic section whose channel length is shorter than the transistors of M1 to M4. Is. Here, M1 to M8 are formed in exactly the same process although the pattern size and the like are different. The second power supply terminal (hereinafter referred to as V1) has a logic potential of about 5V, and the third power supply terminal (hereinafter referred to as V2) is 1
The potential is about 5.0V. Further, the potential of c is about V2 [V] or V2-7 [V]. In the present invention, M2 and M3 forming the output c are so-called level conversion circuits. V2-7
The reason why the voltage is set to about [V] is that a sufficient output current can be obtained in consideration of manufacturing variations, the chip size does not increase, and the response speed is increased to minimize the short-circuit current during switching.
ここで、ロジツク部の最低動作電圧よりも、M1,M2のス
レツシヨルド電圧が高くなるように作り込んである。こ
れは、ロジツク部のＰ型MOSトランジスタのスレツシヨ
ルド電圧をロジツク部のＮ型MOSトランジスタのスレツ
シヨルド電圧と同程度かそれ以下にすることによって得
られる。すなわち、ロジツク部トランジスタは、短チヤ
ネル効果により、長チヤネルトランジスタより、スレツ
シヨルド電圧が、0.2〜0.5V程度低くなるためである。Here, the threshold voltage of M1 and M2 is made higher than the minimum operating voltage of the logic section. This can be obtained by setting the threshold voltage of the P-type MOS transistor in the logic section to be equal to or lower than the threshold voltage of the N-type MOS transistor in the logic section. That is, the logic transistor has a threshold voltage lower than that of the long channel transistor by about 0.2 to 0.5 V due to the short channel effect.
第３図に本発明の第二の実施例を示す。ここでM9は、DM
OSトランジスタ,M10はオフセツトゲート構造Ｎ型MOSト
ランジスタ、M11,M12はオフセツトゲート構造Ｐ型MOSト
ランジスタ,D1はツエナーダイオード,B,はロジツク信
号である。このため、ｄの電位は、最小でもツエナーダ
イオードによりクランプされ（V2−5.1）〔Ｖ〕であ
る。又、高耐圧系のＮ型トランジスタはここでもそのス
レツシヨルド電圧が、ロジツク系最小動作電圧以上とな
るように作り込まれている。FIG. 3 shows a second embodiment of the present invention. Where M9 is DM
OS transistor, M10 is an N-type MOS transistor having an offset gate structure, M11 and M12 are P-type MOS transistors having an offset gate structure, D1 is a zener diode, and B is a logic signal. Therefore, the potential of d is clamped by the Zener diode at the minimum (V2-5.1) [V]. Further, the high breakdown voltage N-type transistor is also constructed so that the threshold voltage thereof is equal to or higher than the minimum operating voltage of the logic system.
又、第２図の回路を用いたプロセスに比較し、電流能力
を得るためにゲート膜厚を薄くしている。Further, compared with the process using the circuit of FIG. 2, the gate film thickness is made thinner in order to obtain the current capability.
第４図に本発明の第３の実施例を示す。M13〜M16は、オ
フセツトゲート構造MOSトランジスタ、R1は抵抗であ
る。本発明第一の実施例と同様にロジツク部の最低動作
電圧より、M13,M14のスレツシヨルド電圧が高くなるよ
うに作り込んである。ここでR1は、M16のON電流を増加
させるために存在している。FIG. 4 shows a third embodiment of the present invention. M13~M16 is off excisional gate structure MOS transistors, R 1 is the resistance. As in the first embodiment of the present invention, the threshold voltage of M13 and M14 is made higher than the minimum operating voltage of the logic section. Here, R 1 is present to increase the ON current of M16.
本実施例で、ロジツク部最小動作電圧より、高耐圧Ｎ型
MOSトランジスタのスレツシヨルド電圧が高いことによ
り、ロジツク信号B,が不定となる低いV1の電圧では、
出力Ｎ型MOSトランジスタはONせず、又出力Ｐ型MOSトラ
ンジスタのゲート電位もV2になるためONしない。そのた
め、V1レベルが接続されない場合でも、V2−GND間に静
的に短絡電流は流れない。In this embodiment, the withstand voltage is N-type higher than the minimum operating voltage of the logic section.
Due to the high threshold voltage of the MOS transistor, the low V1 voltage at which the logic signal B, becomes indefinite,
The output N-type MOS transistor does not turn ON, and the gate potential of the output P-type MOS transistor also becomes V2, so it does not turn ON. Therefore, even if V1 level is not connected, static short circuit current does not flow between V2 and GND.
第２図に示す本発明第１の実施例では、出力Ｎ型MOSト
ランジスタは、GND〜V1間のゲート電圧で動作し、出力
Ｐ型MOSトランジスタはV2〜ｃ（＝V2−7V程度）のゲー
ト電圧で動作するため、ゲート等の充・放電時間、レベ
ルシフトに要する時間等が短かく、入出力伝搬遅延時間
が短かい。又、出力スイツチング時間が短かくそのた
め、スイツチング時消費電流も小さい。さらに、M3のト
ランジスタは、ダイオード接続により、電流一電圧特性
が二乗特性を有するため、M4オン時のｃの電位はM3のか
わりに抵抗等を用いる場合よりも安定している。又、出
力回路が４素子で出来ているため、多出力ドライバ回路
にしても、ICチツプサイズが小さく出来る。さらにV1電
圧を高くすれば、出力電流能力が増加し、低くすれば高
速、低消費電流化できる。又、通常使用状態では、高電
圧トランジスタのゲートにゲート耐圧の1/3以上の電圧
は加わらず、ゲート膜破壊等の不良モードが発生しにく
く、信頼性が高い。又、配線が単純で交差する部分も少
ないため、チツプ上の配線領域が少なくてすみ、交差部
分にポリシリコン等を用いる数も少なくなり、その容量
・抵抗等が問題にならず、スイツチング速度も速く消費
電流も少ない。In the first embodiment of the present invention shown in FIG. 2, the output N-type MOS transistor operates with a gate voltage between GND and V1, and the output P-type MOS transistor has a gate of V2 to c (= V2-7V). Since it operates by voltage, the charging / discharging time of the gate and the like, the time required for level shifting, etc. are short, and the input / output propagation delay time is short. Further, since the output switching time is short, the current consumption during switching is small. Further, since the transistor of M3 has a square current-voltage characteristic due to the diode connection, the potential of c when M4 is on is more stable than when a resistor or the like is used instead of M3. Also, since the output circuit is made up of four elements, the IC chip size can be reduced even with a multi-output driver circuit. Furthermore, if the V1 voltage is increased, the output current capacity is increased, and if it is decreased, the speed and current consumption can be reduced. Further, in a normal use state, a voltage of 1/3 or more of the gate breakdown voltage is not applied to the gate of the high-voltage transistor, and a failure mode such as gate film destruction is unlikely to occur, resulting in high reliability. In addition, since the wiring is simple and there are few intersecting portions, the wiring area on the chip can be small, and the number of polysilicons used at the intersecting portions is small, so that the capacitance and resistance do not become a problem, and the switching speed is also high. It is fast and consumes less current.
第３図に示す本発明第２の実施例は、第１の実施例と比
較し、出力電流能力が大きい場合に用いられる。すなわ
ち、M9をDMOS化し、M12はゲート膜が薄く、電流能力が
ある。そのため、M11,12のゲートに加わる電圧をD1のツ
エナーダイオードで制限し、保護するとともに、ｄの電
位がV2−5,1〔Ｖ〕以下にならない事より、より高速化
でき、出力スイツチング時消費電流がおさえられる。The second embodiment of the present invention shown in FIG. 3 is used when the output current capacity is larger than that of the first embodiment. That is, M9 is formed into a DMOS, and M12 has a thin gate film and has current capability. Therefore, the voltage applied to the gates of M11 and 12 is limited and protected by the Zener diode of D1, and the potential of d does not become V2-5,1 [V] or less, so it can be sped up and consumed during output switching. The electric current is suppressed.
第４図に示す本発明第３の実施例は、出力Ｐ型MOSトラ
ンジスタのオン電流の増加を主眼としたものである。す
なわちM16オン時のｅの電位を与えるために、R1がない
場合、M15のチヤネル長を長くし、チヤネル幅を狭くし
なければ、M15を流れる電流に対し、M16のオン電流は大
きくとれない。しかし、実際に半導体集積回路内の素子
として形成するには、チヤネル長、チヤネル幅には限界
がある。そこで、R1を挿入することにより、M15の素子
サイズを小さく出来る。The third embodiment of the present invention shown in FIG. 4 is intended to increase the on-current of the output P-type MOS transistor. That is, in order to give the potential of e when M16 is on, without R1, the channel length of M15 must be increased and the channel width must be narrowed to make the on-current of M16 large relative to the current flowing through M15. However, there is a limit in the channel length and the channel width when actually forming as an element in a semiconductor integrated circuit. Therefore, the element size of M15 can be reduced by inserting R1.
以上述べたように本発明によれば、ロジツク信号により
高電圧を出力するCMOS集積回路に於て、ロジツク部用電
源V1が与えられない、あるいはロジツク回路が動作しな
いような低いV1の電圧に於ても、高電圧系V2−GND間に
静的な短絡電流が流れず、集積回路を劣化、損傷するこ
とがない。さらに、出力回路にオフセットゲート構造ト
ランジスタを用いることにより、よりいっそう、劣化、
損傷を防ぐことができる。又、出力回路の素子数が少な
く、又、V2系信号の配線が単純で、交差する部分も少な
く、チツプサイズが小さく、パツケージへの実装もしや
すい。As described above, according to the present invention, in the CMOS integrated circuit which outputs a high voltage by the logic signal, the power supply V1 for the logic unit is not supplied, or the voltage of the low V1 is such that the logic circuit does not operate. However, the static short-circuit current does not flow between the high-voltage system V2 and GND, and the integrated circuit is not deteriorated or damaged. Furthermore, by using the offset gate structure transistor in the output circuit, the deterioration,
Can prevent damage. Further, the number of elements of the output circuit is small, the wiring of V2 system signals is simple, the number of intersecting portions is small, the chip size is small, and the package can be easily mounted.
又、スイツチング速度が速く、スイツチング時短絡電流
が少なく、パツケージ等の熱抵抗による許容損失の点か
らも、パワー的にも高速化できる等という効果を有す
る。In addition, the switching speed is high, the short-circuit current during switching is small, and the power loss can be increased in terms of the allowable loss due to the thermal resistance of the package or the like.
さらに、第４図にあるように抵抗を入れることにより、
M15の素子サイズが小さくてもM16のオン電流を大きくで
きるという効果を有する。Furthermore, by inserting a resistor as shown in Fig. 4,
Even if the element size of M15 is small, the on-current of M16 can be increased.
本発明の実施例ではGNDに対し、正の電圧で動作するも
のとしたが、第２の電源電圧よりも第３の電源電圧が高
電圧であるというのは、第２の電源電圧の絶対値よりも
第３の電源電圧の絶対値が大きいということなので、当
然、ｎ形半導体基板を用いた集積回路のように負の電圧
で動作する集積回路でも本願発明は実施できる。又、出
力高速化をねらった、低い電圧のV2レベルを用いる素子
にも応用できる。さらに、第５図に示すようにレベルシ
フト回路への応用も可能である。In the embodiment of the present invention, the operation is performed with a positive voltage with respect to GND, but the fact that the third power supply voltage is higher than the second power supply voltage means that the absolute value of the second power supply voltage is Since the absolute value of the third power supply voltage is larger than that of the third embodiment, naturally, the present invention can be implemented by an integrated circuit that operates at a negative voltage, such as an integrated circuit using an n-type semiconductor substrate. It can also be applied to devices that use a low voltage V2 level for the purpose of speeding up output. Further, as shown in FIG. 5, application to a level shift circuit is possible.
以上の説明より明かなように、本発明は、第１の電源電
位と第２の電源電位の間に接続されるロジック回路部か
ら出力される第１の振幅を有する第１及び第２のロジッ
ク信号に基づき、第１の振幅より大きい第２の振幅を有
する出力信号を出力ノードに出力する出力回路におい
て、第１の電源電位と出力ノードとの間に接続され、第
１のロジック信号をゲートに入力する第１導電型の第１
のトランジスタと、第３の電源電位と出力ノードとの間
に接続される第２導電型の第２のトランジスタと、第１
の電源電位と第３の電源電位との間に接続され、第２の
ロジック信号に基づき第２のトランジスタが第１のトラ
ンジスタと逆の導通動作をするように、第２のロジック
信号の第１の振幅より大きい振幅を有する信号を第２の
トランジスタのゲートに出力するレベル変換回路とを備
え、第１のトランジスタ、第２のトランジスタ及びレベ
ル変換回路を構成するトランジスタは、ロジック回路部
を構成するトランジスタのチャネル長よりも長いチャネ
ル長を有する構成としたことにより、以下のような顕著
な効果を奏することができる。As is apparent from the above description, the present invention provides the first and second logics having the first amplitude output from the logic circuit unit connected between the first power supply potential and the second power supply potential. An output circuit that outputs an output signal having a second amplitude larger than the first amplitude to an output node based on the signal, is connected between the first power supply potential and the output node, and gates the first logic signal. Input to the first conductivity type of the first
First transistor, a second conductive type second transistor connected between the third power supply potential and the output node,
Connected between the second power supply potential and the third power supply potential, and the first logic signal of the second logic signal is set so that the second transistor conducts in the opposite direction to the first transistor based on the second logic signal. A level conversion circuit for outputting a signal having an amplitude larger than that of the second transistor to the gate of the second transistor, and the first transistor, the second transistor, and the transistor forming the level conversion circuit form a logic circuit portion. With the structure having a channel length longer than that of the transistor, the following remarkable effects can be obtained.
すなわち、ロジック回路部を構成するトランジスタの方
が、出力回路を構成するトランジスタに比べてチャネル
長が短いため、出力回路を構成するトランジスタのスレ
ッショルド電圧が、ロジック回路部を構成するトランジ
スタより高くなる。よって、低電圧系電源が不安定とな
り、ロジック回路部から出力されるロジック信号の振幅
（第１の振幅）が小さくなったとしても、出力回路のト
ランジスタは、スレッショルド電圧が高いため、誤導通
し難くなり、出力回路における各トランジスタが導通
し、短絡電流が流れるような事態が起こり難くなる。That is, since the transistor included in the logic circuit portion has a shorter channel length than the transistor included in the output circuit, the threshold voltage of the transistor included in the output circuit is higher than that of the transistor included in the logic circuit portion. Therefore, even if the low-voltage power supply becomes unstable and the amplitude (first amplitude) of the logic signal output from the logic circuit unit becomes small, the transistor in the output circuit has a high threshold voltage, and is unlikely to cause erroneous conduction. Therefore, each transistor in the output circuit becomes conductive, and a situation in which a short-circuit current flows is unlikely to occur.
本発明によれば、低電圧系電源のロジック回路部から出
力されるロジック信号に基づき、高電圧系電源の出力回
路から大きな振幅の出力信号を出力する構成において、
低電圧系電源が不安定となっても、短絡電流を防ぐこと
のできる出力回路を提供することができる。特に、高電
圧系電源に接続される出力回路を流れる短絡電流は、非
常に大きな電流となるので、集積回路においては劣化、
損傷をきたす場合があるが、本発明の構成によればこれ
を防ぐことができる。According to the present invention, based on the logic signal output from the logic circuit unit of the low-voltage power supply, the output circuit of the high-voltage power supply outputs a large amplitude output signal,
It is possible to provide an output circuit capable of preventing a short-circuit current even when the low-voltage power supply becomes unstable. In particular, since the short-circuit current flowing through the output circuit connected to the high-voltage power supply becomes a very large current, deterioration in the integrated circuit,
Although it may cause damage, the structure of the present invention can prevent this.
第１図は、従来出力回路例 第２図は、本発明出力回路例 第３図，第４図，第５図は、本発明出力回路応用回路 V1はロジツク系電源電圧、V2は高電圧電源電圧、M1〜M
4,M10〜M16はオフセツトゲート構造MOSトランジスタ、M
9はDMOS、M5〜M8はロジツク部トランジスタ。FIG. 1 shows a conventional output circuit example. FIG. 2 shows an output circuit example of the present invention. FIGS. 3, 4, and 5 show an output circuit application circuit of the present invention. V1 is a logic system power supply voltage and V2 is a high voltage power supply. Voltage, M1 ~ M
4, M10 to M16 are MOS transistors with offset gate structure, M
9 is a DMOS, M5 to M8 are logic transistors.
Claims (2)
続されるロジック回路部から出力され且つ第１の振幅を
有する互いに相補な関係の第１及び第２のロジック信号
に基づき、前記第１の振幅より大きい第２の振幅を有す
る出力信号を出力ノードに出力する出力回路において、 前記第１の電源電位と前記出力ノードとの間に接続さ
れ、前記第１のロジック信号をゲートに入力する第１導
電型の第１のトランジスタと、 前記第２の電源電位より高い第３の電源電位と前記出力
ノードとの間に接続される第２導電型の第２のトランジ
スタと、 前記第１の電源電位と前記第３の電源電位との間に接続
されるレベル変換回路であって、該レベル変換回路を構
成するトランジスタのうち、前記第２のロジック信号を
ゲートに入力する第１導電型の第３のトランジスタの導
通動作に基づき、前記第１の振幅より大きい振幅を有す
る信号を前記第２のトランジスタのゲートに出力して、
前記第２のトランジスタに前記第１のトランジスタと逆
の導通動作をさせるレベル変換回路とを備え、 前記第１のトランジスタ、前記第２のトランジスタ及び
前記レベル変換回路を構成する第３のトランジスタは、
前記ロジック回路部を構成するトランジスタのチャネル
長よりも長いチャネル長を有する ことを特徴とする出力回路。1. Based on first and second logic signals output from a logic circuit section connected between a first power supply potential and a second power supply potential and having a first amplitude and having a complementary relationship with each other. An output circuit for outputting an output signal having a second amplitude larger than the first amplitude to an output node, the output circuit being connected between the first power supply potential and the output node, A first transistor of a first conductivity type input to a gate; a second transistor of a second conductivity type connected between a third power supply potential higher than the second power supply potential and the output node; A level conversion circuit connected between the first power supply potential and the third power supply potential, wherein a level conversion circuit is configured to input the second logic signal to a gate of transistors included in the level conversion circuit. 1 conductivity type Based on the conduction operation of the transistor, and outputs a signal having a larger amplitude than the first amplitude to a gate of said second transistor,
A level conversion circuit that causes the second transistor to perform a conduction operation opposite to that of the first transistor, wherein the first transistor, the second transistor, and a third transistor included in the level conversion circuit are:
An output circuit having a channel length longer than a channel length of a transistor forming the logic circuit section.
変換回路を構成する第３のトランジスタは、前記ロジッ
ク回路部の最低動作電圧より高いスレッショルド電圧を
有することを特徴とする特許請求の範囲第１項記載の出
力回路。2. The first transistor and the third transistor forming the level conversion circuit have a threshold voltage higher than a minimum operating voltage of the logic circuit section. The output circuit described in the item.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59095161A JPH0773207B2 (en) | 1984-05-11 | 1984-05-11 | Output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59095161A JPH0773207B2 (en) | 1984-05-11 | 1984-05-11 | Output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60237720A JPS60237720A (en) | 1985-11-26 |
| JPH0773207B2 true JPH0773207B2 (en) | 1995-08-02 |
Family
ID=14130048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59095161A Expired - Lifetime JPH0773207B2 (en) | 1984-05-11 | 1984-05-11 | Output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773207B2 (en) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3681193D1 (en) * | 1985-05-02 | 1991-10-10 | Nec Corp | LOGICAL INTEGRATED CIRCUIT DEVICE FORMED ON A COMPOSITE SEMICONDUCTOR SUBSTRATE. |
| JPH03213376A (en) * | 1990-01-18 | 1991-09-18 | Fujitsu Ltd | Printing control apparatus |
| JP4350463B2 (en) * | 2002-09-02 | 2009-10-21 | キヤノン株式会社 | Input circuit, display device, and information display device |
| US6940445B2 (en) * | 2002-12-27 | 2005-09-06 | Analog Devices, Inc. | Programmable input range ADC |
| JP4025203B2 (en) * | 2003-01-08 | 2007-12-19 | 株式会社リコー | Level shift circuit |
| JP2005102086A (en) * | 2003-09-26 | 2005-04-14 | Renesas Technology Corp | Semiconductor device and level conversion circuit |
| JP4631524B2 (en) * | 2005-04-26 | 2011-02-16 | 富士電機システムズ株式会社 | Drive circuit |
| JP2007306632A (en) * | 2007-08-24 | 2007-11-22 | Ricoh Co Ltd | Level shift circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5511021B2 (en) * | 1973-11-20 | 1980-03-21 | ||
| JPS5754428A (en) * | 1980-09-18 | 1982-03-31 | Seiko Epson Corp | Level interface circuit |
| JPS5973846U (en) * | 1982-11-09 | 1984-05-19 | 日本電気株式会社 | semiconductor circuit |
-
1984
- 1984-05-11 JP JP59095161A patent/JPH0773207B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60237720A (en) | 1985-11-26 |
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| EXPY | Cancellation because of completion of term |