JP2731618B2 - エミュレータ - Google Patents
エミュレータInfo
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- JP2731618B2 JP2731618B2 JP2048473A JP4847390A JP2731618B2 JP 2731618 B2 JP2731618 B2 JP 2731618B2 JP 2048473 A JP2048473 A JP 2048473A JP 4847390 A JP4847390 A JP 4847390A JP 2731618 B2 JP2731618 B2 JP 2731618B2
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- Japan
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- microprogram
- instruction
- dedicated instruction
- dedicated
- chip
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、シングルチップ・マイクロコンピュータで
実行されるプログラムを開発する際にその機能をエミュ
レートするエミュレータに関し、特に１チップ化された
評価用チップ（evaluation chip;以下、エバチップと称
す）からなるエミュレータに関する。
実行されるプログラムを開発する際にその機能をエミュ
レートするエミュレータに関し、特に１チップ化された
評価用チップ（evaluation chip;以下、エバチップと称
す）からなるエミュレータに関する。
［従来の技術］ エバチップは、シングルチップ・マイクロコンピュー
タに内蔵される中央処理装置（以下、CPUと称す）をエ
ミュレートする機能、シングルチップ・マイクロコンピ
ュータに内蔵される周辺制御装置（以下、I/Oと称す）
をエミュレートする機能、CPUの実行ステータスの出力
機能及びCPUの実行を一時中断させるブレーク機能等を
有している。
タに内蔵される中央処理装置（以下、CPUと称す）をエ
ミュレートする機能、シングルチップ・マイクロコンピ
ュータに内蔵される周辺制御装置（以下、I/Oと称す）
をエミュレートする機能、CPUの実行ステータスの出力
機能及びCPUの実行を一時中断させるブレーク機能等を
有している。
ところで、シングルチップ・マイクロコンピュータで
は、CPUをコアにし、I/Oを応用分野別に構成することに
より、品種展開を行っている。このため、最近、この種
のエバチップは、CPUをエミュレートするCPUエバチップ
と、I/OをエミュレートするI/Oエバチップの２チップに
て構成するようにしている。
は、CPUをコアにし、I/Oを応用分野別に構成することに
より、品種展開を行っている。このため、最近、この種
のエバチップは、CPUをエミュレートするCPUエバチップ
と、I/OをエミュレートするI/Oエバチップの２チップに
て構成するようにしている。
第８図は、従来のCPUエバチップの構成を示すブロッ
ク図である。
ク図である。
マイクロROM1には、CPU機能をエミュレートするた
め、命令の実行を制御するマイクロプログラムが格納さ
れている。入力端子２を介して外部から取り込まれた命
令コードは、入力バッファ３を介してインストラクショ
ンレジスタ４に格納される。インストラクションレジス
タ４に格納された命令コードは、マイクロシーケンスユ
ニット５に供給される。このマイクロシーケンスユニッ
ト５は、与えられた命令コードに従って、マイクロROM1
のマイクロプログラムを起動させるエントリアドレスを
発生させる。マイクロシーケンスユニット５からのアド
レスは、アドレスデコーダ６に与えられている。アドレ
スデコーダ６は、マイクロシーケンスユニット５からの
アドレスをデコードして、マイクロROM1に格納されてい
るマイクロコードを選択する。選択されたマイクロコー
ドは、制御信号発生回路７に入力される。制御信号発生
回路７は、入力されたマイクロコードをデコードして各
種制御信号を生成し、これらの制御信号をエバチップに
内蔵された命令フェッチ制御回路11、バス制御回路12、
演算制御回路13及びI/O・メモリ制御回路14等に供給す
る。これにより、命令コードの機能を実行させる。
め、命令の実行を制御するマイクロプログラムが格納さ
れている。入力端子２を介して外部から取り込まれた命
令コードは、入力バッファ３を介してインストラクショ
ンレジスタ４に格納される。インストラクションレジス
タ４に格納された命令コードは、マイクロシーケンスユ
ニット５に供給される。このマイクロシーケンスユニッ
ト５は、与えられた命令コードに従って、マイクロROM1
のマイクロプログラムを起動させるエントリアドレスを
発生させる。マイクロシーケンスユニット５からのアド
レスは、アドレスデコーダ６に与えられている。アドレ
スデコーダ６は、マイクロシーケンスユニット５からの
アドレスをデコードして、マイクロROM1に格納されてい
るマイクロコードを選択する。選択されたマイクロコー
ドは、制御信号発生回路７に入力される。制御信号発生
回路７は、入力されたマイクロコードをデコードして各
種制御信号を生成し、これらの制御信号をエバチップに
内蔵された命令フェッチ制御回路11、バス制御回路12、
演算制御回路13及びI/O・メモリ制御回路14等に供給す
る。これにより、命令コードの機能を実行させる。
マイクロROM1には、第９図に示すように、エバチップ
が内蔵するCPUの処理データの演算、転送、格納及び命
令処理の分岐等の汎用命令の実行を制御する汎用命令用
マイクロプログラムＡと、I/Oのデータ処理を扱う専用
命令の実行を制御する専用命令用マイクロプログラムＢ
とが、夫々アドレス0000H〜03FFH及び0400H〜05FFHに格
納されている。
が内蔵するCPUの処理データの演算、転送、格納及び命
令処理の分岐等の汎用命令の実行を制御する汎用命令用
マイクロプログラムＡと、I/Oのデータ処理を扱う専用
命令の実行を制御する専用命令用マイクロプログラムＢ
とが、夫々アドレス0000H〜03FFH及び0400H〜05FFHに格
納されている。
［発明が解決しようとする課題］ しかしながら、上述した従来のエミュレータは、汎用
命令用マイクロプログラムと専用命令用マイクロプログ
ラムとがひとつのマイクロROMに格納されているので、
上記格納された専用命令用マイクロプログラムに対応し
たI/Oを有するシングルチップ・マイクロコンピュータ
の機能しかエミュレーションすることができない。この
ため、シングルチップ・マイクロコンピュータの品種展
開に際し、前記I/Oと異なるI/Oを有するシングルチップ
・マイクロコンピュータの機能をエミュレーションする
場合、CPUエバチップを共通にし、I/Oエバチップのみを
I/Oの種類に応じて代えるという対応をとることができ
ず、各品種毎にCPUエバチップも新たに開発しなければ
ならないという問題点があった。
命令用マイクロプログラムと専用命令用マイクロプログ
ラムとがひとつのマイクロROMに格納されているので、
上記格納された専用命令用マイクロプログラムに対応し
たI/Oを有するシングルチップ・マイクロコンピュータ
の機能しかエミュレーションすることができない。この
ため、シングルチップ・マイクロコンピュータの品種展
開に際し、前記I/Oと異なるI/Oを有するシングルチップ
・マイクロコンピュータの機能をエミュレーションする
場合、CPUエバチップを共通にし、I/Oエバチップのみを
I/Oの種類に応じて代えるという対応をとることができ
ず、各品種毎にCPUエバチップも新たに開発しなければ
ならないという問題点があった。
本発明はかかる問題点に鑑みてなされたものであっ
て、CPUが共通でI/Oのみが異なる複数種類のシングルチ
ップ・マイクロコンピュータに対応可能なエミュレータ
を提供することを目的とする。
て、CPUが共通でI/Oのみが異なる複数種類のシングルチ
ップ・マイクロコンピュータに対応可能なエミュレータ
を提供することを目的とする。
［課題を解決するための手段］ 本願の第１の発明に係るエミュレータは、エミュレー
ションすべきシングルチップ・マイクロコンピュータの
中央処理装置の制御に関する汎用命令用マイクロプログ
ラム及び周辺制御装置の制御に関する専用命令用マイク
ロプログラムを記憶してなる第１の記憶手段と、前記周
辺制御装置とは異なる周辺制御装置の制御に関する専用
命令用マイクロプログラム情報を記憶してなる少なくと
も１つの第２の記憶手段と、外部から与えられる選択信
号に基づき前記第１の記憶手段から出力される専用命令
用マイクロプログラムと前記第２の記憶手段から出力さ
れる情報に基づく専用命令用マイクロプログラムとのい
ずれか一方を選択して実行する手段とを具備したことを
特徴とする。
ションすべきシングルチップ・マイクロコンピュータの
中央処理装置の制御に関する汎用命令用マイクロプログ
ラム及び周辺制御装置の制御に関する専用命令用マイク
ロプログラムを記憶してなる第１の記憶手段と、前記周
辺制御装置とは異なる周辺制御装置の制御に関する専用
命令用マイクロプログラム情報を記憶してなる少なくと
も１つの第２の記憶手段と、外部から与えられる選択信
号に基づき前記第１の記憶手段から出力される専用命令
用マイクロプログラムと前記第２の記憶手段から出力さ
れる情報に基づく専用命令用マイクロプログラムとのい
ずれか一方を選択して実行する手段とを具備したことを
特徴とする。
また、本願の第２の発明に係るエミュレータは、エミ
ュレーションすべきシングルチップ・マイクロコンピュ
ータの中央処理装置の制御に関する汎用命令用マイクロ
プログラム及び周辺制御装置の制御に関する専用命令用
マイクロプログラムを記憶してなる記憶手段と、前記周
辺制御装置とは異なる周辺制御装置の制御に関する専用
命令用マイクロプログラム情報を外部から入力する入力
手段と、外部から与えられる選択信号に基づき前記入力
手段を介して入力される情報に基づく専用命令用マイク
ロプログラムと前記記憶手段から出力される専用命令用
マイクロプログラムとのいずれか一方を選択して実行す
る手段とを具備したことを特徴とする。
ュレーションすべきシングルチップ・マイクロコンピュ
ータの中央処理装置の制御に関する汎用命令用マイクロ
プログラム及び周辺制御装置の制御に関する専用命令用
マイクロプログラムを記憶してなる記憶手段と、前記周
辺制御装置とは異なる周辺制御装置の制御に関する専用
命令用マイクロプログラム情報を外部から入力する入力
手段と、外部から与えられる選択信号に基づき前記入力
手段を介して入力される情報に基づく専用命令用マイク
ロプログラムと前記記憶手段から出力される専用命令用
マイクロプログラムとのいずれか一方を選択して実行す
る手段とを具備したことを特徴とする。
なお、ここで前記第２の記憶手段又は外部から供給さ
れる専用命令用マイクロプログラム情報とは、専用命令
用マイクロプログラムそれ自体のみならず、他の専用命
令用マイクロプログラムとの間の論理演算によって前記
専用命令用マイクロプログラムを合成することができる
情報も含む。
れる専用命令用マイクロプログラム情報とは、専用命令
用マイクロプログラムそれ自体のみならず、他の専用命
令用マイクロプログラムとの間の論理演算によって前記
専用命令用マイクロプログラムを合成することができる
情報も含む。
［作用］ 本願の第１の発明によれば、第１の記憶手段に、特定
の種類のシングルチップ・マイクロコンピュータのI/O
を制御する専用命令用マイクロプログラムが記憶され、
第２の記憶手段に、上記シングルチップ・マイクロコン
ピュータとは異なるI/Oを有する別種類のシングルチッ
プ・マイクロコンピュータに対応した専用命令用マイク
ロプログラム又はそれを規定する情報が記憶されてい
る。そして、外部からの選択信号によって、前記第１の
記憶手段からの専用命令用マイクロプログラムと、前記
第２の記憶手段から出力される専用命令用マイクロプロ
グラム又は第２の記憶手段から出力される情報によって
合成された専用命令用マイクロプログラムとが切換えら
れて実行される。
の種類のシングルチップ・マイクロコンピュータのI/O
を制御する専用命令用マイクロプログラムが記憶され、
第２の記憶手段に、上記シングルチップ・マイクロコン
ピュータとは異なるI/Oを有する別種類のシングルチッ
プ・マイクロコンピュータに対応した専用命令用マイク
ロプログラム又はそれを規定する情報が記憶されてい
る。そして、外部からの選択信号によって、前記第１の
記憶手段からの専用命令用マイクロプログラムと、前記
第２の記憶手段から出力される専用命令用マイクロプロ
グラム又は第２の記憶手段から出力される情報によって
合成された専用命令用マイクロプログラムとが切換えら
れて実行される。
また、本願の第２の発明によれば、第２の記憶手段の
代わりに外部メモリ等から専用命令用マイクロプログラ
ム又はそれを生成する情報が供給され、記憶手段に格納
された専用命令用マイクロプログラムと切換えられて実
行される。
代わりに外部メモリ等から専用命令用マイクロプログラ
ム又はそれを生成する情報が供給され、記憶手段に格納
された専用命令用マイクロプログラムと切換えられて実
行される。
従って、本発明によれば、選択信号による選択で、前
記特定のシングルチップ・マイクロコンピュータのみな
らず、これとはI/Oが異なっているシングルチップ・マ
イクロコンピュータの機能をもエミュレーションするこ
とができる。このため、シングルチップ・マイクロコン
ピュータの品種展開に際しても、提供されるCPUエバチ
ップは１種類で足りることになり、エバチップ開発のた
めのコストを低減することができる。
記特定のシングルチップ・マイクロコンピュータのみな
らず、これとはI/Oが異なっているシングルチップ・マ
イクロコンピュータの機能をもエミュレーションするこ
とができる。このため、シングルチップ・マイクロコン
ピュータの品種展開に際しても、提供されるCPUエバチ
ップは１種類で足りることになり、エバチップ開発のた
めのコストを低減することができる。
［実施例］ 以下、添付の図面を参照しながら本発明の実施例につ
いて説明する。
いて説明する。
第１図は、本発明の第１の実施例に係るCPUエバチッ
プの構成を示すブロック図である。なお、第１図におい
て、第８図に示した従来の回路と同一物には同一符号を
付し、重複する部分の説明は省略する。
プの構成を示すブロック図である。なお、第１図におい
て、第８図に示した従来の回路と同一物には同一符号を
付し、重複する部分の説明は省略する。
このCPUエバチップには、２つのマイクロROM1,21が設
けられている。マイクロROM1は、第２図（ａ）に示すよ
うに、アドレス0000H〜03FFHに、内蔵CPUの処理データ
の演算、転送、格納及び命令処理の分岐等の汎用命令の
実行を制御する1024ステップの汎用命令用マイクロプロ
グラムＡを格納すると共に、アドレス0400H〜05FFHに、
特定のシングルチップ・マイクロコンピュータのI/Oの
データ処理を扱う専用命令の実行を制御する512ステッ
プの専用命令用マイクロプログラムＢ1を格納してなる
ものである。また、マイクロROM21は、第２図（ｂ）に
示すように、他のシングルチップ・マイクロコンピュー
タのI/Oのデータ処理を扱う専用命令の実行を制御する5
12ステップの専用命令用マイクロプログラムＢ2を、ア
ドレス0400H〜05FFHに格納してなるものである。
けられている。マイクロROM1は、第２図（ａ）に示すよ
うに、アドレス0000H〜03FFHに、内蔵CPUの処理データ
の演算、転送、格納及び命令処理の分岐等の汎用命令の
実行を制御する1024ステップの汎用命令用マイクロプロ
グラムＡを格納すると共に、アドレス0400H〜05FFHに、
特定のシングルチップ・マイクロコンピュータのI/Oの
データ処理を扱う専用命令の実行を制御する512ステッ
プの専用命令用マイクロプログラムＢ1を格納してなる
ものである。また、マイクロROM21は、第２図（ｂ）に
示すように、他のシングルチップ・マイクロコンピュー
タのI/Oのデータ処理を扱う専用命令の実行を制御する5
12ステップの専用命令用マイクロプログラムＢ2を、ア
ドレス0400H〜05FFHに格納してなるものである。
これらのマイクロROM1,21に夫々対応させて、アドレ
スデコーダ6,22が設けられている。アドレスデコーダ6,
22は、マイクロシーケンスユニット５から供給されるア
ドレスを夫々デコードして、マイクロROM1,21に格納さ
れているマイクロコードを選択する。
スデコーダ6,22が設けられている。アドレスデコーダ6,
22は、マイクロシーケンスユニット５から供給されるア
ドレスを夫々デコードして、マイクロROM1,21に格納さ
れているマイクロコードを選択する。
一方、このエバチップには、専用命令用マイクロプロ
グラムを切換えるための選択端子23が設けられている。
選択端子23から入力された選択信号ＳSは、入力バッフ
ァ24を介してアドレスデコーダ22に供給され、更にイン
バータ25を介してアドレスデコーダ６に供給されてい
る。
グラムを切換えるための選択端子23が設けられている。
選択端子23から入力された選択信号ＳSは、入力バッフ
ァ24を介してアドレスデコーダ22に供給され、更にイン
バータ25を介してアドレスデコーダ６に供給されてい
る。
マイクロROM1,21から夫々供給されるマイクロコードM
C1,MC2は、制御信号発生回路26に入力されている。ま
た、制御信号発生回路26には、入力バッファ24を介して
入力された選択信号ＳSも入力されている。
C1,MC2は、制御信号発生回路26に入力されている。ま
た、制御信号発生回路26には、入力バッファ24を介して
入力された選択信号ＳSも入力されている。
この制御信号発生回路26は、例えば第３図に示すよう
に構成されている。即ち、マイクロROM1,21から夫々出
力されるマイクロコードMC1,MC2は、夫々ANDゲート31,3
2に入力されている。ANDゲート31の出力は、選択信号Ｓ
Sをインバータ33で反転させた信号によって選択され、A
NDゲート32の出力は、選択信号ＳSによって選択され
る。選択されたマイクロコードは、ORゲート34を介して
デコーダ35に供給される。デコーダ35は、入力されたマ
イクロコードをデコードして各種制御信号ＳC1,SC2，
…,SCnを生成し、これらの制御信号をエバチップに内蔵
された命令フェッチ制御回路11、バス制御回路12、演算
制御回路13及びI/O・メモリ制御回路14等に供給する。
に構成されている。即ち、マイクロROM1,21から夫々出
力されるマイクロコードMC1,MC2は、夫々ANDゲート31,3
2に入力されている。ANDゲート31の出力は、選択信号Ｓ
Sをインバータ33で反転させた信号によって選択され、A
NDゲート32の出力は、選択信号ＳSによって選択され
る。選択されたマイクロコードは、ORゲート34を介して
デコーダ35に供給される。デコーダ35は、入力されたマ
イクロコードをデコードして各種制御信号ＳC1,SC2，
…,SCnを生成し、これらの制御信号をエバチップに内蔵
された命令フェッチ制御回路11、バス制御回路12、演算
制御回路13及びI/O・メモリ制御回路14等に供給する。
次に、このように構成された本実施例に係るCPUエバ
チップの動作について説明する。
チップの動作について説明する。
入力端子２から入力される命令コードが汎用命令であ
る場合には、マイクロシーケンスユニット５から、アド
レス0000H〜03FFHの何れかが出力されるので、アドレス
デコーダ６によって汎用命令用マイクロプログラムＡの
マイクロコードが選択され、これらのコードが制御信号
発生回路26に与えられる。これにより、制御信号発生回
路26からは、汎用命令の実行に基づく各種制御信号ＳC1
〜ＳCnが出力される。
る場合には、マイクロシーケンスユニット５から、アド
レス0000H〜03FFHの何れかが出力されるので、アドレス
デコーダ６によって汎用命令用マイクロプログラムＡの
マイクロコードが選択され、これらのコードが制御信号
発生回路26に与えられる。これにより、制御信号発生回
路26からは、汎用命令の実行に基づく各種制御信号ＳC1
〜ＳCnが出力される。
次に、入力端子２から入力される命令コードが専用命
令である場合について説明する。
令である場合について説明する。
選択端子23から入力される選択信号ＳSをＬレベルに
すると、アドレスデコーダ６から選択され、マイクロRO
M1のアドレス0400H〜05FFHから専用命令用マイクロプロ
グラムＢ1のマイクロコードMC1が選択され、これらのコ
ードが制御信号発生回路26に与えられる。制御信号発生
回路26では、選択信号ＳSがＬレベルであることから、A
NDゲート31からのマイクロコードMC1が選択されてデコ
ーダ35に入力される。これにより、制御信号発生回路26
からは、特定のI/Oに関する専用命令の実行に基づく各
種制御信号Ｓ1〜Ｓnが出力される。
すると、アドレスデコーダ６から選択され、マイクロRO
M1のアドレス0400H〜05FFHから専用命令用マイクロプロ
グラムＢ1のマイクロコードMC1が選択され、これらのコ
ードが制御信号発生回路26に与えられる。制御信号発生
回路26では、選択信号ＳSがＬレベルであることから、A
NDゲート31からのマイクロコードMC1が選択されてデコ
ーダ35に入力される。これにより、制御信号発生回路26
からは、特定のI/Oに関する専用命令の実行に基づく各
種制御信号Ｓ1〜Ｓnが出力される。
一方、選択端子23から入力される選択信号ＳSをＨレ
ベルにすると、アドレスデコーダ22が選択され、マイク
ロROM21のアドレス0400H〜05FFHから専用命令用マイク
ロプログラムＢ2のマイクロコードMC2が選択され、これ
らのコードが制御信号発生回路26に与えられる。制御信
号発生回路26では、選択信号ＳSがＨレベルであること
から、ANDゲート32からのマイクロコードMC2が選択され
てデコーダ35に入力される。これにより、制御信号発生
回路26からは、上記特定のI/Oとは異なるI/Oに関する専
用命令の実行に基づく各種制御信号Ｓ1〜Ｓnが出力され
る。
ベルにすると、アドレスデコーダ22が選択され、マイク
ロROM21のアドレス0400H〜05FFHから専用命令用マイク
ロプログラムＢ2のマイクロコードMC2が選択され、これ
らのコードが制御信号発生回路26に与えられる。制御信
号発生回路26では、選択信号ＳSがＨレベルであること
から、ANDゲート32からのマイクロコードMC2が選択され
てデコーダ35に入力される。これにより、制御信号発生
回路26からは、上記特定のI/Oとは異なるI/Oに関する専
用命令の実行に基づく各種制御信号Ｓ1〜Ｓnが出力され
る。
このように、本実施例のCPUエバチップによれば、選
択端子23のレベルを制御することにより、専用命令に関
し、同じ命令コードを入力しても、２つのマイクロROM
1,21に夫々格納された別々のマイクロプログラムを実行
させることができる。
択端子23のレベルを制御することにより、専用命令に関
し、同じ命令コードを入力しても、２つのマイクロROM
1,21に夫々格納された別々のマイクロプログラムを実行
させることができる。
第４図は、本発明の第２の実施例に係るCPUエバチッ
プの構成を示すブロック図である。なお、第４図におい
て、第１図及び第８図に示した回路と同一物には同一符
号を付し、重複する部分の説明は省略する。
プの構成を示すブロック図である。なお、第４図におい
て、第１図及び第８図に示した回路と同一物には同一符
号を付し、重複する部分の説明は省略する。
この実施例では、別の専用命令用マイクロプログラム
を格納する第２の記憶手段としてPROM（プログラマブル
・ROM）41を使用している。このため、このエバチップ
には、PROM41にプログラムを書き込むための書込制御回
路42が設けられている。この書込制御回路42には、書込
制御端子43とデータ入力端子44とが接続されている。更
に、この回路にはアドレス入力端子45が設けられてお
り、このアドレス入力端子45を介して入力されるアドレ
スがアドレスデコーダ22に与えられる。
を格納する第２の記憶手段としてPROM（プログラマブル
・ROM）41を使用している。このため、このエバチップ
には、PROM41にプログラムを書き込むための書込制御回
路42が設けられている。この書込制御回路42には、書込
制御端子43とデータ入力端子44とが接続されている。更
に、この回路にはアドレス入力端子45が設けられてお
り、このアドレス入力端子45を介して入力されるアドレ
スがアドレスデコーダ22に与えられる。
この実施例では、選択端子23をＨレベル、書込制御端
子43を書込状態にし、アドレス入力端子45から専用命令
用マイクロプログラムの格納領域のアドレス0400H〜05F
FHを順次供給しながら、データ入力端子44からマイクロ
プログラムを書き込んでいくことにより、マイクロROM1
とPROM41とに夫々別々の専用命令用マイクロプログラム
が格納され、同一の命令コードの入力で、異なるI/O用
の専用命令を実行させることができる。
子43を書込状態にし、アドレス入力端子45から専用命令
用マイクロプログラムの格納領域のアドレス0400H〜05F
FHを順次供給しながら、データ入力端子44からマイクロ
プログラムを書き込んでいくことにより、マイクロROM1
とPROM41とに夫々別々の専用命令用マイクロプログラム
が格納され、同一の命令コードの入力で、異なるI/O用
の専用命令を実行させることができる。
第５図は、本発明の第３の実施例に係るCPUエバチッ
プの構成を示すブロック図である。この実施例は、第４
図のPROM41の代わりに、RAM（ランダム・アクセス・メ
モリ）51を使用した例で、先の実施例と同様に、予めRA
M51にマイクロROM1の内容と異なる専用命令用マイクロ
プログラムを書き込むことにより、同一の命令コードの
入力で、異なるI/O用の専用命令を実行させることがで
きる。
プの構成を示すブロック図である。この実施例は、第４
図のPROM41の代わりに、RAM（ランダム・アクセス・メ
モリ）51を使用した例で、先の実施例と同様に、予めRA
M51にマイクロROM1の内容と異なる専用命令用マイクロ
プログラムを書き込むことにより、同一の命令コードの
入力で、異なるI/O用の専用命令を実行させることがで
きる。
これらの第２及び第３の実施例によれば、第２の専用
命令用マイクロプログラムの書込が容易であることか
ら、シングルチップ・マイクロコンピュータの品種展開
に更に柔軟に対処することができる。
命令用マイクロプログラムの書込が容易であることか
ら、シングルチップ・マイクロコンピュータの品種展開
に更に柔軟に対処することができる。
第６図は、本発明の第４の実施例に係るCPUエバチッ
プの構成を示すブロック図である。この実施例は、チッ
プの内部に第２の記憶手段を設ける代わりに、外部メモ
リ61から別の専用命令用マイクロプログラムを入力する
ようにした例である。
プの構成を示すブロック図である。この実施例は、チッ
プの内部に第２の記憶手段を設ける代わりに、外部メモ
リ61から別の専用命令用マイクロプログラムを入力する
ようにした例である。
マイクロシーケンスユニット５から出力されるアドレ
スは、出力バッファ62を介してアドレス出力端子63から
外部メモリ61に与えられる。外部メモリ61には、そのア
ドレス0400H〜05FFHに、マイクロROM1に格納されたもの
とは異なる専用命令用マイクロプログラムが格納されて
いる。そして、この外部メモリ61から読み出されたマイ
クロコードがデータ入力端子64を介して制御信号発生回
路26に与えられるようになっている。
スは、出力バッファ62を介してアドレス出力端子63から
外部メモリ61に与えられる。外部メモリ61には、そのア
ドレス0400H〜05FFHに、マイクロROM1に格納されたもの
とは異なる専用命令用マイクロプログラムが格納されて
いる。そして、この外部メモリ61から読み出されたマイ
クロコードがデータ入力端子64を介して制御信号発生回
路26に与えられるようになっている。
この実施例によれば、マイクロシーケンスユニット５
によって指定されたアドレスに従って、外部メモリ61か
ら読み出された専用命令用マイクロプログラムと、マイ
クロROM1から読み出された専用命令用マイクロプログラ
ムとを、選択信号ＳSで選択して使用することにより、
同一の命令コードの入力で、異なるI/O用の専用命令を
実行させることができる。
によって指定されたアドレスに従って、外部メモリ61か
ら読み出された専用命令用マイクロプログラムと、マイ
クロROM1から読み出された専用命令用マイクロプログラ
ムとを、選択信号ＳSで選択して使用することにより、
同一の命令コードの入力で、異なるI/O用の専用命令を
実行させることができる。
なお、以上の各実施例では、マイクロROM1とは別個の
他の専用命令用マイクロプログラムをROM,PROM、RAM及
び外部メモリ等に格納しておいたが、上記専用命令用マ
イクロプログラムを規定する他の情報を記憶しておくよ
うにしても良い。
他の専用命令用マイクロプログラムをROM,PROM、RAM及
び外部メモリ等に格納しておいたが、上記専用命令用マ
イクロプログラムを規定する他の情報を記憶しておくよ
うにしても良い。
第７図は、マイクロROM1とは別のメモリに格納された
情報ＤIと、マイクロROM1からの専用命令用のマイクロ
コードMC1とを論理合成することにより、異なる専用命
令用のマイクロコードMC2を発生させるようにしたもの
であり、制御信号発生回路の構成を示している。この回
路が第３図の回路と異なる点は、ANDゲート32の前段
に、排他的論理和ゲート71を設け、マイクロコードMC1
と情報ＤIとの排他的論理和結果をマイクロコードＭ2と
してANDゲート32に供給するようにした点である。
情報ＤIと、マイクロROM1からの専用命令用のマイクロ
コードMC1とを論理合成することにより、異なる専用命
令用のマイクロコードMC2を発生させるようにしたもの
であり、制御信号発生回路の構成を示している。この回
路が第３図の回路と異なる点は、ANDゲート32の前段
に、排他的論理和ゲート71を設け、マイクロコードMC1
と情報ＤIとの排他的論理和結果をマイクロコードＭ2と
してANDゲート32に供給するようにした点である。
この実施例によれば、２種類の専用命令用マイクロプ
ログラムの一部しか異ならない場合、その部分に対応す
るアドレスにのみデータを書き込んでおけば良いという
利点がある。
ログラムの一部しか異ならない場合、その部分に対応す
るアドレスにのみデータを書き込んでおけば良いという
利点がある。
［発明の効果］ 以上述べたように、本発明によれば、同一の命令コー
ドに対して実行される複数種類の専用命令用マイクロプ
ログラムを、選択信号によって選択的に実行させること
ができるので、CPUが共通でI/Oが異なっている複数種類
ののシングルチップ・マイクロコンピュータのエミュレ
ーションを共通のCPUエバチップを使用して実行するこ
とができる。このため、シングルチップ・マイクロコン
ピュータの品種展開に際しても、提供されるCPUエバチ
ップは１種類で足り、エバチップ開発のためのコストを
低減することができる。
ドに対して実行される複数種類の専用命令用マイクロプ
ログラムを、選択信号によって選択的に実行させること
ができるので、CPUが共通でI/Oが異なっている複数種類
ののシングルチップ・マイクロコンピュータのエミュレ
ーションを共通のCPUエバチップを使用して実行するこ
とができる。このため、シングルチップ・マイクロコン
ピュータの品種展開に際しても、提供されるCPUエバチ
ップは１種類で足り、エバチップ開発のためのコストを
低減することができる。
第１図は本発明の第１の実施例に係るCPUエバチップの
ブロック図、第２図は同チップにおけるマイクロROMの
メモリマップ図、第３図は同チップにおける制御信号発
生回路のブロック図、第４図は本発明の第２の実施例に
係るCPUエバチップのブロック図、第５図は本発明の第
３の実施例に係るCPUエバチップのブロック図、第６図
は本発明の第４の実施例に係るCPUエバチップのブロッ
ク図、第７図は本発明の第５の実施例に係る制御信号発
生回路のブロック図、第８図は従来のCPUエバチップの
ブロック図、第９図は同チップにおけるマイクロROMの
メモリマップ図である。 1,21;マイクロROM、2;入力端子、3,24;入力バッファ、
4;インストラクションレジスタ、5;マイクロシーケンス
ユニット、6,22;アドレスデコーダ、7,26;制御信号発生
回路、11;命令フェッチ制御回路、12;バス制御回路、1
3;演算制御回路、14;I/O・メモリ制御回路、23;選択端
子、25,33;インバータ、31,32;ANDゲート、34;ORゲー
ト、35;デコーダ、41;PROM、42;書込制御回路、43;書込
制御端子、44,64;データ入力端子、45;アドレス入力端
子、51;RAM、61;外部メモリ、62;出力バッファ、63;ア
ドレス出力端子、71;排他的論理和ゲート
ブロック図、第２図は同チップにおけるマイクロROMの
メモリマップ図、第３図は同チップにおける制御信号発
生回路のブロック図、第４図は本発明の第２の実施例に
係るCPUエバチップのブロック図、第５図は本発明の第
３の実施例に係るCPUエバチップのブロック図、第６図
は本発明の第４の実施例に係るCPUエバチップのブロッ
ク図、第７図は本発明の第５の実施例に係る制御信号発
生回路のブロック図、第８図は従来のCPUエバチップの
ブロック図、第９図は同チップにおけるマイクロROMの
メモリマップ図である。 1,21;マイクロROM、2;入力端子、3,24;入力バッファ、
4;インストラクションレジスタ、5;マイクロシーケンス
ユニット、6,22;アドレスデコーダ、7,26;制御信号発生
回路、11;命令フェッチ制御回路、12;バス制御回路、1
3;演算制御回路、14;I/O・メモリ制御回路、23;選択端
子、25,33;インバータ、31,32;ANDゲート、34;ORゲー
ト、35;デコーダ、41;PROM、42;書込制御回路、43;書込
制御端子、44,64;データ入力端子、45;アドレス入力端
子、51;RAM、61;外部メモリ、62;出力バッファ、63;ア
ドレス出力端子、71;排他的論理和ゲート
Claims (2)
- 【請求項１】エミュレーションすべきシングルチップ・
マイクロコンピュータの中央処理装置の制御に関する汎
用命令用マイクロプログラム及び周辺制御装置の制御に
関する専用命令用マイクロプログラムを記憶してなる第
１の記憶手段と、前記周辺制御装置とは異なる周辺制御
装置の制御に関する専用命令用マイクロプログラム情報
を記憶してなる少なくとも１つの第２の記憶手段と、外
部から与えられる選択信号に基づき前記第１の記憶手段
から出力される専用命令用マイクロプログラムと前記第
２の記憶手段から出力される情報に基づく専用命令用マ
イクロプログラムとのいずれか一方を選択して実行する
手段とを具備したことを特徴とするエミュレータ。 - 【請求項２】エミュレーションすべきシングルチップ・
マイクロコンピュータの中央処理装置の制御に関する汎
用命令用マイクロプログラム及び周辺制御装置の制御に
関する専用命令用マイクロプログラムを記憶してなる記
憶手段と、前記周辺制御装置とは異なる周辺制御装置の
制御に関する専用命令用マイクロプログラム情報を外部
から入力する入力手段と、外部から与えられる選択信号
に基づき前記記憶手段から出力される専用命令用マイク
ロプログラムと前記入力手段を介して入力される情報に
基づく専用命令用マイクロプログラムとのいずれか一方
を選択して実行する手段とを具備したことを特徴とする
エミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2048473A JP2731618B2 (ja) | 1990-02-28 | 1990-02-28 | エミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2048473A JP2731618B2 (ja) | 1990-02-28 | 1990-02-28 | エミュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03250337A JPH03250337A (ja) | 1991-11-08 |
| JP2731618B2 true JP2731618B2 (ja) | 1998-03-25 |
Family
ID=12804354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2048473A Expired - Lifetime JP2731618B2 (ja) | 1990-02-28 | 1990-02-28 | エミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2731618B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8938605B2 (en) * | 2010-03-05 | 2015-01-20 | International Business Machines Corporation | Instruction cracking based on machine state |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134350A (ja) * | 1983-12-22 | 1985-07-17 | Nec Corp | シングルチツプマイクロコンピユ−タ |
| JPH0727471B2 (ja) * | 1985-08-01 | 1995-03-29 | 日本電気株式会社 | マイクロコンピュータ開発装置 |
| JPH0256025A (ja) * | 1988-12-22 | 1990-02-26 | Seiko Epson Corp | １チップマイクロコンピュータ |
-
1990
- 1990-02-28 JP JP2048473A patent/JP2731618B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03250337A (ja) | 1991-11-08 |
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