JPS619728A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデータ処理装置の制御装置に関し、特にその制
御装置をマイクロプログラム制御方式を用いて実現する
場合におけるマイクロプログラム制御装置に関するもの
である。

従来例の構成とその問題点 近年、データ処理装置の制御部の構成においては、要請
される多くの機能に、柔軟に対応できる制御手段として
、その構成において広くマイクロプログラム方式が、採
用されている。

特に、半導体技術の進歩により、制御装置の大部分は、
Ｌｓｉ　　化されつつあシ、そのＬｓｉ　化において、
今後の半導体技術の進展に対し、柔軟に対応できる制御
手段として、マイクロプログラム方式が、採用されてい
る。

以下に従来のマイクロプログラム制御装置について説明
する。

第１図は従来のマイクロプログラム制御装置の構成を示
すものであり、１は制御記憶アドレスレジスタ、２は制
御記憶、３はマイクロ命令レジスタ、４は命令デコーダ
、５はインクリメンタ、６はマイクロスタンク、７は分
岐条件指定レジスタ、８はセレクタである。

またＡは、マイクロプログラムの最初の起動アドレスバ
ス、Ｂはマイクロ命令の分岐命令においてマイクロ命令
レジスタ３よシ送出される分岐アドレスバス、Ｃはマイ
クロ命令がシーケンシャルに実行される時のネクストア
ドレスバス、Ｄはマイクロプログラムのサブルーチンあ
るいは、割込処理プログラムの終了時点において用いる
スタック・リターン命令におけるスタックリターンアド
レスバスであり、各々がセレクタ８に入力されある時点
において、１つのみが選択されて、制御記憶アドレスレ
ジスタ１に格納される。

Ｅは制御記憶アドレスバスである。

Ｆは制御記憶２より読み出されたマイクロ命令バスであ
る。

Ｇはマイクロ命令のエミツト命令において、データを送
出するためのエミツトデータバスである。

Ｈはマイクロ命令の演算命令が対象とするリソースが、
接続される内部バスであり、このバスの下に、分岐条件
指定レジスタ７も接続される。

次に、ａはデコータ４より出力される分岐およびスター
ツク制御に係る制御線であり、ｂはマイクロ命令を識別
するための信号線でありデコーダ４に入力される。ｄは
分岐条件レジスタ７より出力される状態信号である。

以上のように構成された従来のマイクロプログラム制御
装置について以下その動作について説明する。

制御記憶に格納されたマイクロプログラムの実行は、制
御記憶アドレスレジスタ１の内容により制御される。

制御記憶アドレスレジスタ１には次の４っ１　初起動ア
ドレスバスＡ ２、分岐アドレスバスＢ ３、ネクストアドレスバスＣ ４スタック拳リターンアドレスバスＤ のバス上のアドレス情報のどれか１つが、デコーダ４よ
り出力される制御信号ａにより、セレクタ８によシ選択
されて、マシンサイクルに同期して格納される。

初起動アドレスバスＡは、電源投入時、マイクロ割込み
時において、分岐アドレスバスＢは、マイクロ命令の分
岐命令が実行される時において、また、ネクストアドレ
スバスＣは、マイクロ命令が順々に実行される時におい
て、スタック拳リターンアドレスバスＤは、マイクロ命
令ノサブルーチンや、割込み処理ルーチンの終了におけ
るリターン命令が実行される時において各々選択され、
多様な構造をもつマイクロプログラムが記述できるもの
となっている。

しかしながら上記のような構成では、順序制御のための
制御記憶アドレスレジスタ１に格納するアドレス情報が
、各々独立のアドレスバスにあるため、制御記憶２の容
量を増加する場合、大幅なハードウェアの増加となるこ
と、またＬｓｉ　　化においては、配線面積が増加する
こと、またマイクロプログラム制御装置、自体のハード
ウェア量が大きいことなどの問題点を有していた。

発明の目的 本発明は上記従来の問題点を解消するもので、マイクロ
プログラムの順序制御における制御記憶アドレスレジス
タへのアドレス情報経路の無駄をなくすことによりバー
ドウェアを大幅に削減した小型なマイクロプログラム制
御装置を提供することを目的とする。

発明の構成 本発明は、制御記憶アドレスレジスタと、このアドレス
レジスタの出力をアドレスとする制御記憶と、この制御
記憶の出方を保持するマイクロ命令レジスタと、このマ
イクロ命令をデコードとするデコーダと、上記制御記憶
アドレスレジスタの出力を入力として１加算する加算器
と、この加算器の出力を、入力とするＦ　Ｉ　−Ｌ　Ｏ
（Ｆｉｒｓｔ　ｌＮＬａ５ｔ　ＯＵＴ　）構成のスタッ
クメモリと、マイクロ命令の分岐条件で指定される分岐
判定の状態を保持するレジスタと、マイクロ命令の演算
操作の対象となるリソースが接続される内部バスと、こ
の内部バス情報と、上記スタックメモリの出力情報と、
マイクロ命令の初起動アドレス情報を、上記デコーダの
出力信号により選択し、上記制御記憶アドレスレジスタ
に送出するセレクタと、上記スタックメモリに対する上
記デコーダから送出されるスタック制御信号と、上記分
岐条件で指定されるレジスタよシ出力され上記デコーダ
に入力される状態表示信号および、上記マイクロ命令レ
ジスタより上記内部バスに即値データを送出するバスを
備えたマイクロプログラム制御装置であり、マイクロ命
令の分岐命令の実行において、内部バス、ドレスレジス
タに送り込むことによｐマイクロプログラム制御装置の
７・−ドウエア量を大幅に削減することのできるもので
ある。

実施例の説明 第２図は本発明の一実施例におけるマイクロプログラム
制御装置の構成図を示すものである０第２図において、
１は制御記憶アドレスレジスタ、２はマイクロプログラ
ムを格納する制御記憶、３はマイクロ命令を保持するマ
イクロ命令レジスタ、４はマイクロ命令をデコードする
デコーダ、６はインクリメンタ、９はスタックメモリ、
７はマイクロ命令の分岐条件で指定されるレジスタ、８
はセレクタである。

またＡはマイクロプログラムの最初の起動アドレス、Ｋ
はスタックメモリ９の出力バス、Ｅは制御記憶アドレス
バス、■はインクリメンタ６の出力バス、Ｆは制御記憶
アドレスバスより読み出されたマイクロ命令バス、Ｇは
マイクロ命令のエミツト命令、あるいはマイクロ命令の
即値データを分岐アドレスとする分岐命令において、デ
ータを送出するデータバス、Ｈはマイクロ命令の演算命
令が対象とするリソースが接続される内部バス、Ｌはこ
の内部バス上の分岐アドレスをセレクタ８に送出するデ
ータバスである。

次にａはデコーダ４よシ出力される分岐およびスタック
操作の制御信号線、ｂはマイクロ命令を識別するだめの
信号線でありデコーダ４に入力される。ｄは分岐条件で
指定されたレジスタ７の状態出力信号である。

また第３図は第２図のスタックメモリ９の内部構成の一
実施例を示すものである。

第３図において、０１はスタックメモリの読み出し、書
込みの位置を示すポインタ、０２は読み出し制御回路、
０３は書込制御回路である。ｏ４は第１のバッファレジ
スタ、０５は第２のバッフ７レジスタである。Ｑ６はス
タックポインタがゼロの時アクセスされるレジスタ、０
７はスタックポインタが１の時アクセスされるレジスタ
である。

１０．１１は各々のレジスタに対する読出しゲート、３
０．３１はそのゲート信号、９０．９１は各々のレジス
タに対する書込信号である。

２０は第１のバッファレジスタの読み出しゲート、４ｏ
はその読み出しゲート信号である。

６０はスタックメモリに対する読み出し信号、６ｏはス
タックポインタ０１に対する動作信号、７０はその時の
ポインタのアップ・ダウン動作指定信号、８０はスタッ
クメモリに対する書込信号であり、第１図のデコーダよ
シ出力される制御信号ａに対応する。

また１００は、第１図インクリメンタ５の出力バス■に
、１１ｏは同じくスタックメモリバスＫに対応する。

１０１．１０２は、第１．第２のバッフ７レジスタの出
力バス、１０４，１０５は、各々のレジスタの出力バス
である。１０６はスタックポインタの出力バスである。

以上のように構成された本実施例のマイクロプログラム
制御装置について以下その動作について説明する。

第４図、第５図、第６図は、第２図、第３図の実施例を
説明するだめのタイミングシーケンス図である。以下図
面を参照しながら説明する。

第４図は、本マイクロプログラム制御装置を動作させる
基本クロックを示したものであシ、φ１゜φ２の２相の
クロックをベースとして、この２回のくりかえしが、１
マシンサイクルを構成することを示している。（φ２は
バスのプリチャージとして用いる。） またＴ　Ａ　、　Ｔ　Ｂは、この２回のくりかえしの前
半のφ１．後半のφ１に対応しており、各々のレジスタ
間の転送は、ＴＡ、ＴＢを用いて行なわれる。

本実施例におけるマイクロ命令における分岐動作として
、 （１）分岐アドレスをマイクロ命令のフィールドに有す
る命令の実行 （２）分岐アドレスをスタックメモリよシ読み出し、か
つ戻りアドレスをスタックメモリに格納する命令の実行 の２つについて説明する。

まず（１）の分岐アドレスをマイクロ命令の一部に有す
る場合について、第６図のタイミングシーケンスについ
て説明する。

第６図の０番は、以下の０番の説明に対応する。

■　制御記憶１のｎ番地がアクセスされマイクロ命令レ
ジスタ３に格納される。

■　ｎ番地のマイクロ命令Ｉｎが実行されると同時に、
（ｎ＋１）番地のマイクロ命令がアクセスされる。

■　（ｎ＋１）番地の分岐命令において、分岐条件指定
レジスタ７の状態ＳＴｎ　に基いて分岐判定を行なわれ
る。

■　分岐アドレスｍがマイクロ命令レジスタ３よりバス
Ｇを介して内部バスＨに送出され、この情報をバスＬを
介してセレクタ８に入力され分岐制御信号ａを用いて、
制御記憶アドレスレジスタ１に格納する。

■　分岐先アドレスｍ番地がアクセスされ分岐先命令Ｉ
ｍがマイクロ命令レジスタ３に読み出される。

次に（２）の分岐アドレスをスタックメモリよシ読み出
し、かつ戻りアドレスをスタックメモリに格納する命令
の場合について、第６図のタイミングシーケンスに従っ
て説明する。

第６図の０番は、以下の０番の説明に対応する。

■　制御記憶１のｎ番地がアクセスされマイクロ命令Ｉ
ｎがマイクロ命令レジスタ３に格納される。

■　マイクロ命令Ｉｎの実行と同時に（ｎ＋１）番地の
マイクロ命令（分岐命令）が、アクセスされる。

■　制御記憶アドレスレジスタ１に１加算した戻りアド
レスが第３図、第１のバッフ７レジスタｏ４に格納され
る。

■　分岐条件指定レジスタの状態が評価され分岐アドレ
スｍが、スタックメモリ９より制御信号３０．３１によ
り、メモリバスＫに読み出されセレクタ８に入力され、
分岐制御信号ａにより、制御記憶アドレスレジスタ１に
格納される。

この時戻りアドレスが第３図第２のバッファレジスタｏ
６に格納される。

■　戻りアドレスの書込み信号８ｏを受けて書込レジス
タに対する書込信号９０を出力し第２のバッファレジス
タの内容を書込む、この時、同時に分岐先アドレスに対
する分岐先のマイクロ命令がマイクロ命令レジスタ３に
格納される。

以上のように本実施例によれば、マイクロ命令の分岐命
令の実行における分岐アドレス情報バスを専用のバスと
して設けることなく、マイクロ命令自身が制御、操作の
対象する内部バスを積極的に活用することにより直接分
岐命令が実現できる。

また、スタックメモリの内部のバッフ７レジスタを、ス
タックレジンタの一部として制御することによシ、リタ
ーン命令の実施におけるリターンアドレスバスを、マイ
クロプログラムが順々に実行される時の次のアドレス情
報バスとしても共用することができ、ハードウェアの削
減をはかることができる。

なお第２図、第３図の実施例の説明において、第４図の
基本タイミングは２相のクロックで構成するとしたが、
１マシンサイクルを構成するクロツクは、何相であって
もよいことは言うまでもないＯ 発明の効果 本発明の、マイクロプログラム制御装置は、制御装置の
大型化を招く、各々専用の分岐アドレスバス、　’Ｉ）
ターンアドレスバス、ネクストアドレスバスを設けるこ
となく、分岐アドレス情報は、）イ久ロー命令が制御、
操作の対象とする内部バスを積極的に用いることにより
分岐アドレスバスを不用し、またリターンアドレスバス
、ネタストアドレスバスはスタックメモリ内部のバッフ
ァレジスタをスタックレジスタの一部として制御するこ
とにより、リターンアドレス、ネクストアドレスバスを
共用化することができ、マイクロプログラム制御装置自
体のハードウェアを大幅に削減することができ、その実
用的効果は太きい。

【図面の簡単な説明】

第１図は従来のマイクロ、プログラム制御装置の構成図
、第２図は本発明の一実施例におけるマイクロプログラ
ム制御装置の構成図、第３図は同実施例におけるスタッ
クメモリの構成図、第４図。 第６図、第６図は第２図、第３図の実施例を説明するだ
めのタイミングシーケンス図である。 １・・・・・・制御記憶アドレスレジスタ、２・・・・
・・制御記憶、３・・・・・・マイクロ命令レジスタ、
４・・・・・・デコーダ、５・・・・・・インクリメン
タ、６・・・−・・マイクロスタック、７・・・・・・
条件指定レジスタ、８・・・・・・セレクタ、９・・・
・・・スタックメモリ、０１・・・・・・スタックメモ
リポインタ、ｏ２・・・・・・読み出し制御回路、０３
・・・・・・書込制御回路、ｏ４・・・・・・第１のバ
ッファレジスタ、０５・・・・・・第２のバッファレジ
スタ、ｏ６゜ｏ７・・・・・・レジスタ、１０．１１・
・・・・・読出しゲート、３０．３１・・・・・・ゲー
ト信号、９０．９１・・・・・・書込信号、２ｏ・・・
・・・読み出しゲート、４０・・・・・・ゲート信号、
５ｏ・・・・・・読み出し信号、６０・・・−・・動作
信号、７０・・・・・・動作指定信号、８ｏ・・・・・
・書込信号、１００・・・・・・出力バス、１１０・・
・・・・メモリ出力バス、１０１゜１０２・・・・・・
バッフ７レジスンの出力ハス、１０４゜１０５・・・・
・・出力バス、１０６・・・・・・スタックポインタの
出力バス、Ａ・・・・・・起動アドレスバス、Ｂ・・・
・・・分岐アドレスバス、Ｃ・・・・・・ネクストアド
レスノ＜ス、Ｄ・・・・・・リターンアドレスバス、Ｅ
・・・・・・制御記憶アドレスバス、Ｆ・・・・マイク
ロ命令ノくス、Ｇ・・・・・エミツトデータバス、Ｈ・
・・・・・内部バス、■・・・・・・インクリメンタ出
力バス、Ｋ・・・・・・スタックメモリ出力バス、Ｌ・
・・・・・データバス、ａ・・・・・・分岐◆スタック
制御信号、ｂ・・・・・・マイクロ命令認別信号線、ｄ
・・・・・・状態信号、φ１・・・・・・第１相クロツ
ク、φ２・・・・・ｆｆ、２相クロツク、　Ｔ　Ａ　、
　Ｔ　Ｂ・・・・・・マシンシステム・クロック。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 ＬＢＬＪＳ Ｃワ　　　　　　　　　　　　　　　　　　　　　　　
）ｓ　　　　　　　　　　　　　　　　　　　　　　ｏ
。 第４図 ψ２　　　　　　　　　　　　　　　　　　　　　　　
　　　　（バスプヮチャージベヒーーーーーーーーーー
ーー門 ！マシンプイグ２“し′

Claims (1)

【特許請求の範囲】
1. マイクロプログラムを格納する制御記憶と、この制御記
   憶をアドレスする情報を保持する制御記憶アドレスレジ
   スタと、上記制御記憶の読み出し情報であるマイクロ命
   令を保持するマイクロ命令レジスタと、上記制御記憶ア
   ドレスレジスタの出力を入力として１だけ加算したアド
   レスを出力する加算器を、この加算器の出力を入力とす
   るＦＩ−ＬＯ（Ｆｉｒｓ　ＩＮ−Ｌａｓｔ　ＯＵＴ）構
   成のスタックメモリとマイクロ命令の分岐条件で指定さ
   れる分岐判定の状態を保持するレジスタと、マイクロ命
   令の論理操作の対象とするリソースが接続される内部バ
   スと、このバスに対して上記マイクロ命令レジスタの内
   容が出力できる手段と、上記内部バスの情報あるいは、
   マイクロプログラムの初起動アドレス情報あるいは、上
   記スタックメモリの出力情報のみが入力され、その中の
   どれかを選択し、上記制御記憶アドレスレジスタに出力
   するセレクタと、上記マイクロ命令レジスタの内容をデ
   コードするデコーダと、このデコーダより上記セレクタ
   に対して送出される制御信号線と、さらに上記スタック
   メモリに対して送出力される制御信号線と、上記分岐判
   定の状態を保持するレジスタよりこのデコーダに入力さ
   れる状態信号線とを備えたことを特徴とするマイクロプ
   ログラム制御装置。