JPS619728A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPS619728A JPS619728A JP13139884A JP13139884A JPS619728A JP S619728 A JPS619728 A JP S619728A JP 13139884 A JP13139884 A JP 13139884A JP 13139884 A JP13139884 A JP 13139884A JP S619728 A JPS619728 A JP S619728A
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- Japan
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- register
- microinstruction
- branch
- bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデータ処理装置の制御装置に関し、特にその制
御装置をマイクロプログラム制御方式を用いて実現する
場合におけるマイクロプログラム制御装置に関するもの
である。
御装置をマイクロプログラム制御方式を用いて実現する
場合におけるマイクロプログラム制御装置に関するもの
である。
従来例の構成とその問題点
近年、データ処理装置の制御部の構成においては、要請
される多くの機能に、柔軟に対応できる制御手段として
、その構成において広くマイクロプログラム方式が、採
用されている。
される多くの機能に、柔軟に対応できる制御手段として
、その構成において広くマイクロプログラム方式が、採
用されている。
特に、半導体技術の進歩により、制御装置の大部分は、
Lsi 化されつつあシ、そのLsi 化において、
今後の半導体技術の進展に対し、柔軟に対応できる制御
手段として、マイクロプログラム方式が、採用されてい
る。
Lsi 化されつつあシ、そのLsi 化において、
今後の半導体技術の進展に対し、柔軟に対応できる制御
手段として、マイクロプログラム方式が、採用されてい
る。
以下に従来のマイクロプログラム制御装置について説明
する。
する。
第1図は従来のマイクロプログラム制御装置の構成を示
すものであり、1は制御記憶アドレスレジスタ、2は制
御記憶、3はマイクロ命令レジスタ、4は命令デコーダ
、5はインクリメンタ、6はマイクロスタンク、7は分
岐条件指定レジスタ、8はセレクタである。
すものであり、1は制御記憶アドレスレジスタ、2は制
御記憶、3はマイクロ命令レジスタ、4は命令デコーダ
、5はインクリメンタ、6はマイクロスタンク、7は分
岐条件指定レジスタ、8はセレクタである。
またAは、マイクロプログラムの最初の起動アドレスバ
ス、Bはマイクロ命令の分岐命令においてマイクロ命令
レジスタ3よシ送出される分岐アドレスバス、Cはマイ
クロ命令がシーケンシャルに実行される時のネクストア
ドレスバス、Dはマイクロプログラムのサブルーチンあ
るいは、割込処理プログラムの終了時点において用いる
スタック・リターン命令におけるスタックリターンアド
レスバスであり、各々がセレクタ8に入力されある時点
において、1つのみが選択されて、制御記憶アドレスレ
ジスタ1に格納される。
ス、Bはマイクロ命令の分岐命令においてマイクロ命令
レジスタ3よシ送出される分岐アドレスバス、Cはマイ
クロ命令がシーケンシャルに実行される時のネクストア
ドレスバス、Dはマイクロプログラムのサブルーチンあ
るいは、割込処理プログラムの終了時点において用いる
スタック・リターン命令におけるスタックリターンアド
レスバスであり、各々がセレクタ8に入力されある時点
において、1つのみが選択されて、制御記憶アドレスレ
ジスタ1に格納される。
Eは制御記憶アドレスバスである。
Fは制御記憶2より読み出されたマイクロ命令バスであ
る。
る。
Gはマイクロ命令のエミツト命令において、データを送
出するためのエミツトデータバスである。
出するためのエミツトデータバスである。
Hはマイクロ命令の演算命令が対象とするリソースが、
接続される内部バスであり、このバスの下に、分岐条件
指定レジスタ7も接続される。
接続される内部バスであり、このバスの下に、分岐条件
指定レジスタ7も接続される。
次に、aはデコータ4より出力される分岐およびスター
ツク制御に係る制御線であり、bはマイクロ命令を識別
するための信号線でありデコーダ4に入力される。dは
分岐条件レジスタ7より出力される状態信号である。
ツク制御に係る制御線であり、bはマイクロ命令を識別
するための信号線でありデコーダ4に入力される。dは
分岐条件レジスタ7より出力される状態信号である。
以上のように構成された従来のマイクロプログラム制御
装置について以下その動作について説明する。
装置について以下その動作について説明する。
制御記憶に格納されたマイクロプログラムの実行は、制
御記憶アドレスレジスタ1の内容により制御される。
御記憶アドレスレジスタ1の内容により制御される。
制御記憶アドレスレジスタ1には次の4っ1 初起動ア
ドレスバスA 2、分岐アドレスバスB 3、ネクストアドレスバスC 4スタック拳リターンアドレスバスD のバス上のアドレス情報のどれか1つが、デコーダ4よ
り出力される制御信号aにより、セレクタ8によシ選択
されて、マシンサイクルに同期して格納される。
ドレスバスA 2、分岐アドレスバスB 3、ネクストアドレスバスC 4スタック拳リターンアドレスバスD のバス上のアドレス情報のどれか1つが、デコーダ4よ
り出力される制御信号aにより、セレクタ8によシ選択
されて、マシンサイクルに同期して格納される。
初起動アドレスバスAは、電源投入時、マイクロ割込み
時において、分岐アドレスバスBは、マイクロ命令の分
岐命令が実行される時において、また、ネクストアドレ
スバスCは、マイクロ命令が順々に実行される時におい
て、スタック拳リターンアドレスバスDは、マイクロ命
令ノサブルーチンや、割込み処理ルーチンの終了におけ
るリターン命令が実行される時において各々選択され、
多様な構造をもつマイクロプログラムが記述できるもの
となっている。
時において、分岐アドレスバスBは、マイクロ命令の分
岐命令が実行される時において、また、ネクストアドレ
スバスCは、マイクロ命令が順々に実行される時におい
て、スタック拳リターンアドレスバスDは、マイクロ命
令ノサブルーチンや、割込み処理ルーチンの終了におけ
るリターン命令が実行される時において各々選択され、
多様な構造をもつマイクロプログラムが記述できるもの
となっている。
しかしながら上記のような構成では、順序制御のための
制御記憶アドレスレジスタ1に格納するアドレス情報が
、各々独立のアドレスバスにあるため、制御記憶2の容
量を増加する場合、大幅なハードウェアの増加となるこ
と、またLsi 化においては、配線面積が増加する
こと、またマイクロプログラム制御装置、自体のハード
ウェア量が大きいことなどの問題点を有していた。
制御記憶アドレスレジスタ1に格納するアドレス情報が
、各々独立のアドレスバスにあるため、制御記憶2の容
量を増加する場合、大幅なハードウェアの増加となるこ
と、またLsi 化においては、配線面積が増加する
こと、またマイクロプログラム制御装置、自体のハード
ウェア量が大きいことなどの問題点を有していた。
発明の目的
本発明は上記従来の問題点を解消するもので、マイクロ
プログラムの順序制御における制御記憶アドレスレジス
タへのアドレス情報経路の無駄をなくすことによりバー
ドウェアを大幅に削減した小型なマイクロプログラム制
御装置を提供することを目的とする。
プログラムの順序制御における制御記憶アドレスレジス
タへのアドレス情報経路の無駄をなくすことによりバー
ドウェアを大幅に削減した小型なマイクロプログラム制
御装置を提供することを目的とする。
発明の構成
本発明は、制御記憶アドレスレジスタと、このアドレス
レジスタの出力をアドレスとする制御記憶と、この制御
記憶の出方を保持するマイクロ命令レジスタと、このマ
イクロ命令をデコードとするデコーダと、上記制御記憶
アドレスレジスタの出力を入力として1加算する加算器
と、この加算器の出力を、入力とするF I −L O
(First lNLa5t OUT )構成のスタッ
クメモリと、マイクロ命令の分岐条件で指定される分岐
判定の状態を保持するレジスタと、マイクロ命令の演算
操作の対象となるリソースが接続される内部バスと、こ
の内部バス情報と、上記スタックメモリの出力情報と、
マイクロ命令の初起動アドレス情報を、上記デコーダの
出力信号により選択し、上記制御記憶アドレスレジスタ
に送出するセレクタと、上記スタックメモリに対する上
記デコーダから送出されるスタック制御信号と、上記分
岐条件で指定されるレジスタよシ出力され上記デコーダ
に入力される状態表示信号および、上記マイクロ命令レ
ジスタより上記内部バスに即値データを送出するバスを
備えたマイクロプログラム制御装置であり、マイクロ命
令の分岐命令の実行において、内部バス、ドレスレジス
タに送り込むことによpマイクロプログラム制御装置の
7・−ドウエア量を大幅に削減することのできるもので
ある。
レジスタの出力をアドレスとする制御記憶と、この制御
記憶の出方を保持するマイクロ命令レジスタと、このマ
イクロ命令をデコードとするデコーダと、上記制御記憶
アドレスレジスタの出力を入力として1加算する加算器
と、この加算器の出力を、入力とするF I −L O
(First lNLa5t OUT )構成のスタッ
クメモリと、マイクロ命令の分岐条件で指定される分岐
判定の状態を保持するレジスタと、マイクロ命令の演算
操作の対象となるリソースが接続される内部バスと、こ
の内部バス情報と、上記スタックメモリの出力情報と、
マイクロ命令の初起動アドレス情報を、上記デコーダの
出力信号により選択し、上記制御記憶アドレスレジスタ
に送出するセレクタと、上記スタックメモリに対する上
記デコーダから送出されるスタック制御信号と、上記分
岐条件で指定されるレジスタよシ出力され上記デコーダ
に入力される状態表示信号および、上記マイクロ命令レ
ジスタより上記内部バスに即値データを送出するバスを
備えたマイクロプログラム制御装置であり、マイクロ命
令の分岐命令の実行において、内部バス、ドレスレジス
タに送り込むことによpマイクロプログラム制御装置の
7・−ドウエア量を大幅に削減することのできるもので
ある。
実施例の説明
第2図は本発明の一実施例におけるマイクロプログラム
制御装置の構成図を示すものである0第2図において、
1は制御記憶アドレスレジスタ、2はマイクロプログラ
ムを格納する制御記憶、3はマイクロ命令を保持するマ
イクロ命令レジスタ、4はマイクロ命令をデコードする
デコーダ、6はインクリメンタ、9はスタックメモリ、
7はマイクロ命令の分岐条件で指定されるレジスタ、8
はセレクタである。
制御装置の構成図を示すものである0第2図において、
1は制御記憶アドレスレジスタ、2はマイクロプログラ
ムを格納する制御記憶、3はマイクロ命令を保持するマ
イクロ命令レジスタ、4はマイクロ命令をデコードする
デコーダ、6はインクリメンタ、9はスタックメモリ、
7はマイクロ命令の分岐条件で指定されるレジスタ、8
はセレクタである。
またAはマイクロプログラムの最初の起動アドレス、K
はスタックメモリ9の出力バス、Eは制御記憶アドレス
バス、■はインクリメンタ6の出力バス、Fは制御記憶
アドレスバスより読み出されたマイクロ命令バス、Gは
マイクロ命令のエミツト命令、あるいはマイクロ命令の
即値データを分岐アドレスとする分岐命令において、デ
ータを送出するデータバス、Hはマイクロ命令の演算命
令が対象とするリソースが接続される内部バス、Lはこ
の内部バス上の分岐アドレスをセレクタ8に送出するデ
ータバスである。
はスタックメモリ9の出力バス、Eは制御記憶アドレス
バス、■はインクリメンタ6の出力バス、Fは制御記憶
アドレスバスより読み出されたマイクロ命令バス、Gは
マイクロ命令のエミツト命令、あるいはマイクロ命令の
即値データを分岐アドレスとする分岐命令において、デ
ータを送出するデータバス、Hはマイクロ命令の演算命
令が対象とするリソースが接続される内部バス、Lはこ
の内部バス上の分岐アドレスをセレクタ8に送出するデ
ータバスである。
次にaはデコーダ4よシ出力される分岐およびスタック
操作の制御信号線、bはマイクロ命令を識別するだめの
信号線でありデコーダ4に入力される。dは分岐条件で
指定されたレジスタ7の状態出力信号である。
操作の制御信号線、bはマイクロ命令を識別するだめの
信号線でありデコーダ4に入力される。dは分岐条件で
指定されたレジスタ7の状態出力信号である。
また第3図は第2図のスタックメモリ9の内部構成の一
実施例を示すものである。
実施例を示すものである。
第3図において、01はスタックメモリの読み出し、書
込みの位置を示すポインタ、02は読み出し制御回路、
03は書込制御回路である。o4は第1のバッファレジ
スタ、05は第2のバッフ7レジスタである。Q6はス
タックポインタがゼロの時アクセスされるレジスタ、0
7はスタックポインタが1の時アクセスされるレジスタ
である。
込みの位置を示すポインタ、02は読み出し制御回路、
03は書込制御回路である。o4は第1のバッファレジ
スタ、05は第2のバッフ7レジスタである。Q6はス
タックポインタがゼロの時アクセスされるレジスタ、0
7はスタックポインタが1の時アクセスされるレジスタ
である。
10.11は各々のレジスタに対する読出しゲート、3
0.31はそのゲート信号、90.91は各々のレジス
タに対する書込信号である。
0.31はそのゲート信号、90.91は各々のレジス
タに対する書込信号である。
20は第1のバッファレジスタの読み出しゲート、4o
はその読み出しゲート信号である。
はその読み出しゲート信号である。
60はスタックメモリに対する読み出し信号、6oはス
タックポインタ01に対する動作信号、70はその時の
ポインタのアップ・ダウン動作指定信号、80はスタッ
クメモリに対する書込信号であり、第1図のデコーダよ
シ出力される制御信号aに対応する。
タックポインタ01に対する動作信号、70はその時の
ポインタのアップ・ダウン動作指定信号、80はスタッ
クメモリに対する書込信号であり、第1図のデコーダよ
シ出力される制御信号aに対応する。
また100は、第1図インクリメンタ5の出力バス■に
、11oは同じくスタックメモリバスKに対応する。
、11oは同じくスタックメモリバスKに対応する。
101.102は、第1.第2のバッフ7レジスタの出
力バス、104,105は、各々のレジスタの出力バス
である。106はスタックポインタの出力バスである。
力バス、104,105は、各々のレジスタの出力バス
である。106はスタックポインタの出力バスである。
以上のように構成された本実施例のマイクロプログラム
制御装置について以下その動作について説明する。
制御装置について以下その動作について説明する。
第4図、第5図、第6図は、第2図、第3図の実施例を
説明するだめのタイミングシーケンス図である。以下図
面を参照しながら説明する。
説明するだめのタイミングシーケンス図である。以下図
面を参照しながら説明する。
第4図は、本マイクロプログラム制御装置を動作させる
基本クロックを示したものであシ、φ1゜φ2の2相の
クロックをベースとして、この2回のくりかえしが、1
マシンサイクルを構成することを示している。(φ2は
バスのプリチャージとして用いる。) またT A 、 T Bは、この2回のくりかえしの前
半のφ1.後半のφ1に対応しており、各々のレジスタ
間の転送は、TA、TBを用いて行なわれる。
基本クロックを示したものであシ、φ1゜φ2の2相の
クロックをベースとして、この2回のくりかえしが、1
マシンサイクルを構成することを示している。(φ2は
バスのプリチャージとして用いる。) またT A 、 T Bは、この2回のくりかえしの前
半のφ1.後半のφ1に対応しており、各々のレジスタ
間の転送は、TA、TBを用いて行なわれる。
本実施例におけるマイクロ命令における分岐動作として
、 (1)分岐アドレスをマイクロ命令のフィールドに有す
る命令の実行 (2)分岐アドレスをスタックメモリよシ読み出し、か
つ戻りアドレスをスタックメモリに格納する命令の実行 の2つについて説明する。
、 (1)分岐アドレスをマイクロ命令のフィールドに有す
る命令の実行 (2)分岐アドレスをスタックメモリよシ読み出し、か
つ戻りアドレスをスタックメモリに格納する命令の実行 の2つについて説明する。
まず(1)の分岐アドレスをマイクロ命令の一部に有す
る場合について、第6図のタイミングシーケンスについ
て説明する。
る場合について、第6図のタイミングシーケンスについ
て説明する。
第6図の0番は、以下の0番の説明に対応する。
■ 制御記憶1のn番地がアクセスされマイクロ命令レ
ジスタ3に格納される。
ジスタ3に格納される。
■ n番地のマイクロ命令Inが実行されると同時に、
(n+1)番地のマイクロ命令がアクセスされる。
(n+1)番地のマイクロ命令がアクセスされる。
■ (n+1)番地の分岐命令において、分岐条件指定
レジスタ7の状態STn に基いて分岐判定を行なわれ
る。
レジスタ7の状態STn に基いて分岐判定を行なわれ
る。
■ 分岐アドレスmがマイクロ命令レジスタ3よりバス
Gを介して内部バスHに送出され、この情報をバスLを
介してセレクタ8に入力され分岐制御信号aを用いて、
制御記憶アドレスレジスタ1に格納する。
Gを介して内部バスHに送出され、この情報をバスLを
介してセレクタ8に入力され分岐制御信号aを用いて、
制御記憶アドレスレジスタ1に格納する。
■ 分岐先アドレスm番地がアクセスされ分岐先命令I
mがマイクロ命令レジスタ3に読み出される。
mがマイクロ命令レジスタ3に読み出される。
次に(2)の分岐アドレスをスタックメモリよシ読み出
し、かつ戻りアドレスをスタックメモリに格納する命令
の場合について、第6図のタイミングシーケンスに従っ
て説明する。
し、かつ戻りアドレスをスタックメモリに格納する命令
の場合について、第6図のタイミングシーケンスに従っ
て説明する。
第6図の0番は、以下の0番の説明に対応する。
■ 制御記憶1のn番地がアクセスされマイクロ命令I
nがマイクロ命令レジスタ3に格納される。
nがマイクロ命令レジスタ3に格納される。
■ マイクロ命令Inの実行と同時に(n+1)番地の
マイクロ命令(分岐命令)が、アクセスされる。
マイクロ命令(分岐命令)が、アクセスされる。
■ 制御記憶アドレスレジスタ1に1加算した戻りアド
レスが第3図、第1のバッフ7レジスタo4に格納され
る。
レスが第3図、第1のバッフ7レジスタo4に格納され
る。
■ 分岐条件指定レジスタの状態が評価され分岐アドレ
スmが、スタックメモリ9より制御信号30.31によ
り、メモリバスKに読み出されセレクタ8に入力され、
分岐制御信号aにより、制御記憶アドレスレジスタ1に
格納される。
スmが、スタックメモリ9より制御信号30.31によ
り、メモリバスKに読み出されセレクタ8に入力され、
分岐制御信号aにより、制御記憶アドレスレジスタ1に
格納される。
この時戻りアドレスが第3図第2のバッファレジスタo
6に格納される。
6に格納される。
■ 戻りアドレスの書込み信号8oを受けて書込レジス
タに対する書込信号90を出力し第2のバッファレジス
タの内容を書込む、この時、同時に分岐先アドレスに対
する分岐先のマイクロ命令がマイクロ命令レジスタ3に
格納される。
タに対する書込信号90を出力し第2のバッファレジス
タの内容を書込む、この時、同時に分岐先アドレスに対
する分岐先のマイクロ命令がマイクロ命令レジスタ3に
格納される。
以上のように本実施例によれば、マイクロ命令の分岐命
令の実行における分岐アドレス情報バスを専用のバスと
して設けることなく、マイクロ命令自身が制御、操作の
対象する内部バスを積極的に活用することにより直接分
岐命令が実現できる。
令の実行における分岐アドレス情報バスを専用のバスと
して設けることなく、マイクロ命令自身が制御、操作の
対象する内部バスを積極的に活用することにより直接分
岐命令が実現できる。
また、スタックメモリの内部のバッフ7レジスタを、ス
タックレジンタの一部として制御することによシ、リタ
ーン命令の実施におけるリターンアドレスバスを、マイ
クロプログラムが順々に実行される時の次のアドレス情
報バスとしても共用することができ、ハードウェアの削
減をはかることができる。
タックレジンタの一部として制御することによシ、リタ
ーン命令の実施におけるリターンアドレスバスを、マイ
クロプログラムが順々に実行される時の次のアドレス情
報バスとしても共用することができ、ハードウェアの削
減をはかることができる。
なお第2図、第3図の実施例の説明において、第4図の
基本タイミングは2相のクロックで構成するとしたが、
1マシンサイクルを構成するクロツクは、何相であって
もよいことは言うまでもないO 発明の効果 本発明の、マイクロプログラム制御装置は、制御装置の
大型化を招く、各々専用の分岐アドレスバス、 ’I)
ターンアドレスバス、ネクストアドレスバスを設けるこ
となく、分岐アドレス情報は、)イ久ロー命令が制御、
操作の対象とする内部バスを積極的に用いることにより
分岐アドレスバスを不用し、またリターンアドレスバス
、ネタストアドレスバスはスタックメモリ内部のバッフ
ァレジスタをスタックレジスタの一部として制御するこ
とにより、リターンアドレス、ネクストアドレスバスを
共用化することができ、マイクロプログラム制御装置自
体のハードウェアを大幅に削減することができ、その実
用的効果は太きい。
基本タイミングは2相のクロックで構成するとしたが、
1マシンサイクルを構成するクロツクは、何相であって
もよいことは言うまでもないO 発明の効果 本発明の、マイクロプログラム制御装置は、制御装置の
大型化を招く、各々専用の分岐アドレスバス、 ’I)
ターンアドレスバス、ネクストアドレスバスを設けるこ
となく、分岐アドレス情報は、)イ久ロー命令が制御、
操作の対象とする内部バスを積極的に用いることにより
分岐アドレスバスを不用し、またリターンアドレスバス
、ネタストアドレスバスはスタックメモリ内部のバッフ
ァレジスタをスタックレジスタの一部として制御するこ
とにより、リターンアドレス、ネクストアドレスバスを
共用化することができ、マイクロプログラム制御装置自
体のハードウェアを大幅に削減することができ、その実
用的効果は太きい。
第1図は従来のマイクロ、プログラム制御装置の構成図
、第2図は本発明の一実施例におけるマイクロプログラ
ム制御装置の構成図、第3図は同実施例におけるスタッ
クメモリの構成図、第4図。 第6図、第6図は第2図、第3図の実施例を説明するだ
めのタイミングシーケンス図である。 1・・・・・・制御記憶アドレスレジスタ、2・・・・
・・制御記憶、3・・・・・・マイクロ命令レジスタ、
4・・・・・・デコーダ、5・・・・・・インクリメン
タ、6・・・−・・マイクロスタック、7・・・・・・
条件指定レジスタ、8・・・・・・セレクタ、9・・・
・・・スタックメモリ、01・・・・・・スタックメモ
リポインタ、o2・・・・・・読み出し制御回路、03
・・・・・・書込制御回路、o4・・・・・・第1のバ
ッファレジスタ、05・・・・・・第2のバッファレジ
スタ、o6゜o7・・・・・・レジスタ、10.11・
・・・・・読出しゲート、30.31・・・・・・ゲー
ト信号、90.91・・・・・・書込信号、2o・・・
・・・読み出しゲート、40・・・・・・ゲート信号、
5o・・・・・・読み出し信号、60・・・−・・動作
信号、70・・・・・・動作指定信号、8o・・・・・
・書込信号、100・・・・・・出力バス、110・・
・・・・メモリ出力バス、101゜102・・・・・・
バッフ7レジスンの出力ハス、104゜105・・・・
・・出力バス、106・・・・・・スタックポインタの
出力バス、A・・・・・・起動アドレスバス、B・・・
・・・分岐アドレスバス、C・・・・・・ネクストアド
レスノ<ス、D・・・・・・リターンアドレスバス、E
・・・・・・制御記憶アドレスバス、F・・・・マイク
ロ命令ノくス、G・・・・・エミツトデータバス、H・
・・・・・内部バス、■・・・・・・インクリメンタ出
力バス、K・・・・・・スタックメモリ出力バス、L・
・・・・・データバス、a・・・・・・分岐◆スタック
制御信号、b・・・・・・マイクロ命令認別信号線、d
・・・・・・状態信号、φ1・・・・・・第1相クロツ
ク、φ2・・・・・ff、2相クロツク、 T A 、
T B・・・・・・マシンシステム・クロック。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 第2図 LBLJS Cワ
)s o
。 第4図 ψ2
(バスプヮチャージベヒーーーーーーーーーー
ーー門 !マシンプイグ2“し′
、第2図は本発明の一実施例におけるマイクロプログラ
ム制御装置の構成図、第3図は同実施例におけるスタッ
クメモリの構成図、第4図。 第6図、第6図は第2図、第3図の実施例を説明するだ
めのタイミングシーケンス図である。 1・・・・・・制御記憶アドレスレジスタ、2・・・・
・・制御記憶、3・・・・・・マイクロ命令レジスタ、
4・・・・・・デコーダ、5・・・・・・インクリメン
タ、6・・・−・・マイクロスタック、7・・・・・・
条件指定レジスタ、8・・・・・・セレクタ、9・・・
・・・スタックメモリ、01・・・・・・スタックメモ
リポインタ、o2・・・・・・読み出し制御回路、03
・・・・・・書込制御回路、o4・・・・・・第1のバ
ッファレジスタ、05・・・・・・第2のバッファレジ
スタ、o6゜o7・・・・・・レジスタ、10.11・
・・・・・読出しゲート、30.31・・・・・・ゲー
ト信号、90.91・・・・・・書込信号、2o・・・
・・・読み出しゲート、40・・・・・・ゲート信号、
5o・・・・・・読み出し信号、60・・・−・・動作
信号、70・・・・・・動作指定信号、8o・・・・・
・書込信号、100・・・・・・出力バス、110・・
・・・・メモリ出力バス、101゜102・・・・・・
バッフ7レジスンの出力ハス、104゜105・・・・
・・出力バス、106・・・・・・スタックポインタの
出力バス、A・・・・・・起動アドレスバス、B・・・
・・・分岐アドレスバス、C・・・・・・ネクストアド
レスノ<ス、D・・・・・・リターンアドレスバス、E
・・・・・・制御記憶アドレスバス、F・・・・マイク
ロ命令ノくス、G・・・・・エミツトデータバス、H・
・・・・・内部バス、■・・・・・・インクリメンタ出
力バス、K・・・・・・スタックメモリ出力バス、L・
・・・・・データバス、a・・・・・・分岐◆スタック
制御信号、b・・・・・・マイクロ命令認別信号線、d
・・・・・・状態信号、φ1・・・・・・第1相クロツ
ク、φ2・・・・・ff、2相クロツク、 T A 、
T B・・・・・・マシンシステム・クロック。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 第2図 LBLJS Cワ
)s o
。 第4図 ψ2
(バスプヮチャージベヒーーーーーーーーーー
ーー門 !マシンプイグ2“し′
Claims (1)
- マイクロプログラムを格納する制御記憶と、この制御記
憶をアドレスする情報を保持する制御記憶アドレスレジ
スタと、上記制御記憶の読み出し情報であるマイクロ命
令を保持するマイクロ命令レジスタと、上記制御記憶ア
ドレスレジスタの出力を入力として1だけ加算したアド
レスを出力する加算器を、この加算器の出力を入力とす
るFI−LO(Firs IN−Last OUT)構
成のスタックメモリとマイクロ命令の分岐条件で指定さ
れる分岐判定の状態を保持するレジスタと、マイクロ命
令の論理操作の対象とするリソースが接続される内部バ
スと、このバスに対して上記マイクロ命令レジスタの内
容が出力できる手段と、上記内部バスの情報あるいは、
マイクロプログラムの初起動アドレス情報あるいは、上
記スタックメモリの出力情報のみが入力され、その中の
どれかを選択し、上記制御記憶アドレスレジスタに出力
するセレクタと、上記マイクロ命令レジスタの内容をデ
コードするデコーダと、このデコーダより上記セレクタ
に対して送出される制御信号線と、さらに上記スタック
メモリに対して送出力される制御信号線と、上記分岐判
定の状態を保持するレジスタよりこのデコーダに入力さ
れる状態信号線とを備えたことを特徴とするマイクロプ
ログラム制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13139884A JPS619728A (ja) | 1984-06-26 | 1984-06-26 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13139884A JPS619728A (ja) | 1984-06-26 | 1984-06-26 | マイクロプログラム制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS619728A true JPS619728A (ja) | 1986-01-17 |
Family
ID=15057039
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13139884A Pending JPS619728A (ja) | 1984-06-26 | 1984-06-26 | マイクロプログラム制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS619728A (ja) |
-
1984
- 1984-06-26 JP JP13139884A patent/JPS619728A/ja active Pending
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