JPH02155035A - マイクロ命令制御装置 - Google Patents
マイクロ命令制御装置Info
- Publication number
- JPH02155035A JPH02155035A JP30945788A JP30945788A JPH02155035A JP H02155035 A JPH02155035 A JP H02155035A JP 30945788 A JP30945788 A JP 30945788A JP 30945788 A JP30945788 A JP 30945788A JP H02155035 A JPH02155035 A JP H02155035A
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- Japan
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- output
- register
- control device
- microinstruction
- Prior art date
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- Granted
Links
- 230000004913 activation Effects 0.000 claims description 22
- 230000003213 activating effect Effects 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 6
- 125000002084 dioxo-lambda(5)-bromanyloxy group Chemical group *OBr(=O)=O 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、独立な複数の外部バスを単一のマイクロ命令
制御機構を制御する装置に関するもので、特に複数の外
部バスに同一の処理を行う場合に好適なマイクロ命令制
御装置に関するものである。
制御機構を制御する装置に関するもので、特に複数の外
部バスに同一の処理を行う場合に好適なマイクロ命令制
御装置に関するものである。
従来の技術
独立な複数の外部バスを単一のマイクロプログラム制御
機構で制御する装置に間して直接記載された文献はない
が、従来の外部バスを制御するマイクロ命令制御装置と
しては、例えば、ナショナル テクニカル レポート
(National TechnicaReport)
、Vol、29、p、116(1983)に示されてい
る。
機構で制御する装置に間して直接記載された文献はない
が、従来の外部バスを制御するマイクロ命令制御装置と
しては、例えば、ナショナル テクニカル レポート
(National TechnicaReport)
、Vol、29、p、116(1983)に示されてい
る。
第3図はこの従来のマイクロ命令制御装置のブロック図
を示すものであり、1は入出力命令を含む複数のマイク
ロ命令を格納する制御記憶部、2は制御記憶部1に格納
されたマイクロ命令のうちの1語を選択するアドレスレ
ジスタ、3は選択されたマイクロ命令を格納するデータ
レジスタ、4はデータレジスタ3に格納されたマイクロ
命令に従って制御信号を発生するデコーダ、5は外部バ
ス6に対して入出力を制御するバス制W装置(以下BT
Cと称す)、7はバス制御装置に対する起動信号である
。
を示すものであり、1は入出力命令を含む複数のマイク
ロ命令を格納する制御記憶部、2は制御記憶部1に格納
されたマイクロ命令のうちの1語を選択するアドレスレ
ジスタ、3は選択されたマイクロ命令を格納するデータ
レジスタ、4はデータレジスタ3に格納されたマイクロ
命令に従って制御信号を発生するデコーダ、5は外部バ
ス6に対して入出力を制御するバス制W装置(以下BT
Cと称す)、7はバス制御装置に対する起動信号である
。
以上のように構成された従来のマイクロ命令制御装置に
おいては、制御記憶部lからの入出力命令がデータレジ
スタ3に格納されるとデコーダ4はBrO3に対して信
号7を発生する。BrO3は信号7が入力されると外部
バス6に対して制御を行う。
おいては、制御記憶部lからの入出力命令がデータレジ
スタ3に格納されるとデコーダ4はBrO3に対して信
号7を発生する。BrO3は信号7が入力されると外部
バス6に対して制御を行う。
発明が解決しようとする課題
しかしながら上記のような構成では、独立な複数の外部
バスを制御する場合、デコーダ4からの信号とバス制御
8B置が直結されているので、外部バスの種類だけの異
なった入出力用マイクロ命令を用意しなければならずマ
イクロ命令の1語の語長が長くなってしまうことと、外
部バス毎の入出力用のマイクロプログラムは異なったも
のが必要で制御記憶部の1が増大するという問題点を有
していた。
バスを制御する場合、デコーダ4からの信号とバス制御
8B置が直結されているので、外部バスの種類だけの異
なった入出力用マイクロ命令を用意しなければならずマ
イクロ命令の1語の語長が長くなってしまうことと、外
部バス毎の入出力用のマイクロプログラムは異なったも
のが必要で制御記憶部の1が増大するという問題点を有
していた。
本発明はかかる従来技術の課題に鑑み、マイクロプログ
ラムの共有化することにより、複数の外部バスの入出力
制御に、少ないハードウェア量で対応できるマイクロ命
令制御装置を提供することを目的とする。
ラムの共有化することにより、複数の外部バスの入出力
制御に、少ないハードウェア量で対応できるマイクロ命
令制御装置を提供することを目的とする。
課題を解決するための手段
本発明は、各々独立なN (N:整数)組の外部バスと
、各外部バスの入出力を制御するN個のバス制御装置と
、入出力命令を含む複数のマイクロ命令を格納する制御
記憶部と、前記制御記憶部からの出力を格納するデータ
レジスタと、前記データレジスタに格納されたマイクロ
命令を解読し入出力命令の場合前記N個のバス制御装置
に起動信号を発生するデコーダと、前記起動信号は前記
N個のバス制御装置のいずれに対する起動信号であるの
かを示すモードレジスタを備えたマイクロ命令制御装置
である。
、各外部バスの入出力を制御するN個のバス制御装置と
、入出力命令を含む複数のマイクロ命令を格納する制御
記憶部と、前記制御記憶部からの出力を格納するデータ
レジスタと、前記データレジスタに格納されたマイクロ
命令を解読し入出力命令の場合前記N個のバス制御装置
に起動信号を発生するデコーダと、前記起動信号は前記
N個のバス制御装置のいずれに対する起動信号であるの
かを示すモードレジスタを備えたマイクロ命令制御装置
である。
作用
本発明は前記した構成により、入出力命令の実行がNM
iの外部バスのいずれに対するものであるのかをモード
レジスタのイ1αによって示しているので、いずれの外
部バスに対する入出力動作も同じマイクロ命令を使用す
ることができマイクロプログラムの共有化が図れるので
制御記憶部が節約できる。
iの外部バスのいずれに対するものであるのかをモード
レジスタのイ1αによって示しているので、いずれの外
部バスに対する入出力動作も同じマイクロ命令を使用す
ることができマイクロプログラムの共有化が図れるので
制御記憶部が節約できる。
実施例
以下に、本発明の実施例を図面に基づいて説明する。
第1図は本発明の第1の実施例におけるマイクロ命令側
W装置のブロック図を示すものである。
W装置のブロック図を示すものである。
第1図において、11は複数のマイクロ命令を格納する
制御記憶部、12は制御記憶部11に格納されたマイク
ロ命令のうちの1語を選択するアドレスレジスタ、13
は選択されたマイクロ命令を格納するデータレジスタ、
14はデータレジスタ13に格納されたマイクロ命令に
従・って制御信号を発生するデコーダ、15は第1の外
部バス16に対して入出力を制御する第1のバス制御装
置(以下第1のBTCと称す)、17はデータレジスタ
13に格納された命令が入出力命令の時に発生される起
動信号、18は第2の外部バス19に対して入出力を制
御する第2のバス制御装置(以下第2のBTCと称す)
、20はモードレジスタ、21はモードレジスタ20へ
のデータ線、22はモードレジスタへの格納信号、23
.24は第1のBTClBに対する第1の起動信号25
、第2のBTClBに対する第2の起動信号26を各々
発生するANDゲートである。
制御記憶部、12は制御記憶部11に格納されたマイク
ロ命令のうちの1語を選択するアドレスレジスタ、13
は選択されたマイクロ命令を格納するデータレジスタ、
14はデータレジスタ13に格納されたマイクロ命令に
従・って制御信号を発生するデコーダ、15は第1の外
部バス16に対して入出力を制御する第1のバス制御装
置(以下第1のBTCと称す)、17はデータレジスタ
13に格納された命令が入出力命令の時に発生される起
動信号、18は第2の外部バス19に対して入出力を制
御する第2のバス制御装置(以下第2のBTCと称す)
、20はモードレジスタ、21はモードレジスタ20へ
のデータ線、22はモードレジスタへの格納信号、23
.24は第1のBTClBに対する第1の起動信号25
、第2のBTClBに対する第2の起動信号26を各々
発生するANDゲートである。
以上のように構成された本実施例のマイクロ命令制御装
置について、以下その動作を説明する。
置について、以下その動作を説明する。
デコーダ14は、モードレジスタ20へのデータ設定命
令がデータレジスタ13に格納されると、モードレジス
タ20に格納信号22を発生しデータ線21を介して所
望の値を設定する。入出力命令がデータレジスタ13に
格納された場合、デコーダ14はBTCに対する起動信
号17を発生する。ゲート23は前記モードレジスタの
状態が論理”l”のときで、起動信号17が活性化され
た時第1のBTClBに対して起動信号25を発生する
。ゲート24は前記モードレジスタの状態が論理”0°
′のときで、起動信号17が活性化された時第1のBT
ClBに対して起動信号26を発生する。
令がデータレジスタ13に格納されると、モードレジス
タ20に格納信号22を発生しデータ線21を介して所
望の値を設定する。入出力命令がデータレジスタ13に
格納された場合、デコーダ14はBTCに対する起動信
号17を発生する。ゲート23は前記モードレジスタの
状態が論理”l”のときで、起動信号17が活性化され
た時第1のBTClBに対して起動信号25を発生する
。ゲート24は前記モードレジスタの状態が論理”0°
′のときで、起動信号17が活性化された時第1のBT
ClBに対して起動信号26を発生する。
以上のように本実施例によれば、どちらの外部バスを使
用するかを示すモードレジスタを設けることにより、2
つの外部バスに対する入出力動作を単一のマイクロ命令
で制御できる。また、マイクロ命令の中にモードレジス
タへの格納命令を設けることで少ないハードウェア量で
モードレジスタの設定が行える。
用するかを示すモードレジスタを設けることにより、2
つの外部バスに対する入出力動作を単一のマイクロ命令
で制御できる。また、マイクロ命令の中にモードレジス
タへの格納命令を設けることで少ないハードウェア量で
モードレジスタの設定が行える。
第2図は本発明の第2の実施例におけるマイクロ命令制
御装置のブロック図である。同図において、11は複数
のマイクロ命令を格納する制御記憶部、12は制御記憶
部11に格納されたマイクロ命令のうちの1語を選択す
るアドレスレジスタ、13は選択されたマイクロ命令を
格納するデータレジスタ、15は第1の外部バス16に
対して入出力を制御する第1のBTC118は第2の外
部バス19に対して入出力を制御する第2のBTC。
御装置のブロック図である。同図において、11は複数
のマイクロ命令を格納する制御記憶部、12は制御記憶
部11に格納されたマイクロ命令のうちの1語を選択す
るアドレスレジスタ、13は選択されたマイクロ命令を
格納するデータレジスタ、15は第1の外部バス16に
対して入出力を制御する第1のBTC118は第2の外
部バス19に対して入出力を制御する第2のBTC。
20はモードレジスタ、21はモードレジスタ20への
データ線、22はモードレジスタへの格納信号、23.
24はANDゲートで、以上は第1図の構成と同様なも
のである。第1図の構成と異なるのは、27は第1の入
出力命令の時に信号28を発生し、第2の入出力命令の
時に信号29を発生し、第3の入出力命令の時に信号1
7を発生するデコーダである点と、ANDゲート23の
出力と信号28の論理和をとることで第1のBTClB
に対する起動信号25を発生するORゲート30と、A
NDゲート24の出力と信号29の論理和をとることで
第2のBTClBに対する起動信号26を発生するOR
ゲート31を設けたた点と、第2のBTClBは起動さ
れた時にマイクロ命令の実行を待機させる信号32を発
生する点である。
データ線、22はモードレジスタへの格納信号、23.
24はANDゲートで、以上は第1図の構成と同様なも
のである。第1図の構成と異なるのは、27は第1の入
出力命令の時に信号28を発生し、第2の入出力命令の
時に信号29を発生し、第3の入出力命令の時に信号1
7を発生するデコーダである点と、ANDゲート23の
出力と信号28の論理和をとることで第1のBTClB
に対する起動信号25を発生するORゲート30と、A
NDゲート24の出力と信号29の論理和をとることで
第2のBTClBに対する起動信号26を発生するOR
ゲート31を設けたた点と、第2のBTClBは起動さ
れた時にマイクロ命令の実行を待機させる信号32を発
生する点である。
前記のように構成された第2の実施例のマイクロ命令制
御装置について、以下その動作を説明する。
御装置について、以下その動作を説明する。
第1の入出力命令がデータレジスタ13に格納されると
デコーダ27は信号28を発生し、ORゲート30を介
して第1のBTClBに起動信号25を4え外部バス1
6との入出力動作を実行する。第2の入出力命令がデー
タレジスタ13に格納されるとデコーダ27は信号29
を発生し、ORアゲ−31を介して第2のBTClBに
起動信号26を与え外部バス19どの入出力動作を実行
する。第3の入出力命令がデータレジスタ13に格納さ
れるとデコーダ27は信号17を発生し、前記モードレ
ジスタの状態が論理uluの時は第1のBTClBに対
して起動信号25を発生し、前記モードレジスタの状態
が論理”0”の時は第2のBTClBに対して起動信号
26を発生する。
デコーダ27は信号28を発生し、ORゲート30を介
して第1のBTClBに起動信号25を4え外部バス1
6との入出力動作を実行する。第2の入出力命令がデー
タレジスタ13に格納されるとデコーダ27は信号29
を発生し、ORアゲ−31を介して第2のBTClBに
起動信号26を与え外部バス19どの入出力動作を実行
する。第3の入出力命令がデータレジスタ13に格納さ
れるとデコーダ27は信号17を発生し、前記モードレ
ジスタの状態が論理uluの時は第1のBTClBに対
して起動信号25を発生し、前記モードレジスタの状態
が論理”0”の時は第2のBTClBに対して起動信号
26を発生する。
第2のBTC18は起動信号26が人力されると外部バ
ス19での入出力動作が完了するまでマイクロ命令制御
機構が次のマイクロ命令の実行に移らないように待機信
号を発生する。
ス19での入出力動作が完了するまでマイクロ命令制御
機構が次のマイクロ命令の実行に移らないように待機信
号を発生する。
以上のように、第2の実施例によれば各外部バスに対す
る専用の入出力命令を設けることにより、モードレジス
タの設定を行わずに特定の外部バスに固有の処理も実行
できる。また、第2のBTC18からの待機信号32に
よって必要なだけマイクロ命令の実行を待機させること
で、速度の異なる外部バスの制御も容易に行える。
る専用の入出力命令を設けることにより、モードレジス
タの設定を行わずに特定の外部バスに固有の処理も実行
できる。また、第2のBTC18からの待機信号32に
よって必要なだけマイクロ命令の実行を待機させること
で、速度の異なる外部バスの制御も容易に行える。
なお、第1及び第2の実施例において外部バスは2組の
場合を示したが回路でもよい。
場合を示したが回路でもよい。
発明の詳細
な説明したように、本発明によれば、少ないハードウェ
ア量で複数の独立した外部バスの入出力を制御でき、そ
の実用的効果は大きい。
ア量で複数の独立した外部バスの入出力を制御でき、そ
の実用的効果は大きい。
第1図は本発明における第1の実施例のマイクロ命令制
御装置のブロック図、第2図は本発明における他の実施
例のマイクロ命令制御装置のブロック図、第3図は従来
のマイクロ命令制御装置のブロック図である。 11・・・制御記憶部、13・・・データレジスタ、1
4・・・デコーダ、15・・・第1のBTCS 17・
・・BTC起動信号、18・・・第2のBTC,20・
・・モードレジスタ。
御装置のブロック図、第2図は本発明における他の実施
例のマイクロ命令制御装置のブロック図、第3図は従来
のマイクロ命令制御装置のブロック図である。 11・・・制御記憶部、13・・・データレジスタ、1
4・・・デコーダ、15・・・第1のBTCS 17・
・・BTC起動信号、18・・・第2のBTC,20・
・・モードレジスタ。
Claims (4)
- (1)各々独立なN(N:整数)組の外部バスと、各外
部バスの入出力を制御するN個のバス制御装置と、入出
力命令を含む複数のマイクロ命令を格納する制御記憶部
と、前記制御記憶からの出力を格納するデータレジスタ
と、前記データレジスタに格納されたマイクロ命令を解
読し入出力命令の場合前記N個のバス制御装置に起動信
号を発生するデコーダと、前記起動信号は前記N個のバ
ス制御装置のいずれに対する起動信号であるのかを示す
モードレジスタとを備えたことを特徴とするマイクロ命
令制御装置。 - (2)第1の外部バスとの入出力を制御する第1のバス
制御装置と、第2の外部バスとの入出力を制御する第2
のバス制御装置と、入出力命令を含む複数のマイクロ命
令を格納する制御記憶部と、前記制御記憶部からの出力
を格納するデータレジスタと、前記データレジスタに格
納されたマイクロ命令を解読し入出力命令の場合前記第
1、第2のバス制御装置に起動信号を発生するデコーダ
と、前記起動信号は第1、第2のバス制御装置のいずれ
に対する起動信号であるのかを示すモードレジスタとを
備えたことを特徴とするマイクロ命令制御装置。 - (3)モードレジスタは前記データレジスタの出力に接
続され、前記デコーダはマイクロ命令が前記モードレジ
スタへのデータ格納命令であるどきにはレジスタに対し
て格納信号を発生するデコーダであることを特徴とする
請求項2記載のマイクロ命令制御装置。 - (4)制御記憶部に格納されるマイクロ命令は第1、第
2、第3の入出力命令を含み、第1の入出力命令は前記
第1のバス制御装置に対する入出力命令であり、第2の
入出力命令は前記第2のバス制御装置に対する入出力命
令であり、第3の入出力命令は、前記モードレジスタの
内容に従って前記第1、第2のバス制御装置のいずれか
に対する入出力命令であることを特徴とする請求項2記
載のマイクロ命令制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63309457A JPH0738156B2 (ja) | 1988-12-07 | 1988-12-07 | マイクロ命令制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63309457A JPH0738156B2 (ja) | 1988-12-07 | 1988-12-07 | マイクロ命令制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02155035A true JPH02155035A (ja) | 1990-06-14 |
JPH0738156B2 JPH0738156B2 (ja) | 1995-04-26 |
Family
ID=17993222
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63309457A Expired - Fee Related JPH0738156B2 (ja) | 1988-12-07 | 1988-12-07 | マイクロ命令制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0738156B2 (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61157941A (ja) * | 1984-12-28 | 1986-07-17 | Matsushita Electric Ind Co Ltd | 転送アドレス制御装置 |
-
1988
- 1988-12-07 JP JP63309457A patent/JPH0738156B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61157941A (ja) * | 1984-12-28 | 1986-07-17 | Matsushita Electric Ind Co Ltd | 転送アドレス制御装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0738156B2 (ja) | 1995-04-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |