JPH0731724A - 乱数発生装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 乱数の発生をＣＰＵによるソフトウェアとは
別に独立してハードウェアによって行い、ソフトウェア
にかかる負担を軽減する。 【構成】 各カウンタＣ１乃至Ｃｎよりなるカウンタ回
路２と、カウンタ回路２のカウントアップの周期と各カ
ウンタ毎のカウントアップの上限値とを設定するための
設定レジスタ３と、カウント動作信号出力手段４と、各
カウンタの値をそれぞれ初期化するカウント回路初期化
手段５と、カウンタ回路２と同等の記憶領域６−１を複
数組備えてなる記憶部６と、記憶状態にない記憶領域に
カウンタ回路２における各カウンタの値を乱数データと
して転送記憶すると共に乱数データの記憶順を記憶する
一方、トリガー信号を無効とし、読出信号を受ける毎
に、乱数記憶順序記憶手段における記憶順序の古い順
に、記憶領域に記憶された乱数データを出力させる制御
回路７とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、ＣＰＵを内蔵
するような制御手段に付設され、該制御手段に対して乱
数を出力する乱数発生装置に関する。

【０００２】

【従来の技術】従来、例えば、パチンコ遊技機等におい
て、遊技動作を決定するために乱数を用いることは広く
知られているが、乱数を得る手段として、ＣＰＵ（中央
演算処理装置）が実行するソフトウェアによる乱数発生
処理として、特定記憶エリアの値を一定周期毎にカウン
トアップさせ、トリガー信号検出時に特定記憶エリアの
値を読み出して乱数として使用していた。

【０００３】しかしながら、乱数発生をすべてＣＰＵに
よるソフトウェアで処理するものにおいて、通常、該Ｃ
ＰＵは乱数発生処理以外の複数の処理を行っており、ま
た、、特定時間内に１周期分の乱数発生処理を終えなけ
ればならないという制約がある場合に、特定時間内に発
生可能な乱数の個数や乱数の取り得る範囲に限界があ
る。

【０００４】そして、乱数値の発生範囲が大きかった
り、同時に複数の乱数値が必要となる場合には、ＣＰＵ
による一連の処理に乱数発生処理を含ませることはシス
テム設計上困難となる。

【０００５】

【発明が解決しようとする課題】本発明の目的は、乱数
の発生をＣＰＵによるソフトウェアとは別に独立してハ
ードウェアによって行い、ソフトウェアにかかる負担を
軽減することを可能とする乱数発生装置を提供すること
にある。

【０００６】

【課題を解決するための手段】本発明の乱数発生装置
は、上記課題を解決するために、必要な各乱数の個数に
対応し、かつ各乱数の発生範囲に対応したビット幅を有
する各カウンタよりなるカウンタ回路と、前記カウンタ
回路のカウントアップの周期と各カウンタ毎のカウント
アップの上限値とを設定するための設定レジスタと、前
記設定レジスタにおける設定周期に基いて、前記カウン
タ回路のカウントアップ動作を行わせるための信号を出
力するカウント動作信号出力手段と、前記設定レジスタ
に設定された前記カウント回路の各カウンタに対応した
設定上限値に基いて、各カウンタの値をそれぞれ初期化
するカウント回路初期化手段と、前記カウンタ回路と同
等の記憶領域を複数組備えてなる記憶部と、トリガー信
号を受ける毎に、前記記憶部における各記憶領域の記憶
状態を判別し、記憶状態にない記憶領域に前記カウンタ
回路における各カウンタの値を乱数データとして転送記
憶すると共に前記乱数データの記憶順序を記憶する乱数
記憶順序記憶手段に前記乱数データの記憶順を記憶する
一方、前記記憶部の全ての記憶領域が記憶状態にある場
合には、前記トリガー信号を無効とし、読み出し信号を
受ける毎に、前記乱数記憶順序記憶手段における記憶順
序の古い順に、前記記憶部における記憶状態にある記憶
領域から記憶された乱数データを出力させる制御回路と
を備えたことを特徴とする。

【０００７】

【作用】カウント動作信号出力手段は、設定レジスタに
おけるカウンタ回路のカウントアップの周期を規定する
設定周期に基いて、カウンタ回路のカウントアップ動作
を行わせるための信号を出力し、カウンタ回路は、カウ
ント動作信号出力手段よりの信号を受けると、必要な各
乱数の個数に対応し、かつ各乱数の発生範囲に対応した
ビット幅を有する各カウンタをカウントアップする。一
方、カウント回路初期化手段は、設定レジスタに設定さ
れたカウント回路の各カウンタに対応した設定上限値に
基いて、各カウンタの値をそれぞれ初期化する。

【０００８】制御回路は、トリガー信号を受ける毎に、
カウンタ回路と同等の記憶領域を複数個備えてなる記憶
部における各記憶領域の記憶状態を判別し、記憶状態に
ない記憶領域にカウンタ回路における各カウンタの値を
乱数データとして転送記憶すると共に、乱数記憶順序記
憶手段に乱数データの記憶順序を記憶する一方、記憶部
の全ての記憶領域が記憶状態にある場合には、トリガー
信号を無効とする。

【０００９】また、制御回路は、読み出し信号を受ける
と、乱数記憶順序記憶手段における記憶順序の古い順
に、前記記憶部における記憶状態にある記憶領域に記憶
された乱数データを出力させる。

【００１０】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の乱数発生装置の要部ブロック図
である。乱数発生装置１は、概略として、複数のカウン
タよりなるカウンタ回路２、カウンタ回路２のカウント
アップの周期と各カウンタ毎のカウントアップの上限値
とを設定するための設定レジスタ３と、設定レジスタ３
における設定値に基いて、外部よりのクロック信号を分
周してカウントアップ動作信号を発生させカウンタ回路
２に出力する分周器４よりなるカウント動作信号出力手
段と、設定レジスタ３に設定されたカウント回路２の各
カウンタに対応した設定上限値と各カウンタのカウント
値とを比較し、比較結果において、カウント値が設定上
限値に達したカウンタの値を０とするクリア信号を出力
するコンパレータ５よりなるカウント回路初期化手段
と、カウンタ回路２と同等の記憶領域６−１乃至６−ｋ
の複数組備えてなる記憶部６と、装置外部からの書き込
み信号（以下、ＷＲ信号という）、データ読み出し信号
（以下、ＲＤ信号という）及びトリガー信号の入力に応
じて、設定レジスタ３、カウンタ回路２及び記憶部６の
データの入出力動作を制御する制御回路７とからなる。

【００１１】カウンタ回路２、記憶部６及び設定レジス
タ３の各々はデータ入出力のためのデータバス８に接続
され、双方向バッファ９を介して装置外部とのデータの
入出力が行われる。

【００１２】カウンタ回路２は、必要な各乱数の個数Ｎ
に対応してそれぞれカウンタがｎ組設けられ、かつ各カ
ウンタは、各乱数の発生範囲に対応したビット幅ｍで構
成される。例えば、必要な乱数の数が９個であれば、カ
ウンタが９つあり、必要とされる乱数の範囲が０〜１６
であれば５ビットで構成される。

【００１３】設定レジスタ３は、カウンタ回路２のカウ
ントアップの周期を設定するための設定コード及びカウ
ント回路２における各カウンタ毎のカウントアップの上
限値を設定するための各レジスタよりなる。

【００１４】記憶部６は、カウンタ回路２と同等の大き
さの記憶領域が、記憶領域６−１から記憶領域６−ｋま
でのｋ組設定されてなる。記憶部６の各記憶領域６−１
乃至６−ｋには、カウンタ回路２におけるｎ組の各カウ
ンタのカウント値が乱数データとして記憶状態にない記
憶領域６−１乃至６−ｋのいずれかに記憶される。

【００１５】データバス８は、装置外部とのデータの入
出力を行うための伝達路であり、カウンタ回路２と記憶
部６における各記憶領域への乱数データの転送や外部よ
りの設定レジスタへの設定値及びカウンタ回路２におけ
る各カウンタの上限値設定のためのデータ入力及び記憶
部２の各記憶領域６−１乃至６−ｋに記憶されている乱
数データの外部への乱数データ出力は、データバス８を
介して行われる。

【００１６】双方向バッファ９は、データ入力の際に制
御回路７により入力有効に設定され、データ出力の際に
出力有効にされ、データの入出を行わない場合には、入
出力無効に設定される。

【００１７】なお、ＷＲ信号、ＲＤ信号、トリガー信号
及びクロック信号の各信号と、設定レジスタに設定する
ための設定データの供給及び記憶部６の記憶領域の乱数
データの受け入れは、図示しないＣＰＵが行う。

【００１８】図２は、制御回路７及び記憶部６の信号系
統を示すブロック図である。制御回路７は、図２に示さ
れるように、概略において、外部のＣＰＵよりの信号を
受けてデータの書き込み及び読み出しを行うデータ書込
・読出制御回路１１と、アドレス信号の値により選択信
号１乃至５を出力するアドレスデコーダ１２と、記憶部
６に対してカウンタ回路２から出力されたｍビットｎ組
の乱数データを記憶部６の記憶領域６−１乃至６−ｋの
いずれかに書き込み、または、記憶領域６−１乃至６−
ｋのいずれかに記憶されている乱数データの読み出しを
行う乱数書込読出制御回路２０とを備える。

【００１９】また、制御回路７は、乱数記憶順序記憶手
段を構成する各要素、即ち、記憶部６に記憶された乱数
データを読み出す時に＋１される読出カウンタ１３、記
憶部６に対してカウント回路２からの乱数データを書き
込む時に＋１される書込カウンタ１４、書込カウンタ１
４からのデータより読み込みカウンタ１３からのデータ
を減算し、減算結果を出力する減算器１５、減算器１５
からの減算結果をデータバス８に出力するための出力バ
ッファ１８、減算器１５からの減算結果と最大記憶数設
定レジスタ１９に保持されている最大値とを比較し、比
較結果において減算結果が最大値より小さい場合には入
力許可信号をトリガーバッファ１７に出力する一方、減
算結果が最大値以上である場合には入力禁止信号をトリ
ガーバッファ１７に出力するコンパレータ１６、コンパ
レータ１６から入力許可信号が入力されている場合に、
外部からのトリガー信号に応じて乱数書込信号、書込カ
ウンタ＋１信号を乱数書込制御回路２０と書込カウンタ
１４の各々に出力するトリガーバッファ１７及びコンパ
レータ１６が使用する最大値を記憶保持するための最大
記憶数設定レジスタ１９を備える。

【００２０】データ書込・読出制御回路１１は、ＣＰＵ
よりのＣＥ信号、ＲＤ信号により、乱数書込読出回路２
０、最大記憶数設定レジスタ１９、後述する図３に示す
分周比設定レジスタ２１及び最大値設定レジスタ２２、
出力バッファ１８に対して読出信号を出力する。同時
に、双方向バッファ９に対して方向制御信号を出力側有
効とし、読出カウンタ１３に対してカウンタ＋１信号を
出力する。

【００２１】また、データ書込・読出制御回路１１は、
ＣＰＵよりのＣＥ信号、ＷＲ信号により、最大記憶数設
定レジスタ１９、図３に示す分周比設定レジスタ２１及
び最大値設定レジスタ２２に対して書込信号を出力し、
同時に双方向バッファ９に対して方向制御信号を入力側
有効とする。さらに、データ書込・読出制御回路１１
は、ＣＰＵよりのＣＥ信号、ＲＤ信号、ＷＲ信号のない
場合には、双方向バッファ９に対して方向制御信号を入
出力無効とする。

【００２２】なお、ＣＥ信号は、チップ・イネイブル信
号であって、乱数書込読出回路２０、最大記憶数設定レ
ジスタ１９、図３に示す分周比設定レジスタ２１及び最
大値設定レジスタ２２、出力バッファ１８のいずれかを
指定するための信号である。

【００２３】なお、図２における書込カウンタ１４及び
読み込みカウンタ１３のカウントアップ値は、記憶部６
を構成する記憶領域の組数、即ち、記憶部６はｋ組の記
憶領域６−１乃至６−ｋよりなるため、ｋとなった時点
で自動的に０クリアされる。

【００２４】図３は、図１における設定レジスタ３、分
周器４、コンパレータ５及びカウンタ回路２の信号系統
を示すブロック図である。図１における設定レジスタ３
は、図３に示すように、カウンタ回路２のカウントアッ
プの周期を設定するための分周比設定レジスタ２１及び
カウント回路２における各カウンタ毎のカウントアップ
の上限値を設定するための最大値設定レジスタ２２より
構成されている。

【００２５】分周比設定レジスタ２１は、ｎ組のレジス
タよりなり、該各レジスタには、カウンタ回路２のカウ
ントアップの周期を設定するための分周比がそれぞれ設
定保持される。

【００２６】最大値設定レジスタ２２は、カウンタ回路
２と同等のｍビット幅、ｎ組のレジスタよりなり、コン
パレータ５が使用する各カウンタＣ１乃至Ｃｎにおける
カウントアップの各上限値が設定保持される。

【００２７】分周器４は、カウンタ回路２におけるｎ組
の各カウンタＣ１乃至Ｃｎに対応するｎ組の分周器より
なり、分周比設定レジスタ２１における各分周比によっ
て、外部より入力されたクロック信号を分周し、カウン
タ回路２における各カウンタＣ１乃至Ｃｎにそれぞれ供
給する。

【００２８】コンパレータ５は、カウンタ回路２と同等
のｍビット幅、ｎ組のコンパレータよりなり、最大値設
定レジスタ２２に設定されている各上限値と、各カウン
タＣ１乃至Ｃｎとをそれぞれ比較し、比較結果におい
て、カウント値が上限値以上となったカウンタに対し
て、そのカウント値を０とするクリア信号を出力する。

【００２９】カウンタ回路は、各カウンタＣ１乃至Ｃｎ
の現在のカウント値をコンパレータ５及び図２における
乱数書込読出制御回路２０のそれぞれに出力する。

【００３０】次に、乱数発生装置１の動作について説明
する。図２において、電源投入と共に、読出カウンタ１
３及び書込カウンタ１４が自動的に０クリアされる。

【００３１】この後、図示しないＣＰＵよりアドレス信
号が入力されると、アドレスデコーダ１２は、アドレス
信号の値により選択信号１乃至５のうちのいずれかを出
力する。

【００３２】次いで、ＣＰＵよりデータ信号、ＣＥ信
号、ＷＲ信号が入力されると、データ書込・読出制御回
路１１は、双方向バッファ９に対して方向制御信号を入
力側有効として出力し、最大記憶数設定レジスタ１９、
図３に示す分周比設定レジスタ２１及び最大値設定レジ
スタ２２に対して書込信号を出力することにより、選択
信号１乃至５によって指定された、レジスタ１９，２
１，２２のうちのいずれかにデータの書込みが行われ
る。

【００３３】例えば、アドレス信号によって最大記憶数
設定レジスタ１９が指定された場合、アドレスデコーダ
１２は、最大値記憶レジスタ１９に対して選択信号１を
出力する。また、データ書込・読出制御回路１１には、
ＣＥ信号、ＷＲ信号が入力されることにより、書込信号
が出力されると共に、双方向バッファ９が入力側有効と
なるため、ＣＰＵよりの設定データが双方向バッファ９
を介してデータバス８を経由して最大記憶数設定レジス
タ１９へ書込みが行われ、記憶部６における記憶可能な
記憶領域数を設定する最大記憶数設定レジスタ１９への
初期設定が完了する。例えば、記憶部６における記憶領
域が１０組であるとすると、最大記憶数設定レジスタ１
９への初期設定値が５である場合には、記憶部６におけ
るｋ組の記憶領域６−１乃至６−ｋのうち、記憶状態に
ある記憶領域が最高で５組までとなる。

【００３４】最大記憶数設定レジスタ１９へ書込みが完
了した後、ＣＰＵよりのＣＥ信号、ＷＲ信号がオフとな
るため、データ書込・読出制御回路１１は、双方向バッ
ファ９に対して入出力無効の方向制御信号を出力し、デ
ータバス８によるデータの入出力が禁止される。

【００３５】この後、ＣＰＵより、例えば、分周比設定
レジスタ２１、最大値設定レジスタ２２の順に、アドレ
ス信号、データ信号、ＣＥ信号、ＷＲ信号がそれぞれ入
力されるため、アドレスデコーダ１２が、アドレス信号
の値によって分周比設定レジスタ２１または最大値設定
レジスタ２２に対して選択信号４または選択信号５を出
力し、データ書込・読出制御回路１１が方向制御信号と
書込信号を出力することによって、分周比設定レジスタ
２１または最大値設定レジスタ２２の指定を行い、デー
タ書込・読出制御回路１１が行う指定に対応するするこ
とによって、する設定データの書込みが順次行われ、各
設定レジスタ２１，２２への初期設定が完了し、その
後、ＣＥ信号及びＷＲ信号がオフとなることにより双方
向バッファ９におけるデータバス８とのデータの入出力
が禁止となる。

【００３６】図３において、分周比設定レジスタ２１と
最大値設定レジスタ２２に対する設定データの書込みが
完了した後、ＣＰＵからはクロック信号が出力され、分
周器４に入力される。分周器４は、入力したクロック信
号を分周比設定レジスタ２１に設定された各分周比でそ
れぞれ分周し、カウンタ回路２における各カウンタＣ１
乃至ｃｎの各々に供給し、各カウンタＣ１乃至ｃｎのカ
ウント値を＋１する。

【００３７】また、コンパレータ５により、最大値設定
レジスタ２２に設定されている各上限値と、各カウンタ
Ｃ１乃至Ｃｎとをそれぞれ比較し、比較結果において、
カウント値が上限値以上となったカウンタに対してクリ
ア信号が出力され、上限値以上となったカウンタのカウ
ント値が０にされる。

【００３８】ＣＰＵよりトリガー信号が出力されると、
トリガー信号は、図２に示すようにトリガーバッファ１
７に入力される。電源投入後、書込カウンタ１４及び読
出カウンタ１３の値が共に０であるために、減算器１５
の減算結果が０となり、減算器１５の出力の一方は、コ
ンパレータ１６に入力され、他方は、出力バッファ１８
に入力されている。このため、出力バッファ１８には、
０がセットされ、また、コンパレータ１６による比較結
果が最大値に達していないため、コンパレータ１６から
は入力許可信号が出力されてトリガーバッファ１７に入
力されている。

【００３９】電源投入後、最初にトリガー信号が入力さ
れる場合は、トリガーバッファ１７は、コンパレータ１
６からの入力許可信号及びトリガー信号を受けて乱数書
込信号を出力し、乱数書込信号の一方は、乱数書込制御
回路２０に入力されると共に、乱数書込信号の他方は、
書込カウンタ＋１信号として書込カウンタ１４に入力さ
れ、書込カウンタ１４の値が＋１される。書込カウンタ
１４の現在値１は、書込位置データとして乱数書込制御
回路２０に入力されると共に、減算器１５に入力され
る。

【００４０】乱数書込読出制御回路２０は、トリガーバ
ッファ１７よりの乱数書込信号が入力されると、書込カ
ウンタ１４の書込位置データの値１で指定される記憶部
６の記憶領域に、即ち、この場合には記憶領域６−１
に、カウンタ回路２から送出されるｍビット、ｎ組の各
カウント値を乱数データとして書き込む。

【００４１】また、減算器１５に入力された書込カウン
タ１４の現在値１は、読出カウンタ１３の現在値０と比
較され、減算結果が１となって、出力バッファ１８に入
力されて出力バッファ１８の現在値が１に更新される。

【００４２】また、減算器１５の減算結果１は、コンパ
レータ１６にも入力され、コンパレータ１６によって最
大記憶数設定レジスタ１９に保持される最大値との比較
が行われ、減算結果が最大値に達していなければ、引き
続き入力許可信号がトリガーバッファ１７に出力され
る。

【００４３】この後、トリガーバッファ１７に対して入
力許可信号が入力されている間は、トリガー信号が入力
される毎に、トリガーバッファ１７は、乱数書込信号を
出力するため、乱数書込信号が出力される毎に書込カウ
ンタ１４の値が＋１され、図４において実線矢印で示さ
れるように、記憶部６における乱数データの書込位置が
１つずつアップされ、書込カウンタ１４の書込位置デー
タによって指定される記憶部６の記憶領域６ｂ以降に順
次カウンタ回路２から送出されている乱数データが書き
込まれて記憶されていく。

【００４４】なお、図５において記憶状態にある記憶領
域を斜線で示す。また、書込カウンタ１４の値はｋに達
すると、その値ｋを出力して記憶領域６−ｋに乱数を書
き込んだ時点で０クリアされる。

【００４５】また、トリガーバッファ１７が乱数書込信
号を出力する毎に、書込カウンタ１４の値が１つずつア
ップされていくが、読出カウンタ１３の値が０のまま変
化しない場合、減算器１５における減算結果が１つずつ
アップし、コンパレータ１６における比較結果におい
て、減算器１５の減算結果が最大記憶数設定レジスタ１
９に保持される最大値に達する。この場合、コンパレー
タ１６は、入力禁止信号をトリガーバッファ１７に出力
し、トリガーバッファ１７は、入力禁止信号を入力する
と、トリガー信号が入力されても乱数書込信号の出力を
停止する。このことにより、トリガー信号が入力されて
も、記憶部６への乱数データの記憶が行われなくなる。

【００４６】この結果、記憶部６には、最高で、最大記
憶数設定レジスタ１９に設定された値に対応する個数ま
で、乱数データが書込位置データで指定された記憶領域
以下に記憶されることとなる。

【００４７】次に、乱数データの読出しについて説明す
る。乱数データの読出しが行われる場合、まず、ＣＰＵ
よりアドレス信号、ＣＥ信号、ＲＤ信号により、出力バ
ッファ１８の現在値の読出しが行われる。ＣＰＵはアド
レス信号の値により出力バッファ１８を指定すると共
に、ＣＥ信号、ＲＤ信号を出力する。出力されたアドレ
ス信号はアドレスデコーダ１２に、ＣＥ信号、ＲＤ信号
は、データ書込・読出制御回路１１に入力される。

【００４８】データ書込・読出制御回路１１は、これを
受けて読出信号を出力バッファ１８に出力すると共に、
双方向バッファ９に方向制御信号を出力側有効に設定す
る。また、アドレスデコーダ１２には、ＣＥ信号及びＲ
Ｄ信号と略同期してアドレス信号が入力される。該アド
レス信号の値は、出力バッファ１８に対応する値であ
り、アドレスデコーダ１２は選択信号２を出力バッファ
１８へ出力し、出力バッファ１８に保持記憶されている
減算器１５の減算結果、即ち、書込カウンタ１４の値よ
り読出カウンタ１３の値を減じた値である乱数データの
書込回数と乱数データの読出回数の差を表わすデータ
が、出力バッファ１８より出力され、データバス８を経
由し、双方向バッファ９を介して外部のＣＰＵ側に授受
される。この後、ＣＰＵよりのＣＥ信号、ＲＤ信号がオ
フとなるため、データ書込・読出制御回路１１は、双方
向バッファ９に対して入出力無効の方向制御信号を出力
し、データバス８によるデータの入出力が禁止される。

【００４９】出力バッファ１８の値が０である場合に
は、書き込んだ乱数データの回数と読み出した乱数デー
タの回数が同じであるため、乱数データの記憶がないこ
ととなる。

【００５０】出力バッファ１８の値が０でない場合に
は、書き込んだ乱数データの回数が読み出した乱数デー
タの回数を上回るので、乱数データの記憶があることと
なる。ＣＰＵ側では、出力バッファ１８の値が０でない
か否かの判定を行っており、乱数データの記憶がある場
合には、ＣＰＵ側より、乱数データの読出しのための信
号が出力される。

【００５１】ＣＰＵからはアドレス信号、ＣＥ信号、Ｒ
Ｄ信号により、記憶部６の乱数データの読出しが行われ
る。この時に読み出される記憶部６の記憶領域は、読出
カウンタ１３の値により決定される。ＣＰＵはアドレス
信号の値により乱数書込読出制御回路２０を指定すると
共に、ＣＥ信号、ＲＤ信号を出力する。出力されたアド
レス信号は、アドレスデコーダ１２に、ＣＥ信号、ＲＤ
信号は、データ書込・読出制御回路１１に入力される。

【００５２】データ書込・読出制御回路１１は、これを
受けて読出信号を乱数書込読出制御回路２０に出力する
と共に、読出カウンタ１３に対してカウンタ＋１信号を
出力し、同時に双方向バッファ９に方向制御信号を出力
側有効に設定する。また、アドレスデコーダ１２には、
ＣＥ信号及びＲＤ信号と略同期してアドレス信号が入力
される。該アドレス信号の値は、乱数書込読出制御回路
２０に対応する値であり、アドレスデコーダ１２は選択
信号３を乱数書込読出制御回路２０へ出力する。

【００５３】データ書込・読出制御回路１１よりのカウ
ンタ＋１信号は、読出カウンタ１３に入力され、読出カ
ウンタ１３の値を１つアップさせ、即ち、電源投入後の
最初の読出しの場合には値１となり、読出カウンタ１３
の現在値１は、読出位置データとして乱数書込読出制御
回路２０に入力される。

【００５４】乱数書込読出制御回路２０は、読出信号及
び読出カウンタ１３からの読出位置データと選択信号３
とが入力されることにより、読出位置データによって指
定される記憶部６の記憶領域に記憶保持しているｍビッ
ト，ｎ組の乱数データをデータバス８上に送出する。デ
ータバス８上に送出された乱数データは、双方向バッフ
ァ９を介してＣＰＵ側に授受される。この後、ＣＰＵよ
りのＣＥ信号、ＲＤ信号がオフとなるため、データ書込
・読出制御回路１１は、双方向バッファ９に対して入出
力無効の方向制御信号を出力し、データバス８によるデ
ータの入出力が禁止される。

【００５５】読出信号が出力されることにより＋１され
た読出カウンタ１３の値は、減算器１５に入力され、書
込カウンタ１４の値より読出カウンタ１３の値が減算さ
れて、減算器１５の減算結果は、出力バッファ１８及び
コンパレータ１６に入力される。出力バッファ１８に入
力される減算器１５の減算結果が０とならない間は、即
ち、読出カウンタ１３の値が書込カウンタ１４の値に達
するまでの間、ＣＰＵより乱数データの読み出しが行わ
れることとなり、以後、ＣＥ信号、ＲＤ信号、アドレス
信号が入力される毎に、読出カウンタ１３の値が＋１さ
れると共に、読出カウンタ１３の読出位置データによっ
て指定される記憶部６の記憶領域より順次乱数データが
データバス８上に送出される。

【００５６】そして、減算器１５による書込カウンタ１
４の値より読出カウンタ１３の値を減算した結果が０と
なると、出力バッファ１８に保持される値が０となり、
この値０がＣＰＵ側に読み込まれることにより、ＣＰＵ
側において乱数データの記憶なしと判定されるため、Ｃ
Ｅ信号、ＲＤ信号及びアドレス信号による乱数データの
読み出しが終了することとなる。

【００５７】ＣＥ信号、ＲＤ信号及びアドレス信号によ
る記憶部６よりの読出信号がデータ書込・読出制御回路
１１から出力される毎に、読出カウンタ１３の値が＋１
されることにより、図５において点線矢印で示されるよ
うに、記憶部６における読出位置が１つアップされる。
なお、図５において記憶状態にある記憶領域、即ち、記
憶領域６−３，６−４，６−５を斜線で示す。また、図
５において、書込を示す実線矢印及び読出を示す点線矢
印の両方が記載されている記憶領域、即ち、書込が行わ
れた後に読出が行われた記憶領域６−１，６−２は、乱
数データの記憶がない状態となっている。

【００５８】乱数データの書込・読出動作は、書込位置
が読出位置よりも必ず先行すること及び書込動作回数
は、最大で最大値設定レジスタ１９で設定された値まで
であることから書込動作回数と読出動作回数との差は最
大値設定レジスタの設定値を越えないことにより、図５
に示されるように、読出カウンタ１３によって指定され
る読出位置は、記憶部６において、記憶状態にある記憶
領域のうちで最も記憶の古い位置、例えば、図５におけ
る例では、書込カウンタ１４の値が１から順次更新アッ
プされ、記憶領域６−１乃至６−５までの書き込みが完
了し、次に書き込む場合の書込位置が６、即ち、記憶領
域６−６であり、一方、読出カウンタ１３の値が１より
更新アップされ、記憶領域６−１，記憶領域６−２と順
に読み出しを完了し、今回の読出位置データ３に対応し
て記憶領域６−３を指すこととなる。

【００５９】この結果、記憶部６に記憶された乱数デー
タが書込順の古い順に読出カウンタ１３によって指定さ
れた読出位置が更新アップされることによって順次読み
出されることとなる。なお、読出カウンタ１３の値はｋ
に達すると、その値ｋを出力して記憶領域６−ｋに乱数
データを読み出した時点で０クリアされる。

【００６０】次に、乱数発生装置１の使用例について説
明する。

【００６１】図６は、液晶表示装置による表示部２６を
示し、表示部は、縦横に区切られた計９つの図柄表示部
２６ａ乃至２６ｉよりなる。該９つの図柄表示部２６ａ
乃至２６ｉに表わす図柄の種類をそれぞれ１７種類と
し、各図柄表示部２６ａ乃至２６ｉに現れる図柄をラン
ダムにするために９つ乱数を持つようにし、液晶表示装
置を図示しないパチンコ遊技機の遊技盤に備えて、遊技
盤に配設された図示しない特定入賞口を液晶表示装置に
おける図柄変動の始動口に設定し、該特定入賞口には図
柄始動スイッチＳＷ１を配備する。

【００６２】図７に示されるように、従来と同様に、パ
チンコ遊技機の各部を制御するＣＰＵ２３により、図柄
変動処理や図示しない電動役物等の駆動処理を行わせる
よう構成する。ＲＯＭ２４には、図示されていない液晶
表示装置やパチンコ遊技機の各駆動部等を制御するプロ
グラム及び処理に必要となる各データが格納されてお
り、ＲＡＭ２５は、データの一時記憶のために使用され
る。

【００６３】また、該ＣＰＵ２３により、遊技球が特定
入賞口に入賞した場合に、トリガー信号が出力され、Ｒ
Ｄ信号の出力に対する乱数発生装置１よりの乱数データ
が入力された後、各乱数値によって決定される各表示部
に表わされた図柄の組み合わせにより、パチンコ遊技に
おける当り外れの判定が行われるものとする。

【００６４】乱数発生装置１においては、図柄表示部２
６ａ乃至２６ｉに対応して図７におけるカウント回路２
の各カウンタＣ１乃至Ｃｉまでを９つ設定し、各カウン
タＣ１乃至Ｃｎのカウントアップの最大値を０〜１６ま
での範囲として図３における最大値設定レジスタ２２に
設定する値を各々１６に設定するように構成する。パチ
ンコ遊技上の設定により、特定入賞口への入賞による図
柄の変動に関する始動数を図柄変動中を含めて５個まで
記憶するようになっている場合には、図２に示す最大記
憶数設定レジスタ１９への設定値を５とする。

【００６５】パチンコ遊技機が電源投入後、ＣＰＵ２３
によってアドレス信号、データ信号、ＷＲ信号及びクロ
ック信号が乱数発生装置１に入力され、カウント回路２
におけるカウントアップの周期と各カウンタＣ１乃至Ｃ
ｉまでのカウントアップの上限値が設定され、これに基
いてカウント回路２において、各カウンタＣ１乃至Ｃｉ
のカウントアップ動作がなされる。

【００６６】パチンコ遊技機の遊技盤において、特定入
賞口に遊技球の入賞が発生すると、各図柄表示部２６ａ
乃至２６ｉにおいて図柄の変動が開始される。また、特
定入賞口へ遊技球が入賞する毎にＣＰＵ２３よりトリガ
ー信号が乱数発生装置１に入力される毎に、乱数発生装
置１においては、記憶部６における記憶領域６−１より
順次カウント回路２の乱数データが記憶されていく。

【００６７】パチンコ遊技盤側では、図柄変動中に図柄
表示部２６ａ乃至２６ｉに停止表示するための図柄を確
定する処理をＣＰＵ２３が行う。ＣＰＵ２３からは、乱
数発生装置１に対してＲＤ信号が出力され、乱数発生装
置１は、ＲＤ信号を受け、記憶部６に記憶している乱数
データ、即ち、この例において図柄表示部２６ａ乃至２
６ｉの各々に停止表示するための図柄を確定するための
９個の乱数（各々０〜１６までの値）をデータバス８を
介して出力する。

【００６８】パチンコ遊技機のＣＰＵ２３は、この乱数
データを入力し、図柄表示部２６ａ乃至２６ｉの各々に
対応する乱数データの各乱数値により、図柄表示部２６
ａ乃至２６ｉの各々に停止表示する図柄の種類を順次確
定し、所定の順番で図柄を停止表示する。そして、停止
表示した図柄の判定を各乱数の組み合わせにより判定
し、当たり外れの各処理を行う。

【００６９】また、図８は、乱数発生装置１を自動販売
機において適用した例を示すブロック図であり、自動販
売機の制御部２７には、貨幣投入検出部３０と、複数の
商品選択ボタン２９が接続され、貨幣投入及び各商品選
択ボタンの押圧操作は個別に制御部２７によって検出さ
れ、貨幣の投入によって、乱数発生装置１に対してトリ
ガー信号が出力されるように構成されている。

【００７０】また、制御部２７には、当たり表示装置２
８が接続され、乱数発生装置１から読み出した乱数デー
タが当たりの場合には、その旨を表示する。また、制御
部２７は、各商品選択ボタン２９ａ〜２９ｉの各々につ
いて設定された当たり判定数を記憶保持している。

【００７１】複数の商品選択ボタン２９ａ〜２９ｉの個
数に対応して、図１に示されるカウンタ回路２の組数を
定め、即ち、カウンタ回路２の各カウンタＣ１〜Ｃｉと
する。また、各カウンタＣ１〜Ｃｎのそれぞれのカウン
トアップの上限値は、たくさん買ってほしい商品の商品
選択ボタンに対応するカウンタの上限値を小さく設定す
る。例えば、商品選択ボタン２９ａに対応するカウンタ
Ｃ１のカウントアップの上限値を３とし、残る他の商品
選択ボタン２９ｂ〜２９ｉに対応するカウンタＣ２〜Ｃ
ｉに対応するカウントアップの上限値を全て１０とす
る。

【００７２】貨幣が投入されると、制御部２７は、乱数
発生装置１にトリガー信号を出力し、まず乱数データの
書き込みを行わせ、その後、ＲＤ信号を出力して、書込
記憶された乱数データを読み込む。制御部２７は、今回
押圧操作された商品選択ボタンに関する当たり判定数
と、読み出した乱数データのうちの押圧操作した商品選
択ボタンに対応する乱数の値との一致不一致を判別する
ことにより、当たり外れを判定し、当たりの場合には、
当たり表示装置２８に当たりを表示し、購入者に当たり
に対する価値付与のための処理を行う。

【００７３】例えば、商品選択ボタン２９ａが選択され
た場合には、読み込まれる乱数が０〜３までの４通りと
なり、他の商品選択ボタンに関する乱数が０〜１０まで
の１１通となるので、当たりの確率が高いこととなる。

【００７４】なお、本発明の乱数発生装置は、例えば、
パズルゲームにおいてランダムにキャラクタを動作させ
る場合や、キー操作によりトリガー信号を発生させるよ
うにし、この時に記憶される乱数の各値によってをゲー
ム等の画面表示における表示パターンやキャラクタの各
部の動作をランダムにすることにも適用でき、また、対
戦形式のゲームにおいて、敵等に的中した場合には、敵
がセンサー等で検知してトリガー信号を出力するように
し、記憶された乱数データの各値を後に読出し、次の敵
の動作の決定に使用することもできる。

【００７５】

【発明の効果】本発明の乱数発生装置は、必要な各乱数
の個数に対応し、かつ各乱数の発生範囲に対応したビッ
ト幅を有する各カウンタよりなるカウンタ回路と、カウ
ンタ回路のカウントアップの周期と各カウンタ毎のカウ
ントアップの上限値とを設定するための設定レジスタ
と、設定レジスタにおける設定周期に基いて、カウンタ
回路のカウントアップ動作を行わせるための信号を出力
するカウント動作信号出力手段と、設定レジスタに設定
されたカウント回路の各カウンタに対応した設定上限値
に基いて、各カウンタの値をそれぞれ初期化するカウン
ト回路初期化手段と、カウンタ回路と同等の記憶領域を
複数組備えてなる記憶部と、トリガー信号を受ける毎
に、記憶部における各記憶領域の記憶状態を判別し、記
憶状態にない記憶領域にカウンタ回路における各カウン
タの値を乱数データとして転送記憶すると共に乱数デー
タの記憶順序を記憶する乱数記憶順序記憶手段に乱数デ
ータの記憶順を記憶する一方、記憶部の全ての記憶領域
が記憶状態にある場合には、トリガー信号を無効とし、
読み出し信号を受けると、記憶部における最上位の記憶
領域に記憶された乱数データを出力し、読出信号を受け
る毎に、乱数記憶順序記憶手段における記憶順序の古い
順に、記憶部における記憶状態にある記憶領域に記憶さ
れた乱数データを出力させる制御回路とを備えたことに
より、乱数をＣＰＵが実行するソフトウェアとは別に独
立したハードウェアによって発生させるため、ソフトウ
ェアにおける特定時間内に各処理を終えなければならな
いという制限において、ソフトウェアにかかる負担を軽
減することができ、このソフトウェアの軽減された乱数
発生のための処理時間を他の処理にあてることが可能と
なる。

【００７６】また、乱数値の発生範囲が大きかったり、
同時に複数の乱数値が必要であって、各乱数の組み合わ
せが膨大な数となり、ソフトウェアによる乱数発生処理
が設計上困難となる場合であっても、カウンタ回路が必
要な各乱数の個数に対応し、かつ各乱数の発生範囲に対
応したビット幅を有するため、同時に複数個の乱数の発
生が可能である。

【００７７】さらに、設定レジスタにおけるカウント回
路におけるカウントアップの周期及び各カウンタ毎のカ
ウントアップの上限値とを外部より設定変更するので、
発生される乱数特性を任意に変更することができる。

【００７８】さらにまた、外部からのトリガー信号が複
数入力された場合であっても、それぞれのトリガー信号
に対する乱数値を各々記憶することができ、乱数記憶順
序記憶手段により乱数データの書込順序が記憶されるの
で、乱数の読み出し時には、記憶されている乱数データ
の記憶の古い順に記憶された乱数データを送出すること
ができる。

【図面の簡単な説明】

【図１】本発明の実施例に係る乱数発生装置の要部ブロ
ック図

【図２】制御回路及び記憶部の信号系統を示すブロック
図

【図３】設定レジスタと分周器とカウンタ回路とコンパ
レータとの信号系統を示すブロック図

【図４】記憶部における乱数データの書込状態を示す図

【図５】記憶部において記憶されている乱数データと読
み出される乱数データとの関係を示す図

【図６】液晶表示装置における図柄表示部を示す正面図

【図７】本発明の乱数発生装置を備えたパチンコ遊技機
の概略を示すブロック図

【図８】本発明の乱数発生装置を備えた自動販売機を概
略で示すブロック図

【符号の説明】

１ 乱数発生装置 ２ カウンタ回路 ３ 設定レジスタ ４ 分周器 ５ コンパレータ ６ 記憶部 ６−１ 記憶領域 ６−２ 記憶領域 ６−ｋ 記憶領域 ７ 制御回路 ８ データバス ９ 双方向バッファ １１ データ書込読出制御回路 １２ アドレスデコーダ １３ 読出カウンタ １４ 書込カウンタ １５ 減算器 １６ コンパレータ １７ トリガーバッファ １８ 出力バッファ １９ 最大値設定レジスタ ２０ 乱数書込読出制御回路 ２１ 分周比設定レジスタ ２２ 最大値設定レジスタ ２３ ＣＰＵ（パチンコ遊技機） ２４ ＲＯＭ ２５ ＲＡＭ ２６ 表示部 ２６ａ 図柄表示部 ２６ｂ 図柄表示部 ２６ｃ 図柄表示部 ２６ｄ 図柄表示部 ２６ｅ 図柄表示部 ２６ｆ 図柄表示部 ２６ｇ 図柄表示部 ２６ｈ 図柄表示部 ２６ｉ 図柄表示部 ２７ 制御部 ２８ 当たり表示装置 ２９ 商品選択ボタン ３０ 貨幣投入検出部 Ｃ１ カウンタ Ｃ２ カウンタ Ｃ３ カウンタ Ｃｎ カウンタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 必要な各乱数の個数に対応し、かつ各乱
   数の発生範囲に対応したビット幅を有する各カウンタよ
   りなるカウンタ回路と、前記カウンタ回路のカウントア
   ップの周期と各カウンタ毎のカウントアップの上限値と
   を設定するための設定レジスタと、前記設定レジスタに
   おける設定周期に基いて、前記カウンタ回路のカウント
   アップ動作を行わせるための信号を出力するカウント動
   作信号出力手段と、前記設定レジスタに設定された前記
   カウント回路の各カウンタに対応した設定上限値に基い
   て、各カウンタの値をそれぞれ初期化するカウント回路
   初期化手段と、前記カウンタ回路と同等の記憶領域を複
   数組備えてなる記憶部と、トリガー信号を受ける毎に、
   前記記憶部における各記憶領域の記憶状態を判別し、記
   憶状態にない記憶領域に前記カウンタ回路における各カ
   ウンタの値を乱数データとして転送記憶すると共に前記
   乱数データの記憶順序を記憶する乱数記憶順序記憶手段
   に前記乱数データの記憶順を記憶する一方、前記記憶部
   の全ての記憶領域が記憶状態にある場合には、前記トリ
   ガー信号を無効とし、読み出し信号を受ける毎に、前記
   乱数記憶順序記憶手段における記憶順序の古い順に、前
   記記憶部における記憶状態にある記憶領域に記憶された
   乱数データを出力させる制御回路とを備えたことを特徴
   とする乱数発生装置。