KR0161783B1 - 유기 기기의 제어장치 - Google Patents

Abstract

본 발명은 중앙처리장치와 복수의 주변장치를 갖추며, 유기기의 동작을 제어하는 유기기의 제어장치에 관한 것이다.

종래의 파친코기 등의 유기기에 있어서는 확률조작이 쉬우며 또한 이러한 조작의 발견이 어려웠다.

이러한 문제점을 개선하기 위하여 중앙처리장치와 그 중앙처리장치로 실행되는 처리를 결정한 유기제어 프로그램을 기억하는 기억수단을 갖추고, 유기기기의 동작을 제어하는 유기기기의 제어장치에 있어서, 상기 기억수단은 상기 유기제어 프로그램의 적어도 일부와 상관이 있는 식별정보를 기억하는 식별정보 기억부를 갖춘 동시에, 상기 중앙처리장치는 상기 식별정보 기억부로부터 상기 식별정보를 불러들이는 식별정보 불러들임 수단과, 그 불러들인 식별정보가 비교용 식별정보와 일치하고 있는지의 여부를 판정하는 식별정보 판정수단과, 그 식별정보 판정수단으로 양자가 일치하고 있지 않다고 판정되었을 때, 상기 기억수단에 기억된 유기제어프로그램의 실행을 불능케 하는 실행불능화 수단을 갖춘 것을 특징으로 하는 유기기기의 제어장치를 제공한다.

Description

유기기기의 제어장치

제1도는 본 발명의 기본적 구성을 예시하는 블록도(계통구분도).

제2도는 실시예 1의 유기기기의 제어장치를 탑재하는 파친코기의 제어계의 요부를 나타내는 블록도.

제3도는 그 CPU로 실행되는 부정 방지처리를 나타내는 플로우챠트.

제4도는 그 부정방지처리에 의한 동작의 타이밍챠트.

제5도는 실시예 2의 유기기기의 제어장치의 일부를 나타내는 블록도.

제6도는 그 CPU로 실행되는 부정 방지처리를 나타내는 플로우챠트이다.

* 도면의 주요부분에 대한 부호의 설명

M1 : 중앙처리장치 M1a : 식별정보 불러들임 수단

M1b : 식별정보 판정수단 M1c : 실행불능화 수단

M2 : 기억수단 M2a : 식별정보 기억부

1 : CPU 3 : ROM

3a : 지연기 3b : 코드발생기

5 : RAM 7 : 입출력 인터페이스

7a : 지연기 7b : 코드발생기

21,23 : 앤드회로 25,27 : 인버터회로

B1 : 어드레스 버스 B2 : 데이터 버스

L1 : 리드 신호선

본 발명은 중앙처리장치와 복수의 주변장치를 갖추고, 유기기기의 동작을 제어하는 유기기기의 제어장치에 관한 것이다.

근래 마이크로 컴퓨터의 보급은 눈부시어, 파친코기, 게임기 등의 유기기기에도 마이크로 컴퓨터가 많이 사용되고 있다.

마이크로 컴퓨터는 중앙처리장치(이하 CPU라 부른다)와, 기억부로서의 ROM(판독전용 기억장치), RAM(임의 접근 기억장치)과 입출력부로서의 입출력 인터페이스(CPU와 단말장치와의 연결부분)를 기본구성으로 하는 것으로서, 예컨대 세자리의 숫자 등을 짜 맞추어 대당첨 등의 입상을 만드는 소위 디지털을 갖춘 파친코기에 있어서는 아래와 같이 동작한다.

입출력 인터페이스로부터 디지털 스타트입상 스위치의 검출신호를 받아들여, CPU(중앙처리장치)에서는 그 검출신호가 온(ON)상태이면 입출력 인터페이스를 통하여 주역물인 디지털을 시동시키고, 소정의 타이밍으로 정지시킨다. 그리고 CPU(중앙처리장치)에서는 그 디지털 정시시에 디지털 숫자나 그림무늬가 대당첨과 짝이 맞게 되면 입출력 인터페이스를 통하여 대입상 입구를 열게 한다.

또한 주역물인 디지털의 그림무늬는 ROM(판독전용 기억장치)에 미리 기억된 그림무늬의 데이터를 집어낸 것으로서 그 그림무늬의 변동은 마찬가지로 ROM에 미리 기억된 난수표에 의하여 정하여진다.

그런바 이와 같은 파친코기 등의 유기기기에서는 구슬 등의 상품이 나오는 확률을 단기적으로 크게 변동시켜서 유기성을 높이면서도, 장기적으로는 안정시켜 오락자와 오락장의 이익의 양립을 도모할 필요가 있었다.

그러나 그와 같은 종래의 파친코기에서는 난수표에 의해 구슬이 나올 확률이 정해져 있는 까닭에, ROM(판독전용 기억장치)을 다른 난수표가 기억된 것과 교환하는 것만으로 승부 구슬 확률을 쉽게 변경할 수가 있었다.

이와 같은 부정은 오락장의 관리자에 의하여 이루어지기도 하고, 오락장의 관리자는 모르게 오락장의 점원에 의하여 행해지기도 하였으나, 그 발견은 어려웠다.

본 발명이 유기기기의 제어장치는 이와 같은 문제점에 비추어 이루어진 것으로서 CPU(중앙처리장치)에서 실행되는 기억수단에 기억된 유기제어프로그램의 부정한 교환을 방지하므로써, 예컨대 파친코기에서는 승부 구슬의 확률을 조작하는 부정 개조를 방지하는 것을 목적으로 한다.

그와 같은 목적을 달성하기 위해, 상기 과제를 해결하기 위한 수단으로서, 본 발명은 이하에 나타내는 구성을 취하였다. 즉, 본 발명의 유기기기의 제어장치는 제1도에 예시하는 바와 같이,

중앙처리장치(M1)와 그 중앙처리장치(M1)로 실행되는 처리를 결정한 유기제어 프로그램을 기억하는 기억수단(M2)을 갖추고, 유기기기의 동작을 제어하는 유기기기의 제어장치에 있어서,

상기 기억수단(M2)은,

상기 유기제어 프로그램의 적어도 일부와 상관이 있는 식별정보를 기억하는 식별정보 기억부(M2a)를 갖춘 동시에,

상기 중앙처리장치(M1),

상기 식별정보 기억부(M2a)로부터 상기 식별정보를 불러들이는 식별정보 불러들임 수단(M1a)과, 그 불러들인 식별정보가 비교용 식별정보와 일치하고 있는지의 여부를 판정하는 식별정보 판정수단(M1b)과,

그 식별정보 판정수단(M1b)으로 양자가 일치하고 있지 않다고 판정되었을 때, 상기 기억수단(M2)에 기억된 유기제어 프로그램의 실행을 불능케 하는 실행불능화 수단(M1c)을 갖춘 것을 특징으로 하는 유기기기의 제어장치를 제공하는 것이다.

이상과 같이 구성된 본 발명의 유기기기의 제어장치에서는, 기억수단(M2)에 중앙처리장치(M1)에서 실행되는 처리를 정한 유기제어 프로그램과 그 프로그램의 적어도 일부와 상관이 있는 식별정보가 기억된다. 중앙처리장치(M1)에서는 기억수단(M2)으로부터 그 식별정보를 불러들이고, 그 불러들인 식별정보가 비교용 식별정보와 일치하고 있는지의 여부를 판정하고, 양자가 일치되어 있지 않다고 판정되었을 때 실행불능화 수단(M1c)에 의해 기억수단(M2)에 기억된 유기제어 프로그램의 실행을 불능케 한다.

기억수단(M2)에 기억된 프로그램이 부정하게 교환된 경우에는 그 프로그램과 함께 기억되어 있는 식별정보가 정확한 것일 리도 없고, 따라서 중앙처리장치(M1)에서는 불일치 판정이 이루어져 그 교환후의 기억수단(M2)에 기억된 유기제어 프로그램은 실행이 불가능해진다.

[실시예]

다음으로 본 발명의 적합한 실시예에 대하여 도면을 이용하여 상세하게 설명한다.

제2도는 본 발명의 실시예 1인 유기기기의 제어장치를 탑재한 파친코기의 제어계통의 요부를 나타내는 블록도이다.

그 도면에 나타내는 것처럼 실시예 1의 유기기기의 제어장치는 CPU(central processin uni)(1)을 중심으로 구성되어 있다. CPU(1)은 주변장치로서의 ROM(read only memory)(3), RAM(random access memory)(5) 및 입출력 인터페이스(CPU와 단말장치간의 연결부분)(7)을 통합, 제어하고, 또한 데이터에 적용되는 모든 산술 또는 논리연산을 실행한다. 본 실시예의 경우, 8비트의 마이크로 프로세서(처리장치)로서 후술하는 프로그램을 팜웨어(firm ware)(하드웨어도 소프트웨어도 아닌 데이터 보존부분)로서 내장한 것이다.

ROM(3)는 판독 전용의 기억장치이며 CPU(1)로 연산처리를 실행하는 데 필요한 유기제어 프로그램이나 각종 데이터가 미리 기록되어 있다. 여기에서 각종 데이터란 주역물의 디지털(표시장치)에 표시하는 그림무늬의 데이터를 비롯하여 대당첨을 결정하는 난수의 발생을 위한 난수표 등이다.

RAM(5)는 읽고 쓰고 할 수 있는 메모리이며, CPU(1)로 연산처리를 실행하는데 필요한 각종 데이터를 일시적으로 읽고 쓸 수 있다.

입출력 인터페이스(7)은 파형정형(波形整形) 회로(11)를 통하여, 파친코기 본체의 입상스위치(13), 디지털 스타트 입상스윗치(14) 등으로 데이터를 입력하고, 또한 드라이버(15)를 통해 파친코기 본체의 당첨램프(17), 주역물의 디지털 부분인 표시장치(18), 대입상 연구를 열게 하는 솔레노이드(19)등에 데이터를 출력한다.

또한 ROM(3)은 소정 시간 10msec(밀리세컨드=1/1000초)만큼 지연시키는 지연기(3a)와, 미리 기억된 코스 0001을 출력하는 코드발생기(3b)를 내장하고 있으며, 전원 투입후 또는 리셋트 후에 있어서의 최초의 리드신호 입력시에 지연기(3a)를 동작시켜 코드발생기(3b)로부터 코드 0001을 출력한다. 또한 입출력 인터페이스(7)는 소정시간 20msec만큼 지연시키는 지연기(7a)와, 미리 기억된 코드 0002를 출력하는 코드발생기(7b)를 내장하고 있으며, 전원 투입후 또는 리셋트 후에 있어서의 최초의 리드신호 입력시에 지연기(7a)를 동작시켜서 코드발생기(7b)로부터 코드 0002를 출력한다.

CPU(1)와 이들 주변장치, 즉 ROM(3), RAM(5) 및 입출력 인터페이스(7) 사이의 신호 경로를 다음에 설명한다.

CPU(7)와 이들 주변장치 사이에는 주된 신호선으로서 어드레스버스(B1) 및 데이터버스(B2)가 접속되어 있다. 다시 콘트롤버스로서 CPU(1)와 이들 주변장치 사이에 리드 신호선(L1)이 접속되고 CPU(1)와 RAM(5) 및 입출력 인터페이스(7) 사이에 라이트 신호선(L2)이 접속되어 있다.

그리고 ROM(3) 및 입출력 인터페이스(7)가 접속되는 각각의 리드신호선(L1)의 도중에는 앤드(AND)회로(21),(23)이 설치되어 있다. 앤드회로(21)의 다른 쪽 입력단자에는 CPU(1)로부터의 제어신호선(L3)이 인버터회로(25)를 통해 접속되고, 또한 앤드회로(23)의 다른 쪽 입력단자에는 CPU로부터의 제어신호선(L4)가 인버터(27)를 통하여 접속되어 있다.

이어서 CPU(1)와 이들 주변장치 사이에서 어떻게 데이터의 교환이 이뤄지는 것을 설명한다.

RAM(5)에 데이터를 써넣는 경우에는, 우선 CPU(1)는 쓰고자 하는 번지를 어드레스버스(B1)에 출력한다. RAM(5)은 그 번지의 메모리 셀만을 데이터버스(B2)에 접속한다. 다음으로 CPU(1)는 데이터를 그 데이터버스(B2)로부터 출력시킴과 동시에 라이트 신호를 라이트 신호선(L2)으로부터 출력한다. RAM(5)은 그 데이터버스(B2)상의 데이터를 그 번지의 메모리 셀에 써넣는다.

한편, RAM(5)으로부터 데이터를 읽는 경우에는 우선, CPU(1)로부터 읽고자 하는 번지를 어드레스버스(B1)에서 출력한다. RAM(5)은 그 번지의 메모리 셀만을 데이터버스(B2)에 접속하고, 그 번지의 메모리 셀로부터 데이터를 데이터버스(B2)에 출력한다. 다음으로 CPU(1)는 리드신호를 리드 신호선(L1)으로부터 출력함과 동시에 그 데이터버스 상의 데이터를 읽는다.

ROM(판독전용 기억장치)(3)으로부터 데이터를 읽어 넣는 경우에는 상기 RAM(5)으로부터 데이터를 읽어 넣는 경우와 마찬가지의 데이터의 교환이 행하여진다. 더구나, 이 경우에는 CPU(1)로부터 출력되는 리드신호의 ROM(3)으로의 도달을 방해하여 ROM(3)으로부터의 데이터의 읽어들임을 불능케 할 수 있다.

CPU(1)로부터 신호선(L3)에 출력되는 신호가 저레벨(이하, 단순히 (L)로 기재)이면, 인터버회로(25)로부터 출력되는 신호는 고레벨(이하 단순히 (H)로 기재)이 되고, 리드신호는 AND회로(21)를 통하여 ROM(3)에 도달하나 이에 대해 CPU(1)로부터 신호선(L3)으로 출력되는 신호가 (H)가 되면, 인버터회로(25)로부터 출력되는 신호는 (L)이 되어 리드신호는 AND회로(21)에서 차단된 상태가 되기 때문이다.

입출력 인터페이스(7)로부터 데이터를 읽어 넣는 경우에도 ROM(3)으로부터 데이터를 읽어 넣는 경우와 마찬가지로 신호선(L4)에 출력되는 신호를 (H)로 함으로써 데이터의 읽어 넣기는 불능케 할 수 있다.

이리하여 CPU(1)은 주변장치와의 사이에서 데이터의 교환을 행하면서, (1)입상스윗치(13)의 검출신호를 받아 당첨램프(17)를 점등하면서 상품구슬의 배출을 행하는 처리.

(2)디지털 스타트 입상스위치(14)의 검출신호를 받아서 주역물의 디지털을 시동하고, 그 후 정지하는 처리.

(3) 그 디지털 정지시에 디지털의 그림무늬가 대당첨의 조합과 일치하는지 여부를 판정하여, 양자가 일치한다고 판정되었을 때 솔레노이드(19)를 구동하여 대입상 입구를 여는 처리.

(4)ROM(3) 등의 기억장치 등이 부정하게 바뀌어졌을 때의 실행을 금지하는 부정방지처리 등을 실행한다.

상기 (2)의 처리는 ROM(3)에 기억된 난수표를 읽어내며, 그 난수표에 의거한 그림무늬를 마찬가지로 ROM(3)에 기억된 그림무늬 데이터로부터 읽어내어 표시장치(18)에 순차 표시함으로써 이루어진다.

또한 상기 (1)-(3)의 처리는 ROM(3)으로부터 읽어낸 유기제어 프로그램에 의하여 실행되며, 또한 상기 (4)의 처리는 CPU(1)에 내장된 제어 프로그램에 의해 실행된다.

다음으로, 상기 (4)의 부정 방지처리에 대해 제3도의 평면도표에 따라서 상세하게 설명한다.

이 부정방지처리는 전원 투입후 또는 리셋트한 후, 최초로 실행된다.

처리가 개시되면, 우선 일람표 등의 각종 변수에 초기값을 설정하는 초기화처리를 실행한다(스텝100). 다음으로 ROM(3) 및 입출력 인터페이스(7)에 리드 신호선(L1)을 통하여 리드신호를 출력한다(스텝110).

이러한 결과, ROM(3)에서는 지연기(3a)가 동작하여 10msec 경과후, 코드발생기(3b)로부터 코드 0001이 출력된다. 또한 입출력 인터페이스(7)에서는 지연기(7a)가 동작하여 20msec 경과후, 코드발생기(7b)로부터 코드 0002가 출력된다.

CPU(1)운 스텝110의 실행후, ROM(3)으로부터 데이터의 출력이 있는지 여부를 판정하여(스텝120), 데이터 출력이 있다고 판정이 되면, ROM(3)으로부터 그 데이터인 코드 CROM을 취하여 넣는다(스텝130).

이어서 입출력 인터페이스(7)로부터 데이터의 출력이 있는지 여부를 판정하여(스텝140), 데이터 출력이 있다고 판정이 되면, 입출력 인터페이스(7)로부터 그 데이터인 코드 C10을 취하여 넣는다(스텝150).

이어서 스텝130으로 취하여 넣은 코드 CROM이 코드 0001과 동등한지 여부를 판정한다(스텝160). 여기에서 양자가 동등하다고 판정되면, 처리는 다음 스텝으로 옮겨지고 한편 양자가 동등하지 않다고 판정되면 ROM측의 신호선 L3가 접속된 포트(출입구)의 출력을(H)로 고성한다(스텝170).

이어서 스텝150에 취하여 넣은 코드 C10가 코드 0002와 동등한지 여부를 판정한다(스텝180). 여기에서 양자가 동등하다고 판정되면 처리는 다음 단계로 옮겨지고, 한편 양자가 동등하지 않다고 판정되면 입출력 인터페이스측의 신호선(L4)가 접속된 포트(출입구)의 출력을 (H)로 고정한다(스텝190).

그후 출구(EXIT)로 빠져서 본 부정방지처리를 종료한다.

이와 같은 구성의 부정방지처리에 의한 CPU(1)의 동작을 제4도의 타이밍 챠트에 의거하여 설명하겠다.

전원 투입후 또는 리셋트 후 우선 리드 신호선(L1)에 리드신호가 출력된다. 그 리드신호 출력시로부터 10msec 후에 ROM(3)으로부터 데이터버스(B2)를 통하여 코드의 데이터가 입력되고, 그 코드가 밀 정해진 0001이 아니면, ROM측의 신호선(L3)가 접속된 포트의 출력이 (H)로 고정된다. 그 결과 리드신호는 AND회로(21)에 차단되어 ROM(3)으로부터의 데이터의 읽어 넣기는 이후 불가능해진다. 또한 리드신호 출력시로부터 20msec 후에 입출력 인터페이스(7)로부터 데이터버스(B2)를 통하여 코드의 데이터가 입력되고, 그의 코드가 미리 정해진 0002가 아니면 입출력 인터페이스측의 신호선(L4)가 접속된 포트 출력이 (H)로 고정된다. 이 결과 리드신호는 AND회로(23)에서 차단되고, 입출력 인터페이스(7)로부터의 데이터 읽어 넣기는 이후 불가능해진다.

따라서 ROM(3)이 부정하게 교환된 경우에는 그 교환후의 ROM(3)에 의해 지연기(3a) 및 코드발생기(3b)가 마련되어 있을 리가 없고, 따라서 CPU(1)에 의해 실행되는 부정방지처리에 의하여 ROM측의 신호선(L3)에 (H)의 신호가 출력되어 ROM(3)로부터의 데이터의 읽어 넣기는 이후 불가능하게 된다. 그와 같은 결과, ROM(3)의 부정한 교환을 방지할 수 있으며, 승부구슬의 확률을 조작하는 부정을 방지할 수가 있다. 또한 입출력 인터페이스(7)에 대하여도 마찬가지로 부정한 교환을 방지할 수가 있다.

본 발명의 실시예 2를 다음에 설명하겠다.

실시예 1에서는 ROM(3) 및 입출력 인터페이스(7)에 입력되는 리드신호가 AND회로(21),(23)을 통하여 입력되어 있었으나, 이에 대신하여 본 실시예 2에서는 제5도에 나타내는 것처럼 ROM(3) 및 입출력 인터페이스(7)에 직접 리드신호가 입력되도록 구성되어 있다.

또한, 제6도에 나타내는 것처럼 CPU(1)로 실행되는 부정방지처리에 있어서 실시예1의 스텝170에 대체하여 미리 설정된 알람표의 제1셀 표(1)에 값 1을 대입하고(스텝200), 또한 실시예 1의 스텝190에 대체하여 그 표의 제2셀 표(2)에 값 1을 대입하도록 구성되어 있다(스텝210).

그리하여 CPU(1)로 실행하는 다른 처리로, 표의 각 셀에 값 1이 대입되어 있는지 여부를 판정하고, 표(1)에 값1이 대입되어 있는 경우, 이후의 CPU(1)로 실행되는 각종 처리에 있어서, ROM(3)으로부터의 데이터의 읽어 넣기를 금지하고, 또한, 표(2)에 값 1이 대입되어 있는 경우, 이후의 CPU(1)로 실행되는 각종 처리에 있어서 입출력 인터페이스(7)로부터의 데이터의 읽어 넣기를 금지한다.

그렇게 하여 구성된 본 실시예 2의 유기기기의 제어장치에서는 실시예 1과 마찬가지로 ROM(3) 및 입출력 인터페이스(7)의 부정한 교환을 방지하고, 승부구슬의 확률을 조작하는 등의 부정을 방지할 수가 있다. 더구나 본 실시예의 경우, ROM(3) 및 입출력 인터페이스(7)로부터의 데이터의 읽어 넣기를 금지하는 것을, CPU(1)로 실행되는 소프트(soft)에 의하여 실현되고 있기 때문에 구성이 간단하게 이루어진다.

그리고, 상기 실시예 1 및 실시예 2에서는 ROM(3)의 식별정보로서 0001의 코드를 설명의 간략화를 위해 채용하였는데, 본래는 기억수단에 격납되는 유기제어 프로그램의 일부 혹은 전부를 미리 부호화하고, 그 유기제어 프로그램의 실행부분에 상당하는 부호화정보를 식별정보로 하는 것이다. 또한, 이 식별정보는 항상 혹은 소정 또는 필요에 따른 타이밍으로 그 기억수단으로부터 CPU에 불러들이도록 하고, CPU는 그 부호화 정보가 정당하지 않다고 판정한 경우에, 그 기억수단으로의 억세스를 금지하도록 하여도 좋다. 이러한 구성에 의하면, 그 기억수단의 유기제어 프로그램이 부정한 변경까지도 방지할 수가 있다.

더욱이 상기 실시예 1 및 실시예 2에서는 실행불능화 수단(M1c)으로서 ROM으로부터의 데이터의 읽어 넣기를 금지하도록 구성되어 있었으나, 이에 대체하여 CPU의 동작자체를 정지시키고, 유기제어 프로그램의 실행을 불능화 시키도록 구성하여도 좋다.

이상, 본 발명의 몇 개의 실시예를 상술하여 왔으나 이 발명은 이러한 실시예에 하등 한정되는 것은 아니고, 본 발명의 요지를 벗어나지 않는 범위에서 다양한 태양으로 실시할 수가 있는 것은 물론이다.

이상 상술한 바와 같이 본 발명의 유기기기의 제어장치에 의하면 중앙처리장치에서 실행되는 유기제어 프로그램을 기억하는 ROM 등의 기억수단의 부정한 교환을 방지할 수 있고, 예컨대 파친코기에서는 승부구슬의 확률을 조작하는 부정을 방지할 수가 있다.

Claims (1)

1. 중앙처리장치와 그 중앙처리장치로 실행되는 처리를 결정한 유기제어 프로그램을 기억하는 기억수단을 갖추고, 유기기기의 동작을 제어하는 유기기기의 제어장치에 있어서, 상기 기억수단은 상기 유기제어 프로그램의 적어도 일부와 상관이 있는 식별정보를 기억하는 식별정보 기억부를 갖춘 동시에, 상기 중앙처리장치는 상기 식별정보 기억부로부터 상기 식별정보를 불러들이는 식별정보 불러들임 수단과, 그 불러들인 식별정보가 비교용 식별정보와 일치하고 있는지의 여부를 판정하는 식별정보 판정수단과, 그 식별정보 판정수단으로 양자가 일치하고 있지 않다고 판정되었을 때, 상기 기억수단에 기억된 유기제어 프로그램의 실행을 불능케 하는 실행불능화 수단을 갖춘 것을 특징으로 하는 유기기기의 제어장치.