JPH0439964A - Ｄｒａｍセルとｄｒａｍセルの積層型キャパシタ及びその製造方法 - Google Patents
Ｄｒａｍセルとｄｒａｍセルの積層型キャパシタ及びその製造方法Info
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- JPH0439964A JPH0439964A JP2226835A JP22683590A JPH0439964A JP H0439964 A JPH0439964 A JP H0439964A JP 2226835 A JP2226835 A JP 2226835A JP 22683590 A JP22683590 A JP 22683590A JP H0439964 A JPH0439964 A JP H0439964A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はＤＲＡＭセルに関する。特にハロウ（ｈｏｌｌ
ｏｗ）型のストレジ電極を持つＤＲＡＭセルの積層型キ
ャパシタの構造及びその製造方法に関する。
ｏｗ）型のストレジ電極を持つＤＲＡＭセルの積層型キ
ャパシタの構造及びその製造方法に関する。
〈従来の技術と解決しようとする課題〉半導体メモリ装
置、特にダイナミックＲＡＭ（ｄｙｎａｍｉｃ ＲＡ
Ｍ ：以下ＤＲＡＭと称する）は高集積化に依る構造的
縮小のためキャパシタの容量が小さくなるが、セルの大
きさが小さくなっても充分に大容量を持つキャパシタを
具現することが切望されている。
置、特にダイナミックＲＡＭ（ｄｙｎａｍｉｃ ＲＡ
Ｍ ：以下ＤＲＡＭと称する）は高集積化に依る構造的
縮小のためキャパシタの容量が小さくなるが、セルの大
きさが小さくなっても充分に大容量を持つキャパシタを
具現することが切望されている。
ＤＲＡＭセルのキャパシタ容量を大きくする構造として
は、トレンチ（ｔｒｅｎｃｈ）型と積層型の構造がある
。トレンチ型は基板にトレンチを形成した後、トレンチ
の内壁にストレジ電極を形成し、トレンチをプレート（
ｐｌａｔｅ）電極で満たした形態である。一方積層型は
基板上にストレジ電極を積層して拡張されたストレジ電
極の表面積を利用してキャパシタの容量を増加するもの
である。
は、トレンチ（ｔｒｅｎｃｈ）型と積層型の構造がある
。トレンチ型は基板にトレンチを形成した後、トレンチ
の内壁にストレジ電極を形成し、トレンチをプレート（
ｐｌａｔｅ）電極で満たした形態である。一方積層型は
基板上にストレジ電極を積層して拡張されたストレジ電
極の表面積を利用してキャパシタの容量を増加するもの
である。
しかしトレンチ型のキャパシタ構造は制限された表面積
上で容量を大きくすることが出来るが、素子間の距離が
挾くなる等の高集積化においては隣接するトレンチ間の
良好な絶縁が困難である。
上で容量を大きくすることが出来るが、素子間の距離が
挾くなる等の高集積化においては隣接するトレンチ間の
良好な絶縁が困難である。
一方積層型は基板上で拡張する余裕が十分あるのでトレ
ンチに比べて容量を大きくするのに有利な点がある。
ンチに比べて容量を大きくするのに有利な点がある。
従来の積層型キャパシタの構造が第４図に示されている
。
。
第４図のキャパシタは素子分離酸化膜２とソース及びド
レイン領域３．４とワードライン５及びビットライン１
１０と絶縁膜６が形成された基板１上でソース領域３と
接触したヒレ（ｆｉｎ）形状のストレジ電極７と誘電膜
８及びプレート電極９から構成されている。基板１の上
部前面にはＤＲＡＭセルの素子保護膜１１１が形成され
ている。
レイン領域３．４とワードライン５及びビットライン１
１０と絶縁膜６が形成された基板１上でソース領域３と
接触したヒレ（ｆｉｎ）形状のストレジ電極７と誘電膜
８及びプレート電極９から構成されている。基板１の上
部前面にはＤＲＡＭセルの素子保護膜１１１が形成され
ている。
ヒレ（ｆｉｎ）構造のストレジ電極７は多層のポリシリ
コンと酸化膜を交代に積層及び食刻した後、層と層の間
に残っている酸化膜を全部除去し、その後に誘電膜８と
プレート電極９を形成する。
コンと酸化膜を交代に積層及び食刻した後、層と層の間
に残っている酸化膜を全部除去し、その後に誘電膜８と
プレート電極９を形成する。
しかしこの様な従来の製造方法においては、誘電膜８を
形成する前に層間の酸化膜を除去するために基板を酸化
膜食刻溶液に浸す時、ストレジ電極７の翼部分７１．７
２が離れる危険性が有る。
形成する前に層間の酸化膜を除去するために基板を酸化
膜食刻溶液に浸す時、ストレジ電極７の翼部分７１．７
２が離れる危険性が有る。
即ちヒレ（ｆｉｎ）の翼部分７１．７２は、層間の酸化
膜が全部除去されて支持層がなくなると緩んだ状態にな
り、翼部分７１．７２の連結部位が弱くなってたれ下が
るか或いは離れてしまう。この様になると工程の信転性
が低下することは勿論、多層の積層型キャパシタを製造
する工程に限界が生じる。
膜が全部除去されて支持層がなくなると緩んだ状態にな
り、翼部分７１．７２の連結部位が弱くなってたれ下が
るか或いは離れてしまう。この様になると工程の信転性
が低下することは勿論、多層の積層型キャパシタを製造
する工程に限界が生じる。
従って本発明の目的は、ＤＲＡＭセルの積層型キャパシ
タにおいて構造の安定性を期する積層型キャパシタ及び
その製造方法を提供することにある。
タにおいて構造の安定性を期する積層型キャパシタ及び
その製造方法を提供することにある。
本発明の別の目的はＤＲＡＭセルのキャパシタ容量を大
きくする方法を提供することにある。
きくする方法を提供することにある。
く課題を解決するための手段〉
上記の目的を達成する為に本発明のＤＲＡＭセルは、ソ
ース領域と接触しソース領域の左右側上部で基板面と平
行に伸長する第１ポリシリコン層と、第１ポリシリコン
層の両端から基板の上部方向に伸長するブリッジポリシ
リコン層と、ブリッジポリシリコン層と接触し第１ポリ
シリコン層と平行に伸長する第２ポリシリコン層と、第
１ポリシリコン層、ブリッジポリシリコン層及び第２ポ
リシリコン層の表面と接触する誘電膜と、誘電膜の表面
に接触した第３ポリシリコン層とから成るキャパシタを
備えるものであり、 また本発明のＤＲＡＭセルの積層型キャパシタは、スト
レジ電極が少なくとも２層以上の複数のポリシリコン層
と、この複数のポリシリコン層の両端部で複数のポリシ
リコン層を連結するブリッジポリシリコン層とから構成
され、 更に本発明のＤＲＡＭセルの積層型キャパシタの製造方
法として、半導体基板上にビットラインを形成した後、
層間絶縁膜と窒化膜及び第１酸化膜を塗布する第１工程
、ソース領域の上部にある第１酸化膜、窒化膜及び層間
絶縁膜を順次食刻してソース領域の表面を露出させる接
触開口を形成する第２工程、基板全面に第１ポリシリコ
ン層を沈積させる第３工程、ポリシリコン層の上面に接
触開口が充分に満たされる様に第２酸化膜を塗布した後
、接触開口の上部を除外した残りの部分の酸化膜を選択
食刻する第４工程、基板全面に第２ポリシリコン層を沈
積させる第５工程、第１ポリシリコン層と第２ポリシリ
コン層が接触する所定部分を除外した残り部分の第１及
び第２ポリシリコン層を選択食刻する第６工程、第１及
び第２酸化膜を除去する第７工程、第１及び第２ポリシ
リコン層の露出された表面に誘電膜を形成する第８工程
、誘電膜の表面に第３ポリシリコン層を形成する第９工
程からなる製造方法としたものである。
ース領域と接触しソース領域の左右側上部で基板面と平
行に伸長する第１ポリシリコン層と、第１ポリシリコン
層の両端から基板の上部方向に伸長するブリッジポリシ
リコン層と、ブリッジポリシリコン層と接触し第１ポリ
シリコン層と平行に伸長する第２ポリシリコン層と、第
１ポリシリコン層、ブリッジポリシリコン層及び第２ポ
リシリコン層の表面と接触する誘電膜と、誘電膜の表面
に接触した第３ポリシリコン層とから成るキャパシタを
備えるものであり、 また本発明のＤＲＡＭセルの積層型キャパシタは、スト
レジ電極が少なくとも２層以上の複数のポリシリコン層
と、この複数のポリシリコン層の両端部で複数のポリシ
リコン層を連結するブリッジポリシリコン層とから構成
され、 更に本発明のＤＲＡＭセルの積層型キャパシタの製造方
法として、半導体基板上にビットラインを形成した後、
層間絶縁膜と窒化膜及び第１酸化膜を塗布する第１工程
、ソース領域の上部にある第１酸化膜、窒化膜及び層間
絶縁膜を順次食刻してソース領域の表面を露出させる接
触開口を形成する第２工程、基板全面に第１ポリシリコ
ン層を沈積させる第３工程、ポリシリコン層の上面に接
触開口が充分に満たされる様に第２酸化膜を塗布した後
、接触開口の上部を除外した残りの部分の酸化膜を選択
食刻する第４工程、基板全面に第２ポリシリコン層を沈
積させる第５工程、第１ポリシリコン層と第２ポリシリ
コン層が接触する所定部分を除外した残り部分の第１及
び第２ポリシリコン層を選択食刻する第６工程、第１及
び第２酸化膜を除去する第７工程、第１及び第２ポリシ
リコン層の露出された表面に誘電膜を形成する第８工程
、誘電膜の表面に第３ポリシリコン層を形成する第９工
程からなる製造方法としたものである。
〈実 施 例〉
以下本発明を添付した図面を参照して詳細に説明する。
第１図は本発明に依る積層型キャパシタを持つＤＲＡＭ
セルの平面図である。
セルの平面図である。
第１図には、トランジスタのソース及びドレイン領域が
ある活性領域３０と、キャパシタのストレジ電極２２と
、ソース及びストレジ電極２２を連結する接触開口３２
と、ワードライン１４及びビットライン１６と、所定の
フォトレジストパタン３３が図示されている。
ある活性領域３０と、キャパシタのストレジ電極２２と
、ソース及びストレジ電極２２を連結する接触開口３２
と、ワードライン１４及びビットライン１６と、所定の
フォトレジストパタン３３が図示されている。
所定のフォトレジストパタン３３は多層のポリシリコン
層を連結するためのマスクバタンであり、下記の製造工
程上で表われる。上記平面図上では本発明に依る具体的
なストレジ電極の形態が図示されていないが、フォトレ
ジストパタン３３とストレジ電極２２が重なっていない
部分３４が多層のポリシリコン層が連結される部分にな
り、結局ストレジ電極２２は円筒形の構造になることが
推定される。そして図示されていないプレート電極はス
トレジ電極２２の内部及び外部に亘って形成される。
層を連結するためのマスクバタンであり、下記の製造工
程上で表われる。上記平面図上では本発明に依る具体的
なストレジ電極の形態が図示されていないが、フォトレ
ジストパタン３３とストレジ電極２２が重なっていない
部分３４が多層のポリシリコン層が連結される部分にな
り、結局ストレジ電極２２は円筒形の構造になることが
推定される。そして図示されていないプレート電極はス
トレジ電極２２の内部及び外部に亘って形成される。
第２図は第１図の切断線ａ−ａに沿うＤＲＡＭセルの断
面図である。
面図である。
第１図と関連して、第２図に図示された本発明のキャパ
シタ構造を説明すれば下記の通りである。
シタ構造を説明すれば下記の通りである。
素子分離酸化膜１１と、トランジスタのソース及ヒトレ
イン領域１２．１３と、ワードライン１４及びビットラ
イン１６が形成された半導体基板に層間絶縁膜１５と窒
化膜１７が順次塗布されている。ここでキャパシタのス
トレジ電極２２はトランジスタのソース領域１２に接触
して円筒型或いはハロウ型に成っている。すなわちソー
ス領域１２と接触しソース領域１２の左右側上部で半導
体基板１０と平行に延びた第１ポリシリコン層１９と第
１ポリシリコン層１９の両端部から基板の上部方向に延
びたブリッジポリシリコン層（ｂｒｉｄｇｅ ｐｏｌｙ
ｓｉｌｉｃｏｎ １ａｙｅｒ） ２３とブリッジポリ
シリコン層２３の上端に接触し第１ポリシリコン層１９
と平行に延びた第２ポリシリコン層２１から成っている
。
イン領域１２．１３と、ワードライン１４及びビットラ
イン１６が形成された半導体基板に層間絶縁膜１５と窒
化膜１７が順次塗布されている。ここでキャパシタのス
トレジ電極２２はトランジスタのソース領域１２に接触
して円筒型或いはハロウ型に成っている。すなわちソー
ス領域１２と接触しソース領域１２の左右側上部で半導
体基板１０と平行に延びた第１ポリシリコン層１９と第
１ポリシリコン層１９の両端部から基板の上部方向に延
びたブリッジポリシリコン層（ｂｒｉｄｇｅ ｐｏｌｙ
ｓｉｌｉｃｏｎ １ａｙｅｒ） ２３とブリッジポリ
シリコン層２３の上端に接触し第１ポリシリコン層１９
と平行に延びた第２ポリシリコン層２１から成っている
。
ブリッジ及び第１、第２ポリシリコン層２３．１９．２
１から構成されたストレジ電極２２の内面及び外面には
誘電膜２４とプレート電極２５が形成されている。ここ
でブリッジポリシリコン層２３は第１図に図示した多層
ポリシリコン層間の連結部分３４になる。
１から構成されたストレジ電極２２の内面及び外面には
誘電膜２４とプレート電極２５が形成されている。ここ
でブリッジポリシリコン層２３は第１図に図示した多層
ポリシリコン層間の連結部分３４になる。
この様なストレジ電極２２の構造は第１、ブリッジ及び
第２ポリシリコン層１９．２３．２１でかこまれた内面
と外面をキャパシタの面積として利用することが出来、
ヒレの翼部分が上下層間にお互いに連結されているので
工程進行中に構造的安定性を図ることが出来る。
第２ポリシリコン層１９．２３．２１でかこまれた内面
と外面をキャパシタの面積として利用することが出来、
ヒレの翼部分が上下層間にお互いに連結されているので
工程進行中に構造的安定性を図ることが出来る。
第３Ａ〜３Ｈ図は、各々本発明に依る積層キャパシタの
製造方法を順次示す工程図である。第３Ａ〜３Ｈ図を参
照して本発明の製造方法を説明する。
製造方法を順次示す工程図である。第３Ａ〜３Ｈ図を参
照して本発明の製造方法を説明する。
先ず第３Ａ図で、半導体基板１０に素子分離酸化膜１１
と、トランジスタのソース及びドレイン領域１２．１３
と、ワードライン１４及びビットライン１６を形成し、
基板全面に層間絶縁膜１５と窒化膜１７を塗布した後、
第１酸化膜１８を塗布する。ここで上記窒化膜１７は後
の工程で食刻停止用に使用される。
と、トランジスタのソース及びドレイン領域１２．１３
と、ワードライン１４及びビットライン１６を形成し、
基板全面に層間絶縁膜１５と窒化膜１７を塗布した後、
第１酸化膜１８を塗布する。ここで上記窒化膜１７は後
の工程で食刻停止用に使用される。
次に第３Ｂ図で、第１酸化膜１８上に第１フオトレジス
トパタン３１を形成した後、ソース領域１２の上部に位
置した第１酸化膜１８、窒化ｗｉ１１７及び層間絶縁膜
１５を順次食刻してソース領域１２の表面を露出する第
１開口（接触開口）３２を形成する。
トパタン３１を形成した後、ソース領域１２の上部に位
置した第１酸化膜１８、窒化ｗｉ１１７及び層間絶縁膜
１５を順次食刻してソース領域１２の表面を露出する第
１開口（接触開口）３２を形成する。
その後第３Ｃ図に示す如（、基板全面に５００〜２００
０人の第１ポリシリコンＪｉｉ１９を第１開口（接触開
口）３２の内面と基板の表面に沿って沈積させる。
０人の第１ポリシリコンＪｉｉ１９を第１開口（接触開
口）３２の内面と基板の表面に沿って沈積させる。
第３Ｄ図で第１開口３２が満たされる程度に基板全面に
第２酸化膜２０を形成した後、第２フオトレジストパタ
ン３３が第２酸化膜２ｏ上に形成され、そして第１開口
３２の上部を塗布した領域を除外した領域にある第２酸
化膜２ｏを選択的に食刻する。
第２酸化膜２０を形成した後、第２フオトレジストパタ
ン３３が第２酸化膜２ｏ上に形成され、そして第１開口
３２の上部を塗布した領域を除外した領域にある第２酸
化膜２ｏを選択的に食刻する。
次に第３Ｅ図で、基板全面に第１ポリシリコン層１９と
同一な厚さの第２ポリシリコン層２１を沈積させる。こ
の時第２ポリシリコン層２１は第３Ｄ図に示す工程でパ
タニングされた第２酸化膜２０が形成された部分を除外
した残りの部分で第１ポリシリコン層１９と接触する。
同一な厚さの第２ポリシリコン層２１を沈積させる。こ
の時第２ポリシリコン層２１は第３Ｄ図に示す工程でパ
タニングされた第２酸化膜２０が形成された部分を除外
した残りの部分で第１ポリシリコン層１９と接触する。
第３Ｆ図で、第２ポリシリコン層２１上に第３フオトレ
ジストパタン３４を形成した後、第２酸化膜２０の上面
及び左右側の隣接した部分を除外した残りの部分にある
第２ポリシリコン層２１を選択食刻する。ここで第３フ
オトレジストバタン３４は第１ポリシリコン層１９と第
２ポリシリコン層２１を連結してストレジ電極の形態を
最終的に作るバタンであるので、第１フオトレジストパ
タン３３よりも広く塗布しなければならない。第２ポリ
シリコン層２１の選択食刻が完了すれば第３Ｆ図に示す
如く、第２酸化膜２０の両端に隣接した部分で第１及び
第２ポリシリコン層１９．２１が連結されるブリッジポ
リシリコン層２３が形成される。これは第１図の平面図
に図示された部分３４と同一な領域である。結局ブリッ
ジポリシリコン層２３を含む第２ポリシリコン層２１と
第１ポリシリコン層１９はストレジ電極２２を形成する
ことになる。
ジストパタン３４を形成した後、第２酸化膜２０の上面
及び左右側の隣接した部分を除外した残りの部分にある
第２ポリシリコン層２１を選択食刻する。ここで第３フ
オトレジストバタン３４は第１ポリシリコン層１９と第
２ポリシリコン層２１を連結してストレジ電極の形態を
最終的に作るバタンであるので、第１フオトレジストパ
タン３３よりも広く塗布しなければならない。第２ポリ
シリコン層２１の選択食刻が完了すれば第３Ｆ図に示す
如く、第２酸化膜２０の両端に隣接した部分で第１及び
第２ポリシリコン層１９．２１が連結されるブリッジポ
リシリコン層２３が形成される。これは第１図の平面図
に図示された部分３４と同一な領域である。結局ブリッ
ジポリシリコン層２３を含む第２ポリシリコン層２１と
第１ポリシリコン層１９はストレジ電極２２を形成する
ことになる。
次に第３Ｇ図で、基板を酸化物食刻溶液に沈積させて残
っている第１及び第２酸化膜１８．２０を全部除去する
。図示した如く酸化膜が全部除去された状態のストレジ
電極２２は内部が空いている円筒型の構造をもつので従
来の構造の様にブリッジポリシリコン層２３がないヒレ
構造で見られる翼部分の欠陥が発生しない安定した構造
になっていることが判る。そしてこの時、窒化膜１７は
その下部の層間絶縁膜１５が食刻されないようにする。
っている第１及び第２酸化膜１８．２０を全部除去する
。図示した如く酸化膜が全部除去された状態のストレジ
電極２２は内部が空いている円筒型の構造をもつので従
来の構造の様にブリッジポリシリコン層２３がないヒレ
構造で見られる翼部分の欠陥が発生しない安定した構造
になっていることが判る。そしてこの時、窒化膜１７は
その下部の層間絶縁膜１５が食刻されないようにする。
次に第３Ｈ図で、ストレジ電極２２の内外面に誘電膜２
４を形成した後、キャパシタのプレート電極になる第３
ポリシリコン層２５を沈積させて積層型キャパシタを完
成する。
４を形成した後、キャパシタのプレート電極になる第３
ポリシリコン層２５を沈積させて積層型キャパシタを完
成する。
ここで誘電膜２４はシリコン酸化物或いはＯＮＯ膜（Ｏ
ｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ ｆｉｌｍ）を
使用することが出来る。
ｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ ｆｉｌｍ）を
使用することが出来る。
本発明の実施例を示す第２図には一つのキャパシタだけ
が図示されているが、一つの半導体基板上で多数のトラ
ンジスタを製造した後、数個を同時に製造することが出
来ることはこの分野の通常の知識を持った者には容易に
理解し得る。また上記の本発明の製造方法では６４メガ
ビット級以上のメモリ装置は勿論、ストレジ電極を３層
以上の構造まで作ることが出来るので高集積メモリ装置
であってもキャパシタの大容量化が容易に達成されるこ
とが判る。
が図示されているが、一つの半導体基板上で多数のトラ
ンジスタを製造した後、数個を同時に製造することが出
来ることはこの分野の通常の知識を持った者には容易に
理解し得る。また上記の本発明の製造方法では６４メガ
ビット級以上のメモリ装置は勿論、ストレジ電極を３層
以上の構造まで作ることが出来るので高集積メモリ装置
であってもキャパシタの大容量化が容易に達成されるこ
とが判る。
〈発明の効果〉
上述した如く本発明は、多層のストレジ電極を持つＤＲ
ＡＭセルの積層キャパシタにおいてストレジ電極を内部
が空いている円筒型の構造としたので、翼部分の連結部
位が弱くなってたれ下がるか或いは離れてしまうという
ような製造工程上の欠陥が発生する従来のヒレ構造の問
題点を解決する効果がある。
ＡＭセルの積層キャパシタにおいてストレジ電極を内部
が空いている円筒型の構造としたので、翼部分の連結部
位が弱くなってたれ下がるか或いは離れてしまうという
ような製造工程上の欠陥が発生する従来のヒレ構造の問
題点を解決する効果がある。
また本発明は、安定した構造を持ち、且つ大容量のキャ
パシタを製造することが出来るので、ＤＲＡＭセル製造
に対する信転性を向上させるという利点がある。
パシタを製造することが出来るので、ＤＲＡＭセル製造
に対する信転性を向上させるという利点がある。
第１図は本発明に係るＤＲＡＭセルの平面図、第２図は
第１図中ａ−ａ線に沿う断面図、第３Ａ〜３Ｈ図は、各
々本発明に係るＤＲＡＭセルの積層型キャパシタの製造
工程を順次示す工程図、そして 第４図は従来のＤＲＡＭのキャパシタを示す第２図相当
の断面図である。 １０ −・ 半導体基板 １１ 素子分離酸化膜 １２ − ソース領域 １３ − ドレイン領域 １５ − 絶縁膜 １７ − 窒化膜 １９ − 第１ポリシリコン層 ２０ − 酸化膜 ２１ − 第２ポリシリコン層 ２２ − ストレジ電極 ２３ − ブリッジポリシリコン層 ２４− 誘電膜 ２５ − 第３ポリシリコン層 区 綜 区 綜
第１図中ａ−ａ線に沿う断面図、第３Ａ〜３Ｈ図は、各
々本発明に係るＤＲＡＭセルの積層型キャパシタの製造
工程を順次示す工程図、そして 第４図は従来のＤＲＡＭのキャパシタを示す第２図相当
の断面図である。 １０ −・ 半導体基板 １１ 素子分離酸化膜 １２ − ソース領域 １３ − ドレイン領域 １５ − 絶縁膜 １７ − 窒化膜 １９ − 第１ポリシリコン層 ２０ − 酸化膜 ２１ − 第２ポリシリコン層 ２２ − ストレジ電極 ２３ − ブリッジポリシリコン層 ２４− 誘電膜 ２５ − 第３ポリシリコン層 区 綜 区 綜
Claims (9)
- （１）半導体基板上に形成された素子分離酸化膜１１と
ソース及びドレイン領域１２、１３を備えるＤＲＡＭセ
ルにおいて、 上記ソース領域１２と接触しソース領域１２の左右側上
部で基板面と平行に伸長する第１ポリシリコン層１９と
、 第１ポリシリコン層１９の両端から基板の上部方向に伸
長するブリッジポリシリコン層２３と、ブリッジポリシ
リコン層２３と接触し第１ポリシリコン層１９と平行に
伸長する第２ポリシリコン層２１と、 第１、ブリッジ及び第２ポリシリコン層１９、２３、２
１の表面と接触する誘電膜２４と、誘電膜２４の表面に
接触した第３ポリシリコン層２５と、 から成るキャパシタを備えたことを特徴とするＤＲＡＭ
セル。 - （２）第１、ブリッジ及び第２ポリシリコン層１９、２
３、２１が一つのストレジ電極を構成することを特徴と
する請求項１に記載のＤＲＡＭセル。 - （３）第３ポリシリコン層２５がプレート電極であるこ
とを特徴とする請求項１に記載のＤＲＡＭセル。 - （４）ブリッジポリシリコン層２３が第１及び第２ポリ
シリコン層１９、２１を連結する部分であることを特徴
とする請求項１に記載のＤＲＡＭセル。 - （５）ストレジ電極とプレート電極を持つＤＲＡＭセル
の積層型キャパシタにおいて、 上記ストレジ電極が、 少なくとも２層以上の複数のポリシリコン層と、上記複
数のポリシリコン層の両端部で上記複数のポリシリコン
層を連結するブリッジポリシリコン層と、 から構成されることを特徴とするＤＲＡＭセルの積層キ
ャパシタ。 - （６）連続的に行われる下記各工程からなる、素子分離
酸化膜１１とソース及びドレイン領域１２、１３が形成
された半導体基板上にＤＲＡＭセルの積層型キャパシタ
を製造する方法。 半導体基板１０上にビットライン１６を形成した後、層
間絶縁膜１５と窒化膜１７及び第１酸化膜１８を塗布す
る第１工程 ソース領域１２の上部にある第１酸化膜１８、窒化膜１
７及び層間絶縁膜１５を順次食刻してソース領域１２の
表面を露出させる接触開口３２を形成する第２工程 基板全面に第１ポリシリコン層１９を沈積させる第３工
程 ポリシリコン層１９の上面に接触開口３２が充分に満た
される様に第２酸化膜２０を塗布した後、接触開口３２
の上部を除外した残りの部分の酸化膜２０を選択食刻す
る第４工程 基板全面に第２ポリシリコン層２１を沈積させる第５工
程 第１ポリシリコン層１９と第２ポリシリコン層２１が接
触する所定部分を除外した残り部分の第１及び第２ポリ
シリコン層を選択食刻する第６工程 第１及び第２酸化膜を除去する第７工程 第１及び第２ポリシリコン層１９、２１の露出された表
面に誘電膜２４を形成する第８工程誘電膜２４の表面に
第３ポリシリコン層２５を形成する第９工程 - （７）上記第６工程で第１ポリシリコン層１９及び第２
ポリシリコン層２１が第２酸化膜２０の両端部と隣接し
た部分で接触することを特徴とする請求項６に記載のＤ
ＲＡＭセルの積層型キャパシタの製造方法。 - （８）第１及び第２ポリシリコン層１９、２１がキャパ
シタのストレジ電極となることを特徴とする請求項６ま
たは７に記載のＤＲＡＭセルの積層型キャパシタの製造
方法。 - （９）第３ポリシリコン層２５がキャパシタのプレート
電極となることを特徴とする請求項６に記載のＤＲＡＭ
セルの積層型キャパシタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900008288A KR920001716A (ko) | 1990-06-05 | 1990-06-05 | 디램셀의 적층형 캐패시터의 구조 및 제조방법 |
| KR90-8288 | 1990-06-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0439964A true JPH0439964A (ja) | 1992-02-10 |
| JPH0724283B2 JPH0724283B2 (ja) | 1995-03-15 |
Family
ID=19299819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2226835A Expired - Lifetime JPH0724283B2 (ja) | 1990-06-05 | 1990-08-30 | Ｄｒａｍセルとｄｒａｍセルの積層型キャパシタ及びその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5095346A (ja) |
| JP (1) | JPH0724283B2 (ja) |
| KR (1) | KR920001716A (ja) |
| DE (1) | DE4027074A1 (ja) |
| FR (1) | FR2662850A1 (ja) |
| GB (1) | GB2244862A (ja) |
| IT (1) | IT1242360B (ja) |
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| US6211036B1 (en) | 1998-09-04 | 2001-04-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an improved capacitor structure, and a method of manufacturing the same |
| JP2009113727A (ja) * | 2007-11-08 | 2009-05-28 | Toyota Motor Corp | ステアリング装置 |
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| JP2818964B2 (ja) * | 1990-03-30 | 1998-10-30 | 三菱電機株式会社 | 積層構造の電荷蓄積部を有する半導体記憶装置の製造方法 |
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| US5153813A (en) * | 1991-10-31 | 1992-10-06 | International Business Machines Corporation | High area capacitor formation using dry etching |
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- 1990-08-21 FR FR9010511A patent/FR2662850A1/fr not_active Withdrawn
- 1990-08-27 DE DE4027074A patent/DE4027074A1/de active Granted
- 1990-08-29 IT IT48239A patent/IT1242360B/it active IP Right Grant
- 1990-08-30 JP JP2226835A patent/JPH0724283B2/ja not_active Expired - Lifetime
- 1990-08-31 US US07/575,666 patent/US5095346A/en not_active Expired - Lifetime
- 1990-08-31 GB GB9018965A patent/GB2244862A/en not_active Withdrawn
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| DE4027074A1 (de) | 1992-01-09 |
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