JPH05198768A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH05198768A JPH05198768A JP4008617A JP861792A JPH05198768A JP H05198768 A JPH05198768 A JP H05198768A JP 4008617 A JP4008617 A JP 4008617A JP 861792 A JP861792 A JP 861792A JP H05198768 A JPH05198768 A JP H05198768A
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- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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Abstract
(57)【要約】
【目的】 積層型キャパシタの容量を増大させることで
ある。 【構成】 キャパシタの下部電極は導電性を有する複数
の積層構造を有する。積層体からなる下部電極の側面
は、エッチングレートの差を利用した選択的エッチング
により凹凸面が形成される。誘電体層は、凹凸の側面を
有する下部電極の表面を覆って形成される。さらに、上
部電極は誘電体層の表面を覆う。
ある。 【構成】 キャパシタの下部電極は導電性を有する複数
の積層構造を有する。積層体からなる下部電極の側面
は、エッチングレートの差を利用した選択的エッチング
により凹凸面が形成される。誘電体層は、凹凸の側面を
有する下部電極の表面を覆って形成される。さらに、上
部電極は誘電体層の表面を覆う。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、いわゆるスタックトタイプキャパシタの容量
を拡大し得るキャパシタ構造の改善およびその製造方法
に関するものである。
し、特に、いわゆるスタックトタイプキャパシタの容量
を拡大し得るキャパシタ構造の改善およびその製造方法
に関するものである。
【０００２】
【従来の技術】半導体受動素子の１つであるキャパシタ
は、基本的に２つの電極層と、その間に積層される誘電
体層から構成される。キャパシタの容量は２つの電極間
の対向面積に比例し、誘電体層の厚みに反比例する。キ
ャパシタを有する半導体装置の代表的なものに、ＤＲＡ
Ｍ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）がある。ＤＲＡＭは、高集積化の要求に伴
って、キャパシタを含むメモリセルの領域が縮小化され
ている。このために、キャパシタは所定の記憶容量を確
保すべく種々の形状のものが考案されている。図１８
は、いわゆるスタックトタイプキャパシタを有するＤＲ
ＡＭのメモリセルの断面構造図である。ＤＲＡＭのメモ
リセル３は１つのトランスファーゲートトランジスタ４
と１つのキャパシタ５とから構成されている。トランス
ファーゲートトランジスタ４は、１対のソース・ドレイ
ン領域６、６とゲート絶縁膜７およびゲート電極８とを
備える。トランスファーゲートトランジスタ４の一方の
ソース・ドレイン領域６にはコンタクトホール１５を通
してビット線２が接続されている。キャパシタ５は下部
電極９、誘電体層１０および上部電極１１の積層構造を
有する。下部電極９は、ゲート電極８およびワード線１
ｄの表面を覆う絶縁層１２、１２の表面上に延在し、か
つその一部はトランスファーゲートトランジスタ４の一
方のソース・ドレイン領域６に接続されている。このよ
うに、下部電極９がシリコン基板４０の表面上に積層さ
れたキャパシタをスタックトタイプキャパシタと称す
る。スタックトタイプキャパシタは下部電極９をシリコ
ン基板４０の表面上に積上げることによって誘電体層１
０を介在して対向する下部電極９と上部電極１１との間
の対向面積を増大させている。
は、基本的に２つの電極層と、その間に積層される誘電
体層から構成される。キャパシタの容量は２つの電極間
の対向面積に比例し、誘電体層の厚みに反比例する。キ
ャパシタを有する半導体装置の代表的なものに、ＤＲＡ
Ｍ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）がある。ＤＲＡＭは、高集積化の要求に伴
って、キャパシタを含むメモリセルの領域が縮小化され
ている。このために、キャパシタは所定の記憶容量を確
保すべく種々の形状のものが考案されている。図１８
は、いわゆるスタックトタイプキャパシタを有するＤＲ
ＡＭのメモリセルの断面構造図である。ＤＲＡＭのメモ
リセル３は１つのトランスファーゲートトランジスタ４
と１つのキャパシタ５とから構成されている。トランス
ファーゲートトランジスタ４は、１対のソース・ドレイ
ン領域６、６とゲート絶縁膜７およびゲート電極８とを
備える。トランスファーゲートトランジスタ４の一方の
ソース・ドレイン領域６にはコンタクトホール１５を通
してビット線２が接続されている。キャパシタ５は下部
電極９、誘電体層１０および上部電極１１の積層構造を
有する。下部電極９は、ゲート電極８およびワード線１
ｄの表面を覆う絶縁層１２、１２の表面上に延在し、か
つその一部はトランスファーゲートトランジスタ４の一
方のソース・ドレイン領域６に接続されている。このよ
うに、下部電極９がシリコン基板４０の表面上に積層さ
れたキャパシタをスタックトタイプキャパシタと称す
る。スタックトタイプキャパシタは下部電極９をシリコ
ン基板４０の表面上に積上げることによって誘電体層１
０を介在して対向する下部電極９と上部電極１１との間
の対向面積を増大させている。
【０００３】図１９ないし図２２は、図１８に示すメモ
リセルの製造工程（第１工程ないし第４工程）を順に示
す製造工程断面図である。これらの図を用いて、メモリ
セルの製造工程について以下に説明する。
リセルの製造工程（第１工程ないし第４工程）を順に示
す製造工程断面図である。これらの図を用いて、メモリ
セルの製造工程について以下に説明する。
【０００４】まず、図１９を参照して、シリコン基板４
０の表面にＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）を用いてフィールド分離膜１３
を形成する。
０の表面にＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）を用いてフィールド分離膜１３
を形成する。
【０００５】次に、図２０に示すように、シリコン基板
４０の表面上にゲート絶縁膜７を介してゲート電極８を
形成し、同時にフィールド分離膜１３上の所定位置にワ
ード線１ｄを形成する。そして、ゲート電極８をマスク
として、シリコン基板４０中に１対の低濃度の不純物領
域を形成する。さらに、ゲート電極８およびワード線１
ｄの周囲を絶縁膜１２で覆う。そして、絶縁膜１２で覆
われたゲート電極８をマスクとしてシリコン基板４０中
に不純物を導入し、低濃度と高濃度の二重構造からなる
ソース・ドレイン領域６、６を形成する。
４０の表面上にゲート絶縁膜７を介してゲート電極８を
形成し、同時にフィールド分離膜１３上の所定位置にワ
ード線１ｄを形成する。そして、ゲート電極８をマスク
として、シリコン基板４０中に１対の低濃度の不純物領
域を形成する。さらに、ゲート電極８およびワード線１
ｄの周囲を絶縁膜１２で覆う。そして、絶縁膜１２で覆
われたゲート電極８をマスクとしてシリコン基板４０中
に不純物を導入し、低濃度と高濃度の二重構造からなる
ソース・ドレイン領域６、６を形成する。
【０００６】さらに、図２１に示すように、シリコン基
板４０上の全面に多結晶シリコン層を形成する。そし
て、多結晶シリコン層を所定の形状にパターニングする
ことによって、ゲート電極８の上部からフィールド分離
膜１３の上部にわたって延在し、かつ一方のソース・ド
レイン領域６と接続された下部電極９が形成される。
板４０上の全面に多結晶シリコン層を形成する。そし
て、多結晶シリコン層を所定の形状にパターニングする
ことによって、ゲート電極８の上部からフィールド分離
膜１３の上部にわたって延在し、かつ一方のソース・ド
レイン領域６と接続された下部電極９が形成される。
【０００７】その後、図２２に示されるように、下部電
極９の表面上に酸化膜などからなる誘電体層１０と多結
晶シリコンからなる上部電極１１とを形成する。
極９の表面上に酸化膜などからなる誘電体層１０と多結
晶シリコンからなる上部電極１１とを形成する。
【０００８】さらに、全面に厚い層間絶縁層１４を形成
する。そして、所定の位置にコンタクトホール１０を形
成した後、ビット線２ｂを形成する。以上の工程により
ＤＲＡＭのメモリセル３が製造される。
する。そして、所定の位置にコンタクトホール１０を形
成した後、ビット線２ｂを形成する。以上の工程により
ＤＲＡＭのメモリセル３が製造される。
【０００９】しかしながら、このようなスタックトタイ
プキャパシタでは、さらにＤＲＡＭの集積度が向上する
につれて微細化され、所定の容量を確保することが困難
となってきている。このため、キャパシタの平面的な占
有面積を増大させることなく容量を拡大し得るように、
種々のキャパシタが考案されている。その目的とすると
ころは、キャパシタの電極間の対向面積を増大する点に
主眼が置かれている。その一例として、たとえば特開平
２−９４６６１号公報に示されるキャパシタがある。図
２３は、上記公報に示されるキャパシタの断面構造図で
ある。このキャパシタは、シリコン基板４０の表面上に
絶縁層２１を介在して形成された、シリコン窒化膜２２
ａとシリコン酸化膜２２ｂを交互に４層重ねた積層体を
有している。そして、この積層体の凹凸表面上にアルミ
ニウムからなる下部電極２３、誘電体層２４およびアル
ミニウムからなる上部電極２５を積層して形成されてい
る。シリコン窒化膜２２ａとシリコン酸化膜２２ｂの積
層体の凹凸形状は、シリコン窒化膜２２ａの側壁面のみ
を選択的にエッチング除去することによって形成され
る。
プキャパシタでは、さらにＤＲＡＭの集積度が向上する
につれて微細化され、所定の容量を確保することが困難
となってきている。このため、キャパシタの平面的な占
有面積を増大させることなく容量を拡大し得るように、
種々のキャパシタが考案されている。その目的とすると
ころは、キャパシタの電極間の対向面積を増大する点に
主眼が置かれている。その一例として、たとえば特開平
２−９４６６１号公報に示されるキャパシタがある。図
２３は、上記公報に示されるキャパシタの断面構造図で
ある。このキャパシタは、シリコン基板４０の表面上に
絶縁層２１を介在して形成された、シリコン窒化膜２２
ａとシリコン酸化膜２２ｂを交互に４層重ねた積層体を
有している。そして、この積層体の凹凸表面上にアルミ
ニウムからなる下部電極２３、誘電体層２４およびアル
ミニウムからなる上部電極２５を積層して形成されてい
る。シリコン窒化膜２２ａとシリコン酸化膜２２ｂの積
層体の凹凸形状は、シリコン窒化膜２２ａの側壁面のみ
を選択的にエッチング除去することによって形成され
る。
【００１０】
【発明が解決しようとする課題】しかしながら、図２３
に示されるキャパシタは、全体の高さが非常に高くなる
ことが問題であった。すなわち、下部電極２３、誘電体
層２４、上部電極２５の積層体からなるキャパシタはシ
リコン酸化膜２２ｂ、２２ｄの間の凹部表面に沿って形
成されるため、この凹部の間隔すなわち、シリコン窒化
膜２２ａ、２２ｃの膜厚を大きくする必要がある。たと
えば、この例においては、シリコン窒化膜２２ａ、２２
ｄあるいはシリコン酸化膜２２ｂ、２２ｃは厚さ８００
０Åに形成されている。キャパシタの高さが高くなる
と、キャパシタの上層に形成される配線層などの形成面
に大きな段差が形成され、パターニングが困難になると
いう問題が生じる。
に示されるキャパシタは、全体の高さが非常に高くなる
ことが問題であった。すなわち、下部電極２３、誘電体
層２４、上部電極２５の積層体からなるキャパシタはシ
リコン酸化膜２２ｂ、２２ｄの間の凹部表面に沿って形
成されるため、この凹部の間隔すなわち、シリコン窒化
膜２２ａ、２２ｃの膜厚を大きくする必要がある。たと
えば、この例においては、シリコン窒化膜２２ａ、２２
ｄあるいはシリコン酸化膜２２ｂ、２２ｃは厚さ８００
０Åに形成されている。キャパシタの高さが高くなる
と、キャパシタの上層に形成される配線層などの形成面
に大きな段差が形成され、パターニングが困難になると
いう問題が生じる。
【００１１】したがって、この発明は上記のような問題
点を解消するためになされたもので、キャパシタの平面
占有面積を増大させることなくキャパシタの容量の拡大
が可能なキャパシタ構造を有する半導体記憶装置および
その製造方法を提供することを目的とする。
点を解消するためになされたもので、キャパシタの平面
占有面積を増大させることなくキャパシタの容量の拡大
が可能なキャパシタ構造を有する半導体記憶装置および
その製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、第１導電型の不純物領域を有する第２導電型
半導体基板と、半導体基板の表面上に形成されたキャパ
シタとを備える。キャパシタは、半導体基板の表面上に
絶縁層を介在して形成され、かつその一部が不純物領域
に接続された第１導電層と、第１導電層の表面上に積層
され、第１導電層の外周面より外方へ突出した外周面を
有する第２導電層と、第１導電層および第２導電層の表
面を覆う誘電体層と、誘電体層の表面を覆う電極層とを
備えている。
憶装置は、第１導電型の不純物領域を有する第２導電型
半導体基板と、半導体基板の表面上に形成されたキャパ
シタとを備える。キャパシタは、半導体基板の表面上に
絶縁層を介在して形成され、かつその一部が不純物領域
に接続された第１導電層と、第１導電層の表面上に積層
され、第１導電層の外周面より外方へ突出した外周面を
有する第２導電層と、第１導電層および第２導電層の表
面を覆う誘電体層と、誘電体層の表面を覆う電極層とを
備えている。
【００１３】請求項２に係る半導体記憶装置は、第１導
電型の不純物領域を有する第２導電型の半導体基板と、
半導体基板の表面上に形成されたキャパシタとを備え
る。さらに、キャパシタは、半導体基板の表面上に絶縁
層を介在して形成され、かつその一部が不純物領域に接
続された第１導電層と、第１導電層の表面上に積層さ
れ、第１導電層の外周面より内方へ後退した外周面を有
する第２導電層と、第２導電層の表面上に形成され、第
２導電層の外周面より外方へ突出した外周面を有する第
３導電層とを備える。さらに、第１導電層、第２導電層
および第３導電層の表面上には誘電体層が形成され、誘
電体層の表面上には電極層が形成されている。
電型の不純物領域を有する第２導電型の半導体基板と、
半導体基板の表面上に形成されたキャパシタとを備え
る。さらに、キャパシタは、半導体基板の表面上に絶縁
層を介在して形成され、かつその一部が不純物領域に接
続された第１導電層と、第１導電層の表面上に積層さ
れ、第１導電層の外周面より内方へ後退した外周面を有
する第２導電層と、第２導電層の表面上に形成され、第
２導電層の外周面より外方へ突出した外周面を有する第
３導電層とを備える。さらに、第１導電層、第２導電層
および第３導電層の表面上には誘電体層が形成され、誘
電体層の表面上には電極層が形成されている。
【００１４】請求項３に係る積層型キャパシタを有する
半導体記憶装置の製造方法は、以下の工程を備える。ま
ず、絶縁層の表面上に互いに異なる材料の第１導電層お
よび第２導電層を順次積層する。次に、第１導電層およ
び第２導電層を所定の形状にパターニングする。このと
き、パターニングは、第１導電層の側面が第２導電層の
側面よりも内方へ後退するように行なわれる。さらに、
第１導電層および第２導電層の表面上に誘電体層を形成
する。そして、誘電体層の表面上に第３導電層を形成す
る。
半導体記憶装置の製造方法は、以下の工程を備える。ま
ず、絶縁層の表面上に互いに異なる材料の第１導電層お
よび第２導電層を順次積層する。次に、第１導電層およ
び第２導電層を所定の形状にパターニングする。このと
き、パターニングは、第１導電層の側面が第２導電層の
側面よりも内方へ後退するように行なわれる。さらに、
第１導電層および第２導電層の表面上に誘電体層を形成
する。そして、誘電体層の表面上に第３導電層を形成す
る。
【００１５】
【作用】請求項１ないし請求項３に係る半導体記憶装置
は、半導体基板中に形成された不純物領域に接続される
キャパシタの下部電極が、導電性を有する複数の層の積
層体から構成されている。そして、各々の層は互いにエ
ッチング速度の異なる材料で形成されている。このため
に、各層間のエッチング選択比を利用したエッチング工
程によって下部電極の積層体の側面に凹凸部を容易に形
成することができる。そして、この凹凸面に沿って誘電
体層を形成し、さらに誘電体層の表面上を上部電極で覆
うことにより、半導体基板の上方に延び、かつその側面
に凹凸面を有するキャパシタを形成することができる。
積層体の側部の凹凸面はキャパシタの下部電極および上
部電極間の対向面積を増大し、容量を拡大する。また、
下部電極の積層体の凹部には、誘電体層および上部電極
のみが積層されるため、たとえば図２３に示す従来のキ
ャパシタに比べて、同じキャパシタの高さに対して多く
の凹凸面を形成することができる。
は、半導体基板中に形成された不純物領域に接続される
キャパシタの下部電極が、導電性を有する複数の層の積
層体から構成されている。そして、各々の層は互いにエ
ッチング速度の異なる材料で形成されている。このため
に、各層間のエッチング選択比を利用したエッチング工
程によって下部電極の積層体の側面に凹凸部を容易に形
成することができる。そして、この凹凸面に沿って誘電
体層を形成し、さらに誘電体層の表面上を上部電極で覆
うことにより、半導体基板の上方に延び、かつその側面
に凹凸面を有するキャパシタを形成することができる。
積層体の側部の凹凸面はキャパシタの下部電極および上
部電極間の対向面積を増大し、容量を拡大する。また、
下部電極の積層体の凹部には、誘電体層および上部電極
のみが積層されるため、たとえば図２３に示す従来のキ
ャパシタに比べて、同じキャパシタの高さに対して多く
の凹凸面を形成することができる。
【００１６】
【実施例】以下、この発明の実施例について図を用いて
詳細に説明する。
詳細に説明する。
【００１７】まず、この発明の第１の実施例について説
明する。図３は、この発明によるキャパシタを有するＤ
ＲＡＭのメモリセルの平面構造図であり、図１および図
２は、各々切断線Ｉ−ＩおよびＩＩ−ＩＩに沿った方向
からの断面構造図である。また、図４は、メモリセルの
等価回路図である。図１ないし図４を参照して、ＤＲＡ
Ｍはセンスアンプに接続される１対のビット線２ａ、２
ｂと、このビット線２ａ、２ｂに直交する方向に延びる
複数のワード線１ａ、１ｂ、１ｃ、１ｄとを有する。ビ
ット線およびワード線の交差部近傍にはメモリセル３が
形成されている。メモリセル３は１つのトランスファー
ゲートトランジスタ４と１つのキャパシタ５とから構成
される。トランスファーゲートトランジスタ４はシリコ
ン基板４０の主表面に形成される１対のソース・ドレイ
ン領域６、６と、ゲート絶縁膜７を介在してシリコン基
板４０表面上に形成されるゲート電極８（１ｃ）とを備
える。ソース・ドレイン領域６は低濃度の不純物領域６
ａと高濃度の不純物領域６ｂとを有するいわゆるＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有
している。
明する。図３は、この発明によるキャパシタを有するＤ
ＲＡＭのメモリセルの平面構造図であり、図１および図
２は、各々切断線Ｉ−ＩおよびＩＩ−ＩＩに沿った方向
からの断面構造図である。また、図４は、メモリセルの
等価回路図である。図１ないし図４を参照して、ＤＲＡ
Ｍはセンスアンプに接続される１対のビット線２ａ、２
ｂと、このビット線２ａ、２ｂに直交する方向に延びる
複数のワード線１ａ、１ｂ、１ｃ、１ｄとを有する。ビ
ット線およびワード線の交差部近傍にはメモリセル３が
形成されている。メモリセル３は１つのトランスファー
ゲートトランジスタ４と１つのキャパシタ５とから構成
される。トランスファーゲートトランジスタ４はシリコ
ン基板４０の主表面に形成される１対のソース・ドレイ
ン領域６、６と、ゲート絶縁膜７を介在してシリコン基
板４０表面上に形成されるゲート電極８（１ｃ）とを備
える。ソース・ドレイン領域６は低濃度の不純物領域６
ａと高濃度の不純物領域６ｂとを有するいわゆるＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有
している。
【００１８】キャパシタ５は下部電極９と誘電体層１０
および上部電極１１の積層構造を有している。下部電極
９は下から膜厚１０００〜２０００Åの第１タングステ
ンシリサイド層９ａ、膜厚１０００〜２０００Åの多結
晶シリコン層９ｂおよび膜厚１０００〜２０００Åの第
２タングステンシリサイド層９ｃの３層構造を有してい
る。多結晶シリコン層９ｂは第１および第２タングステ
ンシリサイド層９ａ、９ｃの側面より凹んだ側面を有し
ている。第１および第２タングステンシリサイド９ａ、
９ｃと多結晶シリコン９ｂの側面に形成される凹凸面は
下部電極９の側面の全周にわたって形成されている。ま
た、第１タングステンシリサイド層９ａはトランスファ
ーゲートトランジスタ４の一方のソース・ドレイン領域
６に接続されている。誘電体層１０は酸化膜、窒化膜あ
るいは窒化膜／酸化膜の複合膜などから構成される。上
部電極１１は膜厚２０００Å程度の多結晶シリコン層か
ら構成される。
および上部電極１１の積層構造を有している。下部電極
９は下から膜厚１０００〜２０００Åの第１タングステ
ンシリサイド層９ａ、膜厚１０００〜２０００Åの多結
晶シリコン層９ｂおよび膜厚１０００〜２０００Åの第
２タングステンシリサイド層９ｃの３層構造を有してい
る。多結晶シリコン層９ｂは第１および第２タングステ
ンシリサイド層９ａ、９ｃの側面より凹んだ側面を有し
ている。第１および第２タングステンシリサイド９ａ、
９ｃと多結晶シリコン９ｂの側面に形成される凹凸面は
下部電極９の側面の全周にわたって形成されている。ま
た、第１タングステンシリサイド層９ａはトランスファ
ーゲートトランジスタ４の一方のソース・ドレイン領域
６に接続されている。誘電体層１０は酸化膜、窒化膜あ
るいは窒化膜／酸化膜の複合膜などから構成される。上
部電極１１は膜厚２０００Å程度の多結晶シリコン層か
ら構成される。
【００１９】キャパシタ５の表面上は厚い層間絶縁層１
４に覆われる。ビット線２ｂは層間絶縁層１４中に形成
されたコンタクトホール１５を通してソース・ドレイン
領域６に接続されている。
４に覆われる。ビット線２ｂは層間絶縁層１４中に形成
されたコンタクトホール１５を通してソース・ドレイン
領域６に接続されている。
【００２０】次に、図１および図２に示されるメモリセ
ルの製造工程について説明する。図５ないし図１１は、
図１に対応した製造工程（第１工程ないし第７工程）を
順に示す断面構造図であり、図１２ないし図１５は、図
２に対応するメモリセルの製造工程（第４工程ないし第
７工程）を示す断面構造図である。まず、図５に示すよ
うに、シリコン基板４の主表面にＬＯＣＯＳ法を用いて
フィールド分離膜１３を形成する。次に、シリコン基板
４０の主表面にたとえば熱酸化法を用いてシリコン酸化
膜７を形成する。さらに、シリコン酸化膜７の表面上に
たとえばＣＶＤ（Ｃｈｅｍｃａｌ Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法を用いて多結晶シリコン層８および
シリコン酸化膜１２ａを順次形成する。
ルの製造工程について説明する。図５ないし図１１は、
図１に対応した製造工程（第１工程ないし第７工程）を
順に示す断面構造図であり、図１２ないし図１５は、図
２に対応するメモリセルの製造工程（第４工程ないし第
７工程）を示す断面構造図である。まず、図５に示すよ
うに、シリコン基板４の主表面にＬＯＣＯＳ法を用いて
フィールド分離膜１３を形成する。次に、シリコン基板
４０の主表面にたとえば熱酸化法を用いてシリコン酸化
膜７を形成する。さらに、シリコン酸化膜７の表面上に
たとえばＣＶＤ（Ｃｈｅｍｃａｌ Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法を用いて多結晶シリコン層８および
シリコン酸化膜１２ａを順次形成する。
【００２１】次に、図６に示すように、シリコン酸化膜
１２ａ、多結晶シリコン層８をフォトリソグラフィ法お
よびエッチング法を用いて所定の形状にパターニングす
る。これによりゲート電極（ワード線）８、（１ｄ）を
形成する。さらに、全面にシリコン酸化膜などの絶縁膜
１２ｂを形成する。
１２ａ、多結晶シリコン層８をフォトリソグラフィ法お
よびエッチング法を用いて所定の形状にパターニングす
る。これによりゲート電極（ワード線）８、（１ｄ）を
形成する。さらに、全面にシリコン酸化膜などの絶縁膜
１２ｂを形成する。
【００２２】さらに、図７に示すように、絶縁膜１２ｂ
を異方性エッチングすることによりゲート電極（ワード
線）８、１ｄの上面および側面を覆う絶縁層１２を形成
する。次に、絶縁層１２に覆われたゲート電極８をマス
クとしてシリコン基板４０中に不純物イオン１６をイオ
ン注入する。これにより、低濃度と高濃度の不純物領域
６ａ、６ｂからなるソース・ドレイン領域６、６が形成
される。
を異方性エッチングすることによりゲート電極（ワード
線）８、１ｄの上面および側面を覆う絶縁層１２を形成
する。次に、絶縁層１２に覆われたゲート電極８をマス
クとしてシリコン基板４０中に不純物イオン１６をイオ
ン注入する。これにより、低濃度と高濃度の不純物領域
６ａ、６ｂからなるソース・ドレイン領域６、６が形成
される。
【００２３】次に、図８および図１２に示すように、シ
リコン基板４０上の全面にスパッタ法を用いて第１タン
グステンシリサイド層９ａを膜厚１０００〜２０００Å
程度形成する。さらに、その表面上にＣＶＤ法を用いて
多結晶シリコン層９ｂを膜厚１０００〜２０００Å程度
形成する。さらに、その表面上に再度スパッタ法を用い
て第２タングステンシリサイド層９ｃを膜厚１０００〜
２０００Å程度形成する。
リコン基板４０上の全面にスパッタ法を用いて第１タン
グステンシリサイド層９ａを膜厚１０００〜２０００Å
程度形成する。さらに、その表面上にＣＶＤ法を用いて
多結晶シリコン層９ｂを膜厚１０００〜２０００Å程度
形成する。さらに、その表面上に再度スパッタ法を用い
て第２タングステンシリサイド層９ｃを膜厚１０００〜
２０００Å程度形成する。
【００２４】さらに、図９および図１３を参照して、フ
ォトリソグラフィ法を用いて第２タングステンシリサイ
ド層９ｃの表面上に所定形状のレジストパターン１８を
形成する。そして、このレジストパターン１８をマスク
として、たとえばプラズマエッチング法を用いて第２タ
ングステンシリサイド層９ｃ、多結晶シリコン層９ｂお
よび第１タングステンシリサイド層９ａをエッチングす
る。プラズマエッチングは、反応ガスとしてＳＦ6 ／Ｆ
32／Ｃｌ2 の混合ガスを流量４／２５／８０ｓｃｃｍ、
圧力１０ｍＴｏｒｒに設定し、高周波出力２５Ｗで行な
う。この場合、第１および第２タングステンシリサイド
層９ａ、９ｃと多結晶シリコン層９ｂとのエッチングレ
ートは異なり、多結晶シリコン層９ｂの側面が第１およ
び第２タングステンシリサイド層９ａ、９ｃの側面より
も内方に後退するように三層がレジスト１８の形状に沿
ってパターニングされる。このようにして、第１タング
ステンシリサイド層９ａと第２タングステンシリサイド
層９ｃとの間に凹部が形成される。そのとき、多結晶シ
リコン層９ｂのエッチングされた側部表面はほぼ鉛直面
に形成される。
ォトリソグラフィ法を用いて第２タングステンシリサイ
ド層９ｃの表面上に所定形状のレジストパターン１８を
形成する。そして、このレジストパターン１８をマスク
として、たとえばプラズマエッチング法を用いて第２タ
ングステンシリサイド層９ｃ、多結晶シリコン層９ｂお
よび第１タングステンシリサイド層９ａをエッチングす
る。プラズマエッチングは、反応ガスとしてＳＦ6 ／Ｆ
32／Ｃｌ2 の混合ガスを流量４／２５／８０ｓｃｃｍ、
圧力１０ｍＴｏｒｒに設定し、高周波出力２５Ｗで行な
う。この場合、第１および第２タングステンシリサイド
層９ａ、９ｃと多結晶シリコン層９ｂとのエッチングレ
ートは異なり、多結晶シリコン層９ｂの側面が第１およ
び第２タングステンシリサイド層９ａ、９ｃの側面より
も内方に後退するように三層がレジスト１８の形状に沿
ってパターニングされる。このようにして、第１タング
ステンシリサイド層９ａと第２タングステンシリサイド
層９ｃとの間に凹部が形成される。そのとき、多結晶シ
リコン層９ｂのエッチングされた側部表面はほぼ鉛直面
に形成される。
【００２５】さらに図１０および図１４を参照して、引
続いて反応ガスを変化させてプラズマエッチングを行な
う。反応ガスとしてはＣｌ2 を流量７０ｓｃｃｍで用
い、高周波出力１０ｗでエッチングを行なう。この場合
には、下地との高い選択比を有するエッチングが行なわ
れる。これにより、第１および第２タングステンシリサ
イド層９ａ、９ｃと多結晶シリコン層９ｂのエッチング
の仕上げが行なわれる。
続いて反応ガスを変化させてプラズマエッチングを行な
う。反応ガスとしてはＣｌ2 を流量７０ｓｃｃｍで用
い、高周波出力１０ｗでエッチングを行なう。この場合
には、下地との高い選択比を有するエッチングが行なわ
れる。これにより、第１および第２タングステンシリサ
イド層９ａ、９ｃと多結晶シリコン層９ｂのエッチング
の仕上げが行なわれる。
【００２６】さらに、図１１および図１５に示されるよ
うに、たとえばシリコン窒化膜を全面に形成し、さらに
その表面を熱酸化処理して薄い酸化膜層を形成する。こ
れにより、酸化膜および窒化膜の複合膜からなる誘電体
層１０が形成される。さらに、全面にたとえばＣＶＤ法
を用いて多結晶シリコン層を形成し、ビット線コンタク
ト部近傍に開口部を設けることにより多結晶シリコン層
の上部電極１１が形成される。
うに、たとえばシリコン窒化膜を全面に形成し、さらに
その表面を熱酸化処理して薄い酸化膜層を形成する。こ
れにより、酸化膜および窒化膜の複合膜からなる誘電体
層１０が形成される。さらに、全面にたとえばＣＶＤ法
を用いて多結晶シリコン層を形成し、ビット線コンタク
ト部近傍に開口部を設けることにより多結晶シリコン層
の上部電極１１が形成される。
【００２７】さらに、この後層間絶縁層１４およびビッ
ト線２ｂを形成して、メモリセルの製造工程が完了す
る。
ト線２ｂを形成して、メモリセルの製造工程が完了す
る。
【００２８】このように、下部電極９の側面に凹凸を形
成する工程は、第１および第２タングステンシリサイド
層９ａ、９ｃと多結晶シリコン層９ｂとのエッチングレ
ートの差を利用して形成している。エッチング方法とし
ては、プラズマエッチングに限定されることなく、他の
エッチング法を用いてもかまわない。ただし、この場合
下部電極９に用いられる複数の材料に対して異なるエッ
チングレートを有するものに限られる。
成する工程は、第１および第２タングステンシリサイド
層９ａ、９ｃと多結晶シリコン層９ｂとのエッチングレ
ートの差を利用して形成している。エッチング方法とし
ては、プラズマエッチングに限定されることなく、他の
エッチング法を用いてもかまわない。ただし、この場合
下部電極９に用いられる複数の材料に対して異なるエッ
チングレートを有するものに限られる。
【００２９】次に、この発明の第２の実施例について説
明する。図１６は、第２の実施例によるメモリセルの断
面構造図である。この例において、キャパシタ５の下部
電極９の側面において凸部を形成する第１、第２、第３
タングステンシリサイド層９ａ、９ｃ、９ｅと凹部を形
成する第１多結晶シリコン層９ｂ、第２多結晶シリコン
層９ｄの５層構造を有している。さらに、この例からわ
かるように、積層の数は特に限定されるものではなく、
必要とされるキャパシタ容量に応じてさらに多数の層を
積層して下部電極９を構成することもできる。
明する。図１６は、第２の実施例によるメモリセルの断
面構造図である。この例において、キャパシタ５の下部
電極９の側面において凸部を形成する第１、第２、第３
タングステンシリサイド層９ａ、９ｃ、９ｅと凹部を形
成する第１多結晶シリコン層９ｂ、第２多結晶シリコン
層９ｄの５層構造を有している。さらに、この例からわ
かるように、積層の数は特に限定されるものではなく、
必要とされるキャパシタ容量に応じてさらに多数の層を
積層して下部電極９を構成することもできる。
【００３０】さらに、この発明の第３の実施例について
説明する。図１７は、第３の実施例によるメモリセルの
断面構造図である。この例は、第２の例と逆に、キャパ
シタ５の下部電極９に対して最小限必要とされる構成を
示すものである。すなわち、キャパシタの下部電極９の
最も下層に位置する層は多結晶シリコン層９ｂで構成さ
れ、さらにその表面上に下部電極９の側面の凸部を形成
するためのタングステンシリサイド層９ｃが形成されて
いる。この例においても、タングステンシリサイド層９
ｃの突出した部分の裏面も容量領域となり、これによっ
てキャパシタの容量が増大する。
説明する。図１７は、第３の実施例によるメモリセルの
断面構造図である。この例は、第２の例と逆に、キャパ
シタ５の下部電極９に対して最小限必要とされる構成を
示すものである。すなわち、キャパシタの下部電極９の
最も下層に位置する層は多結晶シリコン層９ｂで構成さ
れ、さらにその表面上に下部電極９の側面の凸部を形成
するためのタングステンシリサイド層９ｃが形成されて
いる。この例においても、タングステンシリサイド層９
ｃの突出した部分の裏面も容量領域となり、これによっ
てキャパシタの容量が増大する。
【００３１】なお、上記実施例におていは、下部電極を
構成する材料が、多結晶シリコンとタングステンシリサ
イドの組合わせについて説明したが、このような材料に
限定されるものではなく、導電性を有し、かつ互いにエ
ッチングレートの異なる材料の組合わせであれば、他の
材料であってもかまわない。
構成する材料が、多結晶シリコンとタングステンシリサ
イドの組合わせについて説明したが、このような材料に
限定されるものではなく、導電性を有し、かつ互いにエ
ッチングレートの異なる材料の組合わせであれば、他の
材料であってもかまわない。
【００３２】
【発明の効果】このように、この発明による半導体記憶
装置のキャパシタは、下部電極を複数の導電層で構成
し、かつ積層体の側面にエッチングレートの差を利用し
て凹凸面を形成したことにより、キャパシタの平面占有
面積を増大させることなくキャパシタ容量を増大するこ
とが可能となった。
装置のキャパシタは、下部電極を複数の導電層で構成
し、かつ積層体の側面にエッチングレートの差を利用し
て凹凸面を形成したことにより、キャパシタの平面占有
面積を増大させることなくキャパシタ容量を増大するこ
とが可能となった。
【図１】この発明の第１の実施例によるＤＲＡＭのメモ
リセルの断面構造図であり、図３中の切断線Ｉ−Ｉ方向
からの断面構造を示す。
リセルの断面構造図であり、図３中の切断線Ｉ−Ｉ方向
からの断面構造を示す。
【図２】図１と同様のメモリセルの断面構造図であり、
図３中の切断線ＩＩ−ＩＩに沿った方向からの断面構造
を示す。
図３中の切断線ＩＩ−ＩＩに沿った方向からの断面構造
を示す。
【図３】この発明の実施例によるＤＲＡＭのメモリセル
の平面構造図である。
の平面構造図である。
【図４】ＤＲＡＭのメモリセルの等価回路図である。
【図５】図１に示すメモリセルの製造工程の第１工程を
示す断面構造図である。
示す断面構造図である。
【図６】図１に示すメモリセルの製造工程の第２工程を
示す断面構造図である。
示す断面構造図である。
【図７】図１に示すメモリセルの製造工程の第３工程を
示す断面構造図である。
示す断面構造図である。
【図８】図１に示すメモリセルの製造工程の第４工程を
示す断面構造図である。
示す断面構造図である。
【図９】図１に示すメモリセルの製造工程の第５工程を
示す断面構造図である。
示す断面構造図である。
【図１０】図１に示すメモリセルの製造工程の第６工程
を示す断面構造図である。
を示す断面構造図である。
【図１１】図１に示すメモリセルの製造工程の第７工程
を示す断面構造図である。
を示す断面構造図である。
【図１２】図２に示すメモリセルの製造工程の第４工程
を示す断面構造図である。
を示す断面構造図である。
【図１３】図２に示すメモリセルの製造工程の第５工程
を示す断面構造図である。
を示す断面構造図である。
【図１４】図２に示すメモリセルの製造工程の第６工程
を示す断面構造図である。
を示す断面構造図である。
【図１５】図２に示すメモリセルの製造工程の第７工程
を示す断面構造図である。
を示す断面構造図である。
【図１６】この発明の第２の実施例によるＤＲＡＭのメ
モリセルの断面構造図である。
モリセルの断面構造図である。
【図１７】この発明の第３の実施例によるＤＲＡＭのメ
モリセルの断面構造図である。
モリセルの断面構造図である。
【図１８】従来の第１の例によるＤＲＡＭのメモリセル
の断面構造図である。
の断面構造図である。
【図１９】図１８に示すメモリセルの製造工程の第１工
程を示す断面構造図である。
程を示す断面構造図である。
【図２０】図１８に示すメモリセルの製造工程の第２工
程を示す断面構造図である。
程を示す断面構造図である。
【図２１】図１８に示すメモリセルの製造工程の第３工
程を示す断面構造図である。
程を示す断面構造図である。
【図２２】図１８に示すメモリセルの製造工程の第４工
程を示す断面構造図である。
程を示す断面構造図である。
【図２３】従来のキャパシタの例を示す断面構造図であ
る。
る。
５ キャパシタ ６ ソース・ドレイン領域 ９ 下部電極 ９ａ、９ｃ、９ｅ タングステンシリサイド層 ９ｂ、９ｄ 多結晶シリコン層 １０ 誘電体層 １１ 上部電極
Claims (3)
- 【請求項１】 第１導電型の不純物領域を有する第２導
電型の半導体基板と、 前記半導体基板の表面上に絶縁層を介在して形成され、
かつその一部が前記不純物領域に接続された第１導電層
と、 前記第１導電層の表面上に積層され、前記第１導電層の
外周面より外方へ突出した外周面を有する有する第２導
電層と、 前記第１導電層および前記第２導電層の表面を覆う誘電
体層と、 前記誘電体層の表面を覆う電極層とを備えた、半導体記
憶装置。 - 【請求項２】 第１導電型の不純物領域を有する第２導
電型の半導体基板と、 前記半導体基板の表面上に絶縁層を介在して形成され、
かつその一部が前記不純物領域に接続された第１導電層
と、 前記第１導電層の表面上に積層され、前記第１導電層の
外周面より内方へ後退した外周面を有する第２導電層
と、 前記第２導電層の表面上に形成され、前記第２導電層の
外周面より外方へ突出した外周面を有する第３導電層
と、 前記第１導電層、前記第２導電層および前記第３導電層
の表面を覆う誘電体層と、 前記誘電体層の表面を覆う電極層とを備えた、半導体記
憶装置。 - 【請求項３】 積層型キャパシタを有する半導体記憶装
置の製造方法であって、 絶縁層の表面上に互いに異なる材料の第１導電層および
第２導電層を順次積層する工程と、 前記第１導電層の側面が前記第２導電層の側面よりも内
方へ後退するように前記第１導電層と前記第導電層を所
定の形状にパターニングする工程と、 前記第１導電層および前記第２導電層の表面に誘電体層
を形成する工程と、 前記誘電体層の表面上に第３導電層を形成する工程とを
備えた、半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008617A JPH05198768A (ja) | 1992-01-21 | 1992-01-21 | 半導体記憶装置およびその製造方法 |
| DE4238081A DE4238081C2 (de) | 1992-01-21 | 1992-11-11 | Stapelkondensator und Verfahren zu dessen Herstellung |
| KR1019930000377A KR970007220B1 (ko) | 1992-01-21 | 1993-01-13 | 적층형 콘덴서 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008617A JPH05198768A (ja) | 1992-01-21 | 1992-01-21 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198768A true JPH05198768A (ja) | 1993-08-06 |
Family
ID=11697912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008617A Pending JPH05198768A (ja) | 1992-01-21 | 1992-01-21 | 半導体記憶装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH05198768A (ja) |
| KR (1) | KR970007220B1 (ja) |
| DE (1) | DE4238081C2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19536528A1 (de) * | 1995-09-29 | 1997-04-03 | Siemens Ag | Integrierbarer Kondensator und Verfahren zu seiner Herstellung |
| EP0862207A1 (de) * | 1997-02-27 | 1998-09-02 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines DRAM-Grabenkondensators |
| DE102005003164A1 (de) | 2005-01-21 | 2006-07-27 | Goldschmidt Gmbh | Polyglycerinpartialester von Polyricinolsäure und mehrfunktionellen Carbonsäuren und deren Verwendung zur Herstellung von Emulsionen und Dispersionen |
| DE102005011785A1 (de) | 2005-03-11 | 2006-09-21 | Goldschmidt Gmbh | Langzeitstabile kosmetische Emulsionen |
| EP2000124A1 (en) | 2007-06-08 | 2008-12-10 | Evonik Goldschmidt GmbH | Cosmetic and pharmaceutical oil-in-water emulsions containing an ester quat |
| DE102007040001A1 (de) | 2007-08-23 | 2009-02-26 | Evonik Goldschmidt Gmbh | Neue zwitterionische Verbindungen enthaltende Formulierungen und deren Verwendung |
| DE102007041028A1 (de) | 2007-08-29 | 2009-03-05 | Evonik Goldschmidt Gmbh | Verwendung estermodifizierter Organopolysiloxane zur Herstellung kosmetischer oder pharmazeutischer Kompositionen |
| DE102007049612A1 (de) | 2007-10-17 | 2009-06-10 | Evonik Goldschmidt Gmbh | Bioaktive Zusammensetzung für kosmetische Anwendungen |
| DE102007055483A1 (de) | 2007-11-21 | 2009-05-28 | Evonik Goldschmidt Gmbh | Kosmetische und dermatologische Formulierungen enthaltend Isononylbenzoat |
| US9109051B2 (en) | 2007-12-19 | 2015-08-18 | Evonik Goldschmidt Gmbh | Crosslinked hyaluronic acid in emulsion |
| DE102008022392A1 (de) | 2008-05-06 | 2009-11-12 | Evonik Goldschmidt Gmbh | Kosmetika enthaltend Zistrosenkraut-Extrakte |
| DE102008001788A1 (de) | 2008-05-15 | 2009-11-26 | Evonik Goldschmidt Gmbh | Verwendung organomodifizierter Siloxanblockcopolymere zur Herstellung kosmetischer oder pharmazeutischer Zusammensetzungen |
| DE102008001786A1 (de) | 2008-05-15 | 2009-11-26 | Evonik Goldschmidt Gmbh | Verwendung organomodifizierter Siloxanblockcopolymere als Pflegewirkstoff zur Pflege von menschlichen oder tierischen Körperteilen |
| DE102008041020A1 (de) | 2008-08-06 | 2010-02-11 | Evonik Goldschmidt Gmbh | Verwendung von Polysiloxanen mit quaternären Ammoniumgruppen zum Schutz von tierischen oder menschlichen Haaren vor Hitzeschädigung |
| DE102008042149A1 (de) | 2008-09-17 | 2010-03-18 | Evonik Goldschmidt Gmbh | Kosmetische und dermatologische Formulierungen enthaltend Phenoxyalkylester |
| DE102008052341A1 (de) | 2008-10-20 | 2010-04-22 | Evonik Goldschmidt Gmbh | Verwendung von Pflegeformulierungen enthaltend einen Extrakt aus Mangostan |
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1992
- 1992-01-21 JP JP4008617A patent/JPH05198768A/ja active Pending
- 1992-11-11 DE DE4238081A patent/DE4238081C2/de not_active Expired - Fee Related
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1993
- 1993-01-13 KR KR1019930000377A patent/KR970007220B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| DE4238081C2 (de) | 1995-05-24 |
| DE4238081A1 (en) | 1993-07-22 |
| KR970007220B1 (ko) | 1997-05-07 |
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