JPH07202952A - 高速データ伝送におけるデジタルデータリタイミング装置 - Google Patents
高速データ伝送におけるデジタルデータリタイミング装置Info
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- JPH07202952A JPH07202952A JP29152794A JP29152794A JPH07202952A JP H07202952 A JPH07202952 A JP H07202952A JP 29152794 A JP29152794 A JP 29152794A JP 29152794 A JP29152794 A JP 29152794A JP H07202952 A JPH07202952 A JP H07202952A
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- H04L7/0033—Correction by delay
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【目的】 より安定したリタイミングを行う。
【構成】 局部クロックパルス発生部11により発生さ
れた局部クロックパルスFTは、入力されたバイナリデ
ータDのビットレートに比べて6倍の周波数を有し、ク
ロックパルス並列発生部12は外部入力クロックパルス
CPを局部クロックパルスFTの1周期間隔で順次に遅
延させる。7個の遅延されたクロックパルスCP1,C
P2,CP3,CP4,CP5,CP6,CP7を発生
させて、リタイミングクロックパルス選択部15の選択
過程でリタイミングクロックパルスが遅延された時間
と、時間遅延補償部16で補償遅延されたデータDDの
遅延時間を同一にした場合、データリタイミング部16
によりリタイミングクロックパルスがデータアイパター
ンの中心でリタイミングされる。
れた局部クロックパルスFTは、入力されたバイナリデ
ータDのビットレートに比べて6倍の周波数を有し、ク
ロックパルス並列発生部12は外部入力クロックパルス
CPを局部クロックパルスFTの1周期間隔で順次に遅
延させる。7個の遅延されたクロックパルスCP1,C
P2,CP3,CP4,CP5,CP6,CP7を発生
させて、リタイミングクロックパルス選択部15の選択
過程でリタイミングクロックパルスが遅延された時間
と、時間遅延補償部16で補償遅延されたデータDDの
遅延時間を同一にした場合、データリタイミング部16
によりリタイミングクロックパルスがデータアイパター
ンの中心でリタイミングされる。
Description
【0001】
【産業上の利用分野】本発明は、高速データ伝送時に、
バイナリデータビットの位相とリタイミングクロックパ
ルスの状態オフセット位相が互いに関係なく、入力バイ
ナリデータにワンダーとアラインメント(alignment) ジ
ッターがあってもデータを安定してリタイミングするデ
ータリタイミング装置に関する。
バイナリデータビットの位相とリタイミングクロックパ
ルスの状態オフセット位相が互いに関係なく、入力バイ
ナリデータにワンダーとアラインメント(alignment) ジ
ッターがあってもデータを安定してリタイミングするデ
ータリタイミング装置に関する。
【0002】なお、本明細書の記述は本件出願の優先権
の基礎たる韓国特許出願第1993−27360号の明
細書の記載に基づくものであって、当該韓国特許出願の
番号を参照することによって当該韓国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
の基礎たる韓国特許出願第1993−27360号の明
細書の記載に基づくものであって、当該韓国特許出願の
番号を参照することによって当該韓国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
【0003】
【従来の技術】図9は従来のデータリタイミング装置を
示すブロック図であって、図9において、A1は源泉ク
ロック発生部であり、A2は送信側リタイミング部であ
り、A3は受信側リタイミング部である。図10は図9
に示す各部のタイミングを示す図である。
示すブロック図であって、図9において、A1は源泉ク
ロック発生部であり、A2は送信側リタイミング部であ
り、A3は受信側リタイミング部である。図10は図9
に示す各部のタイミングを示す図である。
【0004】従来、データビットレートが大きくないの
で、並列または直列に伝送されるデータのタイミング
を、受信側リタイミング部で予測することができた。図
10に示すように、源泉クロック発生部A1から送信側
リタイミング部A2および受信側リタイミング部A3に
伝送されるデータの単位ビット間隔またはアイパターン
の中心から上昇遷移するリタイミングクロックパルスを
供給できるように、データをリタイミングした。
で、並列または直列に伝送されるデータのタイミング
を、受信側リタイミング部で予測することができた。図
10に示すように、源泉クロック発生部A1から送信側
リタイミング部A2および受信側リタイミング部A3に
伝送されるデータの単位ビット間隔またはアイパターン
の中心から上昇遷移するリタイミングクロックパルスを
供給できるように、データをリタイミングした。
【0005】
【発明が解決しようとする課題】しかし、データビット
レートが大きいので、データの単位ビット間隔が狭くな
り、受信側リタイミング部A3により、受信データと、
リタイミングすべきクロックパルスとの間の位相関係を
予測することが難しくなる。高速に伝送されるデータを
従来の方法によりリタイミングする場合、Dフリップフ
ロップのホールド時間とセットアップ時間を満足させる
ことができないメタスタビリティ(metastability )が
発生する。伝送距離が比較的に短く、アラインメントジ
ッターの大きさが極めて小さい場合にも、周辺環境等の
要因によりメタスタビリティが発生しデータを安定して
リタイミングできないという問題点があった。
レートが大きいので、データの単位ビット間隔が狭くな
り、受信側リタイミング部A3により、受信データと、
リタイミングすべきクロックパルスとの間の位相関係を
予測することが難しくなる。高速に伝送されるデータを
従来の方法によりリタイミングする場合、Dフリップフ
ロップのホールド時間とセットアップ時間を満足させる
ことができないメタスタビリティ(metastability )が
発生する。伝送距離が比較的に短く、アラインメントジ
ッターの大きさが極めて小さい場合にも、周辺環境等の
要因によりメタスタビリティが発生しデータを安定して
リタイミングできないという問題点があった。
【0006】このような問題点を解決する方法として、
例えば、英国特許第8039874号(発明者:C.P.Su
mmers )と、米国特許第4,400,667号(発明
者:M.Belkin)と、米国特許第4,535,459号
(発明者:C.R.Hogge )が知られている。これらの方法
によると、送信側はデータのみ送信し、受信側は受信さ
れたデータから非線型過程によりリタイミングクロック
パルスを生成するか、あるいは受信側の電圧制御発振器
によりリタイミングクロックパルスを発生させてデータ
をリタイミングする。
例えば、英国特許第8039874号(発明者:C.P.Su
mmers )と、米国特許第4,400,667号(発明
者:M.Belkin)と、米国特許第4,535,459号
(発明者:C.R.Hogge )が知られている。これらの方法
によると、送信側はデータのみ送信し、受信側は受信さ
れたデータから非線型過程によりリタイミングクロック
パルスを生成するか、あるいは受信側の電圧制御発振器
によりリタイミングクロックパルスを発生させてデータ
をリタイミングする。
【0007】これを応用したリタイミング装置として
は、例えば、AMCCQ20P025(Applied Micro
Corpのリタイミングチップ)を用いた装置が知られてい
る。これらの方法は高速データ伝送時に安定してデータ
をリタイミングできるが、ビット同期装置の構成が一般
的に複雑であり、電圧制御発振器および低域ろ波器等の
アナログ部品が用いられるため、集積化が難しく、並列
に伝送されるデータリンクに用いるにはあまりにも複雑
であり、非経済的であるという問題点がある。
は、例えば、AMCCQ20P025(Applied Micro
Corpのリタイミングチップ)を用いた装置が知られてい
る。これらの方法は高速データ伝送時に安定してデータ
をリタイミングできるが、ビット同期装置の構成が一般
的に複雑であり、電圧制御発振器および低域ろ波器等の
アナログ部品が用いられるため、集積化が難しく、並列
に伝送されるデータリンクに用いるにはあまりにも複雑
であり、非経済的であるという問題点がある。
【0008】さらに、デジタルビット同期装置のうち、
伝送されるデータ単位ビット間隔の1/16倍の周期を
有するクロックパルスを用いて受信データをリタイミン
グする装置としては、日本国特許55-53252号(米国特許
第4,385,395 号)(発明者:M.Tanaka)が知られてい
る。この装置は、アナログ低域ろ波器は用いていない
が、クロックがデータビットレートに比べて高過ぎ、安
定したクロックパルスを要求しないので、高速データの
リタイミングに適合させることができないという問題点
があった。
伝送されるデータ単位ビット間隔の1/16倍の周期を
有するクロックパルスを用いて受信データをリタイミン
グする装置としては、日本国特許55-53252号(米国特許
第4,385,395 号)(発明者:M.Tanaka)が知られてい
る。この装置は、アナログ低域ろ波器は用いていない
が、クロックがデータビットレートに比べて高過ぎ、安
定したクロックパルスを要求しないので、高速データの
リタイミングに適合させることができないという問題点
があった。
【0009】一方、能動遅延素子を用いて受信データを
遅延させ、リタイミングすべきクロックパルスに適正に
合わせるリタイミング装置は、例えば、韓国特許第1989
/8113 号(米国特許第5,036,529 号)(発明者:シンド
ングァン)に開示されており、また、リタイミングチッ
プとして、Texas Instrument社のものが知られている。
この装置は、データ単位ビット間隔と同じ周期を有する
クロックパルスを用いて、リタイミングを比較的安定に
行うが、データとクロックパルス間の状態オフセット位
相が遅延素子の処理限界に達すると、安定してリタイミ
ングを行うことができなくなり、ワンダーとアラインメ
ントジッターを吸収することができなくなる。
遅延させ、リタイミングすべきクロックパルスに適正に
合わせるリタイミング装置は、例えば、韓国特許第1989
/8113 号(米国特許第5,036,529 号)(発明者:シンド
ングァン)に開示されており、また、リタイミングチッ
プとして、Texas Instrument社のものが知られている。
この装置は、データ単位ビット間隔と同じ周期を有する
クロックパルスを用いて、リタイミングを比較的安定に
行うが、データとクロックパルス間の状態オフセット位
相が遅延素子の処理限界に達すると、安定してリタイミ
ングを行うことができなくなり、ワンダーとアラインメ
ントジッターを吸収することができなくなる。
【0010】本発明の目的は、上記のような問題点を解
決し、伝送距離が比較的短く、伝送データの単位ビット
間隔と同じ周期を有し、データと任意の状態オフセット
位相を有する外部リタイミングクロックパルスがある場
合、伝送や周辺環境によるメタスタビリティの発生を排
除し、伝送されたデータにアラインメントジッタが発生
しても、これを吸収してデータを安定してリタイミング
するためにデジタル論理素子を用いて最適のリタイミン
グクロックパルスを選択する方式のデータリタイミング
装置を提供することにある。
決し、伝送距離が比較的短く、伝送データの単位ビット
間隔と同じ周期を有し、データと任意の状態オフセット
位相を有する外部リタイミングクロックパルスがある場
合、伝送や周辺環境によるメタスタビリティの発生を排
除し、伝送されたデータにアラインメントジッタが発生
しても、これを吸収してデータを安定してリタイミング
するためにデジタル論理素子を用いて最適のリタイミン
グクロックパルスを選択する方式のデータリタイミング
装置を提供することにある。
【0011】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、局部クロックパルスを発生する局
部クロックパルス発生手段と、局部クロックパルス発生
手段からの局部クロックパルスの1周期ごとに、外部か
ら入力されたクロックパルスを順次に遅延させたn個
(nは4以上の整数)のクロックパルスを並列に出力す
るクロックパルス並列発生手段と、外部から入力された
データから、上昇および下降遷移ごとに、入力データの
単位ビット間隔よりは小さく、各構成要素に属するフリ
ップフロップの最小許容クロックパルス幅よりは大きい
パルスを出力する入力データ遷移検出手段と、入力デー
タ遷移検出手段により入力データ遷移時に発生されたパ
ルスの上昇位置と、前記クロックパルス並列発生手段か
ら入力されたn個の遅延されたクロックパルスの遷移位
置との位相関係をそれぞれ論理的に出力してクロックパ
ルス選択情報を提供する順次論理並列位相検出手段と、
クロックパルス並列発生手段から(n−1)個の遅延さ
れたクロックパルスを受け、前記順次論理並列位相検出
手段から入力されるクロックパルス選択情報に従って、
入力データの遷移発生時点に最も近接して下降遷移が発
生するクロックパルスを選択しリタイミングクロックパ
ルスに出力するリタイミングクロックパルス選択手段
と、外部から入力されたデータを前記リタイミングクロ
ックパルス選択手段からリタイミングクロックパルスを
選択する過程で所定の時間だけ補償遅延させる時間遅延
補償手段と、リタイミングクロックパルス選択手段から
入力されたリタイミングクロックパルスに従って、前記
時間遅延補償手段から入力される時間補償された遅延デ
ータをリタイミングしリタイミングされたデータを外部
に出力するデータリタイミング手段とを具備したことを
特徴とする。
るために、本発明は、局部クロックパルスを発生する局
部クロックパルス発生手段と、局部クロックパルス発生
手段からの局部クロックパルスの1周期ごとに、外部か
ら入力されたクロックパルスを順次に遅延させたn個
(nは4以上の整数)のクロックパルスを並列に出力す
るクロックパルス並列発生手段と、外部から入力された
データから、上昇および下降遷移ごとに、入力データの
単位ビット間隔よりは小さく、各構成要素に属するフリ
ップフロップの最小許容クロックパルス幅よりは大きい
パルスを出力する入力データ遷移検出手段と、入力デー
タ遷移検出手段により入力データ遷移時に発生されたパ
ルスの上昇位置と、前記クロックパルス並列発生手段か
ら入力されたn個の遅延されたクロックパルスの遷移位
置との位相関係をそれぞれ論理的に出力してクロックパ
ルス選択情報を提供する順次論理並列位相検出手段と、
クロックパルス並列発生手段から(n−1)個の遅延さ
れたクロックパルスを受け、前記順次論理並列位相検出
手段から入力されるクロックパルス選択情報に従って、
入力データの遷移発生時点に最も近接して下降遷移が発
生するクロックパルスを選択しリタイミングクロックパ
ルスに出力するリタイミングクロックパルス選択手段
と、外部から入力されたデータを前記リタイミングクロ
ックパルス選択手段からリタイミングクロックパルスを
選択する過程で所定の時間だけ補償遅延させる時間遅延
補償手段と、リタイミングクロックパルス選択手段から
入力されたリタイミングクロックパルスに従って、前記
時間遅延補償手段から入力される時間補償された遅延デ
ータをリタイミングしリタイミングされたデータを外部
に出力するデータリタイミング手段とを具備したことを
特徴とする。
【0012】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【0013】図1は本発明一実施例に係るデータリタイ
ミング装置を示す。図1において、11は局部クロック
パルス発生部、12はクロックパルス並列発生部、13
は入力データ遷移検出部、14は順次論理並列位相検出
部、15はリタイミングクロックパルス選択部、16は
時間遅延補償部、17はデータリタイミング部である。
ミング装置を示す。図1において、11は局部クロック
パルス発生部、12はクロックパルス並列発生部、13
は入力データ遷移検出部、14は順次論理並列位相検出
部、15はリタイミングクロックパルス選択部、16は
時間遅延補償部、17はデータリタイミング部である。
【0014】局部クロックパルス発生部11は、外部か
ら入力されるバイナリデータビットレートに比べて4倍
以上の周波数を有し、フリップフロップのセットアップ
時間とホールド時間を合計した時間より大きい周期を有
するクロックパルスを発生させるものである。
ら入力されるバイナリデータビットレートに比べて4倍
以上の周波数を有し、フリップフロップのセットアップ
時間とホールド時間を合計した時間より大きい周期を有
するクロックパルスを発生させるものである。
【0015】クロックパルス並列発生部12は、外部か
ら入力されたクロックパルスを、局部クロックパルス発
生部11により発生された局部クロックパルスの1周期
ごとに順次に遅延させ、遅延された総時間が外部入力ク
ロックパルスの1周期より大きくしたn(nは4以上の
自然数)個の遅延されたクロックパルスを発生させるも
のである。
ら入力されたクロックパルスを、局部クロックパルス発
生部11により発生された局部クロックパルスの1周期
ごとに順次に遅延させ、遅延された総時間が外部入力ク
ロックパルスの1周期より大きくしたn(nは4以上の
自然数)個の遅延されたクロックパルスを発生させるも
のである。
【0016】入力データ遷移検出部13は、外部から入
力されたバイナリデータの上昇および下降遷移ごとに、
入力されたデータの遷移に同期するように、入力された
データ単位ビット間隔より小さいが、フリップフロップ
の最小許容クロックパルス幅より大きいパルスを発生さ
せるもにである。
力されたバイナリデータの上昇および下降遷移ごとに、
入力されたデータの遷移に同期するように、入力された
データ単位ビット間隔より小さいが、フリップフロップ
の最小許容クロックパルス幅より大きいパルスを発生さ
せるもにである。
【0017】順次論理並列位相検出部14は、入力デー
タ遷移検出部13からのデータの遷移時に発生したパル
スの上昇位置と、クロックパルス並列発生部12からの
n個の遅延されたクロックパルスの遷移位置との位相関
係をそれぞれ論理的に出力するものである。
タ遷移検出部13からのデータの遷移時に発生したパル
スの上昇位置と、クロックパルス並列発生部12からの
n個の遅延されたクロックパルスの遷移位置との位相関
係をそれぞれ論理的に出力するものである。
【0018】リタイミングクロックパルス選択部15
は、クロックパルス並列発生部12から(n−1)個の
遅延されたクロックパルスを受信するとともに、順次論
理並列位相検出部14から(n−1)個の遅延されたク
ロックパルスの選択情報を受信し、(n−1)個の遅延
されたクロックパルスのうち、入力データ遷移位置と遅
延されたクロックパルスの遷移位置の差が、局部クロッ
クパルスの1周期以内であり、入力データの遷移時点に
最も近接して下降遷移が発生する遅延されたクロックパ
ルスを選択するものである。
は、クロックパルス並列発生部12から(n−1)個の
遅延されたクロックパルスを受信するとともに、順次論
理並列位相検出部14から(n−1)個の遅延されたク
ロックパルスの選択情報を受信し、(n−1)個の遅延
されたクロックパルスのうち、入力データ遷移位置と遅
延されたクロックパルスの遷移位置の差が、局部クロッ
クパルスの1周期以内であり、入力データの遷移時点に
最も近接して下降遷移が発生する遅延されたクロックパ
ルスを選択するものである。
【0019】時間遅延補償部16は、リタイミングクロ
ックパルス選択部15からリタイミングクロックパルス
を選択する過程で遅延された時間だけ、外部からのバイ
ナリデータを補償し遅延させるものである。
ックパルス選択部15からリタイミングクロックパルス
を選択する過程で遅延された時間だけ、外部からのバイ
ナリデータを補償し遅延させるものである。
【0020】データリタイミング部17は、リタイミン
グクロックパルス選択部15からリタイミングクロック
パルスを受信し、時間遅延補償部16から時間補償され
た遅延データを受信してデータをリタイミングするもの
である。
グクロックパルス選択部15からリタイミングクロック
パルスを受信し、時間遅延補償部16から時間補償され
た遅延データを受信してデータをリタイミングするもの
である。
【0021】図2は図1に示す局部クロックパルス発生
部11の構成の一例を示す。これは、インバータ21
と、論理素子ゲートにより構成した第1遅延部22と、
発振器23により構成したリング発振器の例である。
部11の構成の一例を示す。これは、インバータ21
と、論理素子ゲートにより構成した第1遅延部22と、
発振器23により構成したリング発振器の例である。
【0022】発振器23のブロックをインバータ21に
より反転させ、インバータ21の出力を、第1遅延部2
2により遅延させ、この遅延された信号をさらにインバ
ータ21に入力され、局部クロックパルスが発生され
る。
より反転させ、インバータ21の出力を、第1遅延部2
2により遅延させ、この遅延された信号をさらにインバ
ータ21に入力され、局部クロックパルスが発生され
る。
【0023】図3は図1に示すクロックパルス並列発生
部12の構成を示す。図3において、31,32,3
3,…,3(n−1),3nはDフリップフロップであ
る。
部12の構成を示す。図3において、31,32,3
3,…,3(n−1),3nはDフリップフロップであ
る。
【0024】Dフリップフロップ31,32,33,
…,3(n−1),3nは、外部入力クロックパルスC
P(外部から伝送されたバイナリデータの単位ビット間
隔と同じ周期を有し、しかも、データと任意の状態オフ
セット位相を有する)が入力されると、局部クロックパ
ルス発生部11により発生された局部クロックパルスF
Tにより、局部クロックパルスFTの1周期,2周期,
3周期,…,(n−1)周期,n周期ずつ順次に、クロ
ックパルスCPを遅延させ、n個のクロックパルスCP
1,CP2,CP3,…,CP(n−1),CPnを発
生させる。ただし、nは、n×FTの1周期(TFT)
がCPの1周期(TCP)より大きい4以上の整数であ
り、n個のクロックパルスCP1,CP2,CP3,
…,CP(n−1),CPnは、順次論理並列位相検出
部14に出力され、(n−1)個のクロックパルスCP
1,CP2,CP3,…,CP(n−1)は、図1のリ
タイミングクロックパルス選択部15にそれぞれ出力さ
れる。
…,3(n−1),3nは、外部入力クロックパルスC
P(外部から伝送されたバイナリデータの単位ビット間
隔と同じ周期を有し、しかも、データと任意の状態オフ
セット位相を有する)が入力されると、局部クロックパ
ルス発生部11により発生された局部クロックパルスF
Tにより、局部クロックパルスFTの1周期,2周期,
3周期,…,(n−1)周期,n周期ずつ順次に、クロ
ックパルスCPを遅延させ、n個のクロックパルスCP
1,CP2,CP3,…,CP(n−1),CPnを発
生させる。ただし、nは、n×FTの1周期(TFT)
がCPの1周期(TCP)より大きい4以上の整数であ
り、n個のクロックパルスCP1,CP2,CP3,
…,CP(n−1),CPnは、順次論理並列位相検出
部14に出力され、(n−1)個のクロックパルスCP
1,CP2,CP3,…,CP(n−1)は、図1のリ
タイミングクロックパルス選択部15にそれぞれ出力さ
れる。
【0025】図4は図1に示すクロックパルス並列発生
部12の各部のタイミングの一例を示す。TCP(CP
の1周期)より大きい最小の時間の間に、局部クロック
パルスFTの1周期間隔の位相差を有するn個のクロッ
クパルスが発生する。
部12の各部のタイミングの一例を示す。TCP(CP
の1周期)より大きい最小の時間の間に、局部クロック
パルスFTの1周期間隔の位相差を有するn個のクロッ
クパルスが発生する。
【0026】図5は図1に示す入力データ遷移検出部1
3の構成を示す。図5において、41は排他的ORゲー
ト、42は論理素子ゲートにより構成された第2遅延部
D2である。
3の構成を示す。図5において、41は排他的ORゲー
ト、42は論理素子ゲートにより構成された第2遅延部
D2である。
【0027】外部からバイナリデータDが入力される
と、このバイナリデータDを第2遅延部42により遅延
させる。そして、第2遅延部42からのデータD′と、
バイナリデータDを排他的ORゲート41により排他的
OR演算する。その結果、バイナリデータDから上昇お
よび下降遷移が発生するごとに、排他的ORゲート41
から、フリップフロップの最小許容クロックパルス幅よ
り大きいパルスDTが生成され、図1に示す順次論理並
列位相検出部14に出力される。
と、このバイナリデータDを第2遅延部42により遅延
させる。そして、第2遅延部42からのデータD′と、
バイナリデータDを排他的ORゲート41により排他的
OR演算する。その結果、バイナリデータDから上昇お
よび下降遷移が発生するごとに、排他的ORゲート41
から、フリップフロップの最小許容クロックパルス幅よ
り大きいパルスDTが生成され、図1に示す順次論理並
列位相検出部14に出力される。
【0028】図6は図5に示す入力データ遷移検出部1
3の各部のタイミング、すなわち、バイナリデータDお
よび遅延されたデータD′と、データ遷移時に発生する
パルスDTとのタイミングを示す。データ遷移時点とD
Tの上昇時点の位相差はできるだけ最小になるようにし
なければならない。
3の各部のタイミング、すなわち、バイナリデータDお
よび遅延されたデータD′と、データ遷移時に発生する
パルスDTとのタイミングを示す。データ遷移時点とD
Tの上昇時点の位相差はできるだけ最小になるようにし
なければならない。
【0029】図7は図1に示す順次論理並列位相検出部
14とリタイミングクロックパルス選択部15の構成を
示す。図7において、511,512,…,51nはD
フリップフロップである。521,522,…,52
(n−2),52(n−1)はインバータであり、53
1,532,533,…,53(n−1),611,6
12,613,…,61(n−1)はORゲートであ
る。62は(n−1)入力ANDゲートである。
14とリタイミングクロックパルス選択部15の構成を
示す。図7において、511,512,…,51nはD
フリップフロップである。521,522,…,52
(n−2),52(n−1)はインバータであり、53
1,532,533,…,53(n−1),611,6
12,613,…,61(n−1)はORゲートであ
る。62は(n−1)入力ANDゲートである。
【0030】順次論理並列位相検出部14において、n
個のDフリップフロップ511,512,513,…,
51(n−1),51nは、クロックパルス並列発生部
12からの遅延されたn個のクロックパルスCP1,C
P2,CP3,…,CP(n−1),CPnを各データ
入力端子に入力し、入力データ遷移検出部13から出力
されたパルスDTを各クロックパルス入力端子に入力
し、パルスDTの上昇時点におけるn個のクロックパル
スCP1,CP2,CP3,…,CP(n−1),CP
nの位相値を論理レベルで出力し、(n−1)個のイン
バータ511,522,…,52(n−1)は、(n−
1)個のDフリップフロップ512,513,…,51
(n−1),51nの出力をそれぞれ反転させる。
個のDフリップフロップ511,512,513,…,
51(n−1),51nは、クロックパルス並列発生部
12からの遅延されたn個のクロックパルスCP1,C
P2,CP3,…,CP(n−1),CPnを各データ
入力端子に入力し、入力データ遷移検出部13から出力
されたパルスDTを各クロックパルス入力端子に入力
し、パルスDTの上昇時点におけるn個のクロックパル
スCP1,CP2,CP3,…,CP(n−1),CP
nの位相値を論理レベルで出力し、(n−1)個のイン
バータ511,522,…,52(n−1)は、(n−
1)個のDフリップフロップ512,513,…,51
(n−1),51nの出力をそれぞれ反転させる。
【0031】(n−1)個のORゲート531,53
2,533,…,53(n−1)のi番目(iは1から
(n−1)のうちの任意の数字)のORゲート53i
は、入力データから遷移が発生する時点(DTの上昇遷
移時点)で、CPi(局部クロックパルスFTによりi
周期だけ遅延されたクロックパルス)の位相を論理値で
示すDフリップフロップ51iの出力と、CP(i+
1)(すなわち、局部クロックパルスFTにより(i+
1)周期だけ遅延されたクロックパルス)の位相を論理
値で示すDフリップフロップ51(i+1)の出力を反
転させたインバータ52iの出力とを、OR演算してタ
イミングクロックパルス選択部15に出力する。
2,533,…,53(n−1)のi番目(iは1から
(n−1)のうちの任意の数字)のORゲート53i
は、入力データから遷移が発生する時点(DTの上昇遷
移時点)で、CPi(局部クロックパルスFTによりi
周期だけ遅延されたクロックパルス)の位相を論理値で
示すDフリップフロップ51iの出力と、CP(i+
1)(すなわち、局部クロックパルスFTにより(i+
1)周期だけ遅延されたクロックパルス)の位相を論理
値で示すDフリップフロップ51(i+1)の出力を反
転させたインバータ52iの出力とを、OR演算してタ
イミングクロックパルス選択部15に出力する。
【0032】i番目ORゲート53iは、i番目Dフリ
ップフロップ51iの出力と、(i+1)番目のDフリ
ップフロップ51(i+1)の出力の反転出力をOR演
算する。i番目ORゲート53iの出力が論理0になる
のは、i番目Dフリップフロップ51iの出力が論理0
であり、かつ、(i+1)番目Dフリップフロップ51
(i+1)の出力が論理1であるときである。すなわ
ち、i番目ORゲート53iの出力が論理0になるの
は、DTパルスから上昇遷移が発生した(入力データか
ら遷移が発生した時点)直前に、CPiが下降遷移し、
DTパルスから上昇遷移が発生した直後に、CP(i+
1)が下降遷移するときである。
ップフロップ51iの出力と、(i+1)番目のDフリ
ップフロップ51(i+1)の出力の反転出力をOR演
算する。i番目ORゲート53iの出力が論理0になる
のは、i番目Dフリップフロップ51iの出力が論理0
であり、かつ、(i+1)番目Dフリップフロップ51
(i+1)の出力が論理1であるときである。すなわ
ち、i番目ORゲート53iの出力が論理0になるの
は、DTパルスから上昇遷移が発生した(入力データか
ら遷移が発生した時点)直前に、CPiが下降遷移し、
DTパルスから上昇遷移が発生した直後に、CP(i+
1)が下降遷移するときである。
【0033】CPiまたはCP(i+1)は、入力デー
タDから遷移が発生する時点に最も近接して下降遷移を
発生させるクロックパルスに、入力データDをリタイミ
ングするのに最もタイミングマージンが大きいクロック
パルスである。
タDから遷移が発生する時点に最も近接して下降遷移を
発生させるクロックパルスに、入力データDをリタイミ
ングするのに最もタイミングマージンが大きいクロック
パルスである。
【0034】(n−1)個のORゲート611,61
2,613,…,61(n−1)は、リタイミングクロ
ックパルス選択部15はクロックパルス並列発生部12
から出力された遅延された(n−1)個のクロックパル
スCP1,CP2,CP3,…,CP(n−1)と、順
次論理並列位相検出部14の(n−1)個のORゲート
531,532,533,…,53(n−1)から出力
されたクロックパルス選択情報とを、OR演算する。
2,613,…,61(n−1)は、リタイミングクロ
ックパルス選択部15はクロックパルス並列発生部12
から出力された遅延された(n−1)個のクロックパル
スCP1,CP2,CP3,…,CP(n−1)と、順
次論理並列位相検出部14の(n−1)個のORゲート
531,532,533,…,53(n−1)から出力
されたクロックパルス選択情報とを、OR演算する。
【0035】i番目のORゲート61iは、順次論理並
列位相検出部14のi番目のORゲート53iの出力が
論理0である場合にのみ、すなわち、CPi(すなわ
ち、局部クロックパルスFTによりi周期だけ遅延され
たクロックパルス)の下降遷移時点がデータ遷移時点の
直前にあり、CP(i+1)(すなわち、局部クロック
パルスFTにより(i+1)周期だけ遅延されたクロッ
クパルス)の下降遷移時点がデータの遷移時点の直後に
ある場合にのみ、クロックパルス並列発生部12から出
力されたクロックパルスCPiを出力させることによ
り、(n−1)個の遅延されたクロックパルスのうち、
少なくとも1個のクロックパルスを選択し、選択された
パルスを(n−1)入力ANDゲート62によりAND
演算してリタイミングクロックパルスを発生させる。
列位相検出部14のi番目のORゲート53iの出力が
論理0である場合にのみ、すなわち、CPi(すなわ
ち、局部クロックパルスFTによりi周期だけ遅延され
たクロックパルス)の下降遷移時点がデータ遷移時点の
直前にあり、CP(i+1)(すなわち、局部クロック
パルスFTにより(i+1)周期だけ遅延されたクロッ
クパルス)の下降遷移時点がデータの遷移時点の直後に
ある場合にのみ、クロックパルス並列発生部12から出
力されたクロックパルスCPiを出力させることによ
り、(n−1)個の遅延されたクロックパルスのうち、
少なくとも1個のクロックパルスを選択し、選択された
パルスを(n−1)入力ANDゲート62によりAND
演算してリタイミングクロックパルスを発生させる。
【0036】このとき、クロックパルス発生部12にお
いて、nとして、 n×TFT > TCP ただし、n×TFT:局部クロックパルスの1周期 TCP:外部入力クロックパルスの1周期 を満足する4以上の整数を選択したので、リタイミング
クロックパルス選択部15の(n−1)個のORゲート
611,612,613,…,61(n−1)のうち、
少なくとも1個のORゲートは図8に示すように入力デ
ータアイパターンの中心から上昇するクロックパルスを
必ず出力する。
いて、nとして、 n×TFT > TCP ただし、n×TFT:局部クロックパルスの1周期 TCP:外部入力クロックパルスの1周期 を満足する4以上の整数を選択したので、リタイミング
クロックパルス選択部15の(n−1)個のORゲート
611,612,613,…,61(n−1)のうち、
少なくとも1個のORゲートは図8に示すように入力デ
ータアイパターンの中心から上昇するクロックパルスを
必ず出力する。
【0037】図1に示す時間遅延補償部16とデータリ
タイミング部17は、論理素子ゲートで構成された遅延
部とDフリップフロップによりそれぞれ構成されてい
る。
タイミング部17は、論理素子ゲートで構成された遅延
部とDフリップフロップによりそれぞれ構成されてい
る。
【0038】時間遅延補償部16は、図7に示すリタイ
ミングクロックパルス選択部15のORゲート61iと
(n−1)入力ANDゲート62により伝達遅延された
時間DSだけ、バイナリデータDを遅延部により遅延さ
せた後、補償遅延されたデータDDをデータリタイミン
グ部17に出力する。
ミングクロックパルス選択部15のORゲート61iと
(n−1)入力ANDゲート62により伝達遅延された
時間DSだけ、バイナリデータDを遅延部により遅延さ
せた後、補償遅延されたデータDDをデータリタイミン
グ部17に出力する。
【0039】データリタイミング部17は遅延補償部1
6からのデータDDを受け、リタイミングクロックパル
ス選択部15から出力されたリタイミングクロックパル
スを受け、データをリタイミングする。
6からのデータDDを受け、リタイミングクロックパル
ス選択部15から出力されたリタイミングクロックパル
スを受け、データをリタイミングする。
【0040】図8は本実施例に係るデジタルデータリタ
イミング装置の各部のタイミングの一例を示す。局部ク
ロックパルス発生部11により発生された局部クロック
パルスFTは、入力されたバイナリデータDのビットレ
ートに比べて6倍の周波数を有し、クロックパルス並列
発生部12は外部入力クロックパルスCPを局部クロッ
クパルスFTの1周期間隔で順次に遅延させ、7個の遅
延されたクロックパルスCP1,CP2,CP3,CP
4,CP5,CP6,CP7を発生させて、リタイミン
グクロックパルス選択部15の選択過程でリタイミング
クロックパルスが遅延された時間と、時間遅延補償部1
6で補償遅延されたデータDDの遅延時間を同一にした
場合、データリタイミング部16でリタイミングクロッ
クパルスがデータアイパターンの中心でデータをリタイ
ミングする。
イミング装置の各部のタイミングの一例を示す。局部ク
ロックパルス発生部11により発生された局部クロック
パルスFTは、入力されたバイナリデータDのビットレ
ートに比べて6倍の周波数を有し、クロックパルス並列
発生部12は外部入力クロックパルスCPを局部クロッ
クパルスFTの1周期間隔で順次に遅延させ、7個の遅
延されたクロックパルスCP1,CP2,CP3,CP
4,CP5,CP6,CP7を発生させて、リタイミン
グクロックパルス選択部15の選択過程でリタイミング
クロックパルスが遅延された時間と、時間遅延補償部1
6で補償遅延されたデータDDの遅延時間を同一にした
場合、データリタイミング部16でリタイミングクロッ
クパルスがデータアイパターンの中心でデータをリタイ
ミングする。
【0041】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、既存のデータリタイミング
装置と短い距離で伝送されるビット同期装置に代えて用
いることができ、さらに、次の(1) ないし(4) の効果を
奏する。すなわち(1) リタイミングクロックパルスの4
倍以上の任意の周波数を有する局部クロックパルスのみ
が要求されるので、半導体集積化が可能である。(2) n
個の遅延されたクロックパルスの総遅延時間を充分に長
くすると、広範囲なビットレートを有するデータリタイ
ミング装置に応用が可能である。(3) ジッターおよびワ
ンダーを吸収することができる。(4) 環境の変化に対し
て安定して動作し、半導体技術の発展により高速のビッ
ト同期に応用することができる。
上記のように構成したので、既存のデータリタイミング
装置と短い距離で伝送されるビット同期装置に代えて用
いることができ、さらに、次の(1) ないし(4) の効果を
奏する。すなわち(1) リタイミングクロックパルスの4
倍以上の任意の周波数を有する局部クロックパルスのみ
が要求されるので、半導体集積化が可能である。(2) n
個の遅延されたクロックパルスの総遅延時間を充分に長
くすると、広範囲なビットレートを有するデータリタイ
ミング装置に応用が可能である。(3) ジッターおよびワ
ンダーを吸収することができる。(4) 環境の変化に対し
て安定して動作し、半導体技術の発展により高速のビッ
ト同期に応用することができる。
【図1】本発明一実施例に係るディジタルデータリタイ
ミング装置を示すブロック図である。
ミング装置を示すブロック図である。
【図2】図1に示す局部クロックパルス発生部11の構
成を示すブロック図である。
成を示すブロック図である。
【図3】図1に示すクロックパルス並列発生部12の構
成を示すブロック図である。
成を示すブロック図である。
【図4】図3に示す各部のタイミングの一例を示すタイ
ミングチャートである。
ミングチャートである。
【図5】図1に示す入力データ遷移検出部13の構成を
示すブロック図である。
示すブロック図である。
【図6】図5に示す各部のタイミングの一例を示すタイ
ミングチャートである。
ミングチャートである。
【図7】図1に示す順次論理並列位相検出部14と、リ
タイミングクロックパルス選択部15の構成を示すブロ
ック図である。
タイミングクロックパルス選択部15の構成を示すブロ
ック図である。
【図8】図7に示す各部のタイミングの一例を示すタイ
ミングチャートである。
ミングチャートである。
【図9】従来のデータリタイミング装置を示すブロック
図である。
図である。
【図10】図9に示す各部のタイミングの一例を示すタ
イミングチャートである。
イミングチャートである。
A1 源泉クロック発生部 A2 送信側リタイミング部 A3 受信側リタイミング部 11 局部クロックパルス発生部 12 クロックパルス並列発生部 13 入力データ遷移検出部 14 順次論理並列位相検出部 15 リタイミングクロックパルス選択部 16 時間遅延補償部 17 データリタイミング部 21 インバータ 22 第1遅延部 31,32,33,…3(n−1),3n Dフリップ
フロップ 41 排他的ORゲート 42 第2遅延部 511,512,513,…,51(n−1),51n
Dフリップフロップ 521,522,…,52(n−2),52(n−1)
インバータ 531,532,533,…,53(n−1) ORゲ
ート 611,612,613,…,61(n−1) ORゲ
ート 62 (n−1)入力ANDゲート D 外部入力バイナリデータ D′ 第2遅延部により遅延されたデータ DD 時間遅延補償部により時間補償された遅延データ DR リタイミングされたデータ DT 外部入力データ遷移時の発生パルス FT 局部クロックパルス TFT 局部クロックパルスの1周期 TCP 外部入力クロックパルスの1周期 TD 伝送遅延時間 DS リタイミングクロックパルス選択部の総ゲート伝
達遅延時間 CP 外部入力クロックパルス CP1,CP2,CP3,…,CP(n−1),CPn
遅延されたクロックパルス
フロップ 41 排他的ORゲート 42 第2遅延部 511,512,513,…,51(n−1),51n
Dフリップフロップ 521,522,…,52(n−2),52(n−1)
インバータ 531,532,533,…,53(n−1) ORゲ
ート 611,612,613,…,61(n−1) ORゲ
ート 62 (n−1)入力ANDゲート D 外部入力バイナリデータ D′ 第2遅延部により遅延されたデータ DD 時間遅延補償部により時間補償された遅延データ DR リタイミングされたデータ DT 外部入力データ遷移時の発生パルス FT 局部クロックパルス TFT 局部クロックパルスの1周期 TCP 外部入力クロックパルスの1周期 TD 伝送遅延時間 DS リタイミングクロックパルス選択部の総ゲート伝
達遅延時間 CP 外部入力クロックパルス CP1,CP2,CP3,…,CP(n−1),CPn
遅延されたクロックパルス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジュ ボム シュン 大韓民国 デージョン スウォク ガジョ ンドン 161 エレクトロニクス アンド テレコミュニケーションズ リサーチ インスティテュート内 (72)発明者 リ ボム チョル 大韓民国 デージョン スウォク ガジョ ンドン 161 エレクトロニクス アンド テレコミュニケーションズ リサーチ インスティテュート内 (72)発明者 キム ジョン シキ 大韓民国 デージョン スウォク ガジョ ンドン 161 エレクトロニクス アンド テレコミュニケーションズ リサーチ インスティテュート内 (72)発明者 ガン ソキ リョル 大韓民国 デージョン スウォク ガジョ ンドン 161 エレクトロニクス アンド テレコミュニケーションズ リサーチ インスティテュート内
Claims (4)
- 【請求項1】 局部クロックパルス(FT)を発生する
局部クロックパルス発生手段(11)と、 該局部クロックパルス発生手段(11)からの局部クロ
ックパルス(FT)の1周期ごとに、外部から入力され
たクロックパルス(CP)を順次に遅延させたn個(n
は4以上の整数)のクロックパルスを並列に出力するク
ロックパルス並列発生手段(12)と、 外部から入力された入力データ(D)から、上昇および
下降遷移ごとに、入力データの単位ビット間隔よりは小
さく、各構成要素に属するフリップフロップの最小許容
クロックパルス幅よりは大きいパルス(DT)を出力す
る入力データ遷移検出手段(13)と、 該入力データ遷移検出手段(13)により入力データ遷
移時に発生されたパルスの上昇位置と、前記クロックパ
ルス並列発生手段(12)から入力されたn個の遅延さ
れたクロックパルスの遷移位置との位相関係をそれぞれ
論理的に出力してクロックパルス選択情報を提供する順
次論理並列位相検出手段(14)と、 前記クロックパルス並列発生手段(12)から(n−
1)個の遅延されたクロックパルスを受け、前記順次論
理並列位相検出手段(14)から入力されるクロックパ
ルス選択情報に従って、入力データの遷移発生時点に最
も近接して下降遷移が発生するクロックパルスを選択し
リタイミングクロックパルスに出力するリタイミングク
ロックパルス選択手段(15)と、 外部から入力された入力データを前記リタイミングクロ
ックパルス選択手段(15)からリタイミングクロック
パルスを選択する過程で所定の時間だけ補償遅延させる
時間遅延補償手段(16)と、 前記リタイミングクロックパルス選択手段(15)から
入力されたリタイミングクロックパルスに従って、前記
時間遅延補償手段(16)から入力される時間補償され
た遅延データをリタイミングしリタイミングされたデー
タ(DR)を外部に出力するデータリタイミング手段
(17)とを具備したことを特徴とする高速データ伝送
におけるデジタルデータリタイミング装置。 - 【請求項2】 請求項1において、前記局部クロックパ
ルス発生手段(11)は、 外部から入力される入力データ(D)のビットレートに
比べて4倍以上の任意の周波数を有し、前記フリップフ
ロップのセットアップ時間とホールド時間を合計した時
間より大きい周期を有する局部クロックパルスを出力す
ることを特徴とする高速データ伝送におけるデジタルデ
ータリタイミング装置。 - 【請求項3】 請求項1において、前記クロックパルス
並列発生手段(12)は、 nの値として、局部クロックパルス(FT)の1周期
(TFT)のn倍が外部入力クロックパルス(CP)の
1周期(TCP)より大きい4以上の整数を選択し、発
生したクロックパルスCP1,CP2,CP3,…,C
P(n−1),CPnを、前記順次論理並列位相検出手
段(14)に出力し、そのうちの(n−1)個のクロッ
クパルスCP1,CP2,…,CP(n−1)を前記リ
タイミングクロックパルス選択手段(15)に出力する
n個のDフリップフロップを具備したことを特徴とする
高速データ伝送におけるデジタルデータリタイミング装
置。 - 【請求項4】 請求項1において、前記順次論理並列位
相検出手段(14)とリタイミングクロックパルス選択
手段(15)は、前記遅延されたクロックパルス並列発
生手段(12)から出力された局部クロックパルス(F
T)により、i(iは1から(n−1)中の任意の数
字)周期だけ遅延されたクロックパルス(CPi)と、
外部から入力されたデータ(D)との間の位相を比較
し、外部から入力された入力データ(D)に遷移が発生
する時点に最も近接して下降遷移が発生するクロックパ
ルスを少なくとも1つ以上選択した後に、合成してリタ
イミングクロックパルスを出力することを特徴とする高
速データ伝送におけるデジタルデータリタイミング装
置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1993-27360 | 1993-12-11 | ||
KR1019930027360A KR960002463B1 (ko) | 1993-12-11 | 1993-12-11 | 고속데이타 전송에서의 디지틀 데이타 리타이밍 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07202952A true JPH07202952A (ja) | 1995-08-04 |
JP2963020B2 JP2963020B2 (ja) | 1999-10-12 |
Family
ID=19370664
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29152794A Expired - Fee Related JP2963020B2 (ja) | 1993-12-11 | 1994-11-25 | 高速データ伝送におけるデジタルデータリタイミング装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5594762A (ja) |
JP (1) | JP2963020B2 (ja) |
KR (1) | KR960002463B1 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5963606A (en) * | 1997-06-27 | 1999-10-05 | Sun Microsystems, Inc. | Phase error cancellation method and apparatus for high performance data recovery |
US6285722B1 (en) | 1997-12-05 | 2001-09-04 | Telcordia Technologies, Inc. | Method and apparatus for variable bit rate clock recovery |
US6154509A (en) * | 1998-01-16 | 2000-11-28 | Natural Microsystems Corp. | Data phase recovery system |
JP3394013B2 (ja) * | 1999-12-24 | 2003-04-07 | 松下電器産業株式会社 | データ抽出回路およびデータ抽出システム |
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