JP3131172B2 - ビット同期回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高速インタコネクシ
ョン間のデータ転送に利用する。本発明は高速インタコ
ネクション間の同期技術に関する。本発明は高速インタ
コネクション間にクロックが並送されない場合に、高速
インタコネクションに受信側でデータの論理値を判定
し、システムに同期したクロックに同期してデータを乗
せ換える技術に関する。

【０００２】

【従来の技術】従来から知られているビット同期回路を
大きく分けると二つの方式に分類される。第一の方式は
入力データからクロックを抽出し、データはそのままに
し、データから抽出されて同期したクロックを並送させ
て出力する方式であり、第二の方式は入力データを用意
された複数のクロックの中から最適なクロックで判別
し、入力データを最適なクロックに乗せ換える方式であ
る。

【０００３】この従来例を図１７および図１８を参照し
て説明する。図１７は従来のクロック抽出型のビット同
期回路の構成例を示す図である。この方式のビット同期
回路では、まず始めに入力されたデータ列からクロック
抽出回路３０でクロック成分を抽出し、これを電圧制御
型発振器３３：ＶＣＯ(Voltage Control Ocillator)出
力のクロックと位相比較する。

【０００４】このとき位相比較器３１は両クロックの位
相差信号を出力するので、出力される位相差信号のうち
フィルタ３２により高周波成分を除去し、低周波成分を
再びＶＣＯ３３に入力する。このとき低周波成分である
制御信号は、両者の周波数を一致させるように働く。こ
のようにして、ＶＣＯ３３の出力クロックはフィードバ
ック回路を構成しているループをたどるうちにＶＣＯ３
３の出力はデータのクロック成分に同期したクロックに
ロックされ、同期されたクロックを出力することができ
る。したがって、識別器３４はこのクロックを用いて入
力データを判定することにより、絶えず入力データと判
別クロックの位相関係は理想状態にあるので理想的な識
別が可能となる。

【０００５】図１８は従来のクロック選択型のビット同
期回路の構成例を示す図である。この方式の回路では、
位相比較器４０はデータとクロックの分岐成分から、デ
ータとクロックのデータ変化点を検出する。その後に、
位相比較器４０はセレクタ４１を制御し、複数クロック
からデータの変化点に該当するクロックの変化点が一致
しない組合せを選択する。これによりデータとクロック
の位相関係を最適化する。識別器４２はこの最適化され
たクロックにしたがってデータを判定し、該当するクロ
ックにデータを乗せ換えることで理想的な識別を行う。

【０００６】

【発明が解決しようとする課題】このような従来のビッ
ト同期回路では、入力データのクロックレートが大きく
なると、理想的なビット同期を行うために要するオーバ
ーヘッドが無視できなくなる。例えば、クロックレート
が１０ＧＨｚのクロックを用いてビット同期を行う場合
には、入力するデータがＮＲＺ(Non Return to Zero)信
号だとすると、１ビットの信号幅はわずか１００ｐｓに
なる。この場合に、クロックの変化点を用いてフリップ
フロップで識別を行うとき、識別器を構成するフリップ
フロップに許容される位相マージンは通常５０ｐｓ程度
に制限されてしまう。

【０００７】このため、例えば図１７に示した従来例の
クロック抽出型のビット同期回路では、前述した位相マ
ージン内に抽出クロックを安定化させる必要がある。こ
のためには、位相比較器３１の後段に、許容位相マージ
ン内にクロックを安定化させるＱ値の高いフィルタ３２
を用意する必要がある。これを誘電体共振器フィルタに
より実現しようとすると、アナログ的に形状を制御する
必要があり、加工精度の問題からフィルタが大型化し、
ビット同期回路の装置全体を小型化することが困難にな
る。

【０００８】また、図１８に示したクロック選択型ビッ
ト同期回路では、任意の位相関係をもつ入力データに対
し、前述した位相マージン内にシステムクロックを用意
する必要がある。この場合には、複数のクロックを位相
精度良く配置できることがビット同期回路の性能を決め
る支配要因となるが、現状のデバイス作成技術では、１
００ｐｓ内に位相制御できるクロック数は二つ程度に制
限されてしまうため、位相マージンを食いつぶす恐れが
ある。また、通常の入力データとクロックデータの位相
関係を両者のデータ変化点を検出してその位置関係から
最適なクロックを選択する方式では入力データの変化点
形状の不安定さ、位相揺らぎに起因して変化点検出が正
しく行われない。

【０００９】本発明は、このような背景に行われたもの
であって、大型で複雑な制御回路、アナログデバイスな
どを必要としないビット同期回路を提供することを目的
とする。本発明は、システムクロックを用いて精度のよ
い論理値判定を行うことができるビット同期回路を提供
することを目的とする。本発明は、入力データの波形揺
らぎ、位相揺らぎに耐性のあるビット同期回路を提供す
ることを目的とする。

【００１０】

【課題を解決するための手段】本発明は論理値情報保持
ブロック、論理値判定ブロックおよび論理値制御ブロッ
クを備えることを最も主要な特徴とする。従来の技術と
は、論理値判定ブロックと論理値制御ブロックとを分離
した点、また論理値情報保持ブロックの情報をもとに、
フィードバックループを介して出力結果の正誤判定を行
うことで論理値判定ブロックの出力制御を可能にする論
理値制御ブロックを備える点が大きく異なる。

【００１１】すなわち、本発明によれば従来、入力デー
タの論理値判定とクロック乗せ換えを一度に行うため
に、論理値判定が困難になる問題があったのを論理値情
報保持ブロックとクロック乗せ換えブロックである論理
値判定ブロックとを分離し、複数の論理値判定結果から
論理値保持情報をもとに最適な論理値判定結果を論理値
制御ブロックにより選択することにより、正確に論理値
判定が行える。

【００１２】また、この論理値判定は、論理値保持情報
と論理値判定ブロックからの出力結果をもとに行われる
が、論理値判定時に両者のデータの変化点を避けて、論
理値判定を行うために、位相揺らぎなどに起因するデー
タ変化点における不安定さを取り除くことが可能とな
る。

【００１３】このように、論理値確定領域で論理値判定
を行うために、従来のクロック選択型ビット同期回路に
おいて、データ変化点近傍で論理値判定を行ってしまい
判定結果の正誤が揺れる場合にクロック選択を繰り返し
てしまうという問題を避けることができ安定なビット同
期操作が可能となる。

【００１４】また、本発明によれば、論理値制御ブロッ
ク内に、ｎ回連続ビット判定誤り後に初めてセレクタ切
替信号を送出するビット同期の保護回路を設けることが
できるので、単発的に発生する入力データの位相揺らぎ
にともなう論理値判定出力の切替えを防ぐことが可能と
なる。

【００１５】また、本発明によれば論理値情報保持ブロ
ックと論理値判定ブロックの出力情報のデータ変化点を
エッジ検出回路を用いて検出している。このエッジ検出
回路はデータとデータの遅延分の排他的論理和を用いて
検出可能であるが、この遅延素子の遅延時間を制御する
ことにより、エッジ検出を通知する検出ビットの幅を調
整できる。この幅を制御することで論理値判定領域を調
整できるので、プロセス毎に異なる論理値判定不確定領
域に対応して論理値判定領域を設定することが可能とな
る。

【００１６】また、本発明は、論理値判定ブロックと論
理値情報保持ブロックの前段にデータ波形整形回路を導
入することも可能なので、本発明に入力される入力デー
タ波形に依存することなく、本発明を実現するために用
いた回路に依存した整形波形のデータに対してビット同
期を行えばよいので絶えず同一条件下で論理値判定が可
能となる。

【００１７】すなわち、本発明はビット同期回路であっ
て、その特徴とするところは、クロックに同期するデー
タを入力する入力端子と、この入力端子の信号を位相の
異なる複数のクロックでそれぞれ判定する手段およびそ
の複数の判定出力の一つを選択する手段を含む論理値判
定ブロックと、この入力端子の信号を遅延させる論理値
情報保持ブロックと、この論理値情報保持ブロックの出
力と前記論理値判定ブロックの出力とが一致するように
前記選択する手段を制御する論理値判定制御ブロックと
を備えたところにある。

【００１８】前記論理値情報保持ブロックの遅延時間は
前記クロックの２分の１ビットの時間に近似することが
望ましい。

【００１９】前記入力端子の信号通路に波形整形回路が
挿入されることが望ましい。

【００２０】前記論理値判定制御ブロックは前記論理値
判定ブロックの出力と前記論理値情報保持ブロックの出
力とを入力とする排他的論理和回路を含むことが望まし
い。

【００２１】前記データの変化点近傍で前記論理値判定
ブロックの出力を無効化する手段を備える構成とするこ
とが望ましい。

【００２２】前記排他的論理和回路の出力に設けられ同
一出力がｎ回連続するときにその出力を送出する保護回
路を備えることが望ましい。

【００２３】

【発明の実施の形態】発明の実施の形態を図１を参照し
て説明する。図１は本発明実施例のビット同期回路のブ
ロック構成図である。

【００２４】本発明はビット同期回路であって、その特
徴とするところは、クロックに同期するデータを入力す
る入力端子ＩＮと、この入力端子ＩＮの信号を位相の異
なる複数のクロックでそれぞれ判定する手段としてのＤ
フリップフロップ４、５およびその複数の判定出力の一
つを選択する手段としてのセレクタ６、７を含む論理値
判定ブロック５１と、この入力端子ＩＮの信号を遅延さ
せるデータ論理値遅延回路２を含む論理値情報保持ブロ
ック５０と、この論理値情報保持ブロック５０の出力と
論理値判定ブロック５１の出力とが一致するようにセレ
クタ６および７を制御する論理値判定制御ブロック５２
とを備えたところにある。

【００２５】データ論理値遅延回路２の遅延時間は前記
クロックの２分の１ビットの時間に近似する。入力端子
ＩＮの信号通路にデータ波形整形回路１が挿入されてい
る。論理値判定制御ブロック５２は論理値判定ブロック
５１の出力と論理値情報保持ブロック５０の出力とを入
力とするＥＸＯＲ（排他的論理和）回路２４を含む。前
記データの変化点近傍で論理値判定制御ブロック５２の
出力を無効化する手段としてのエッジ検出回路８および
９を備えている。ＥＸＯＲ回路２４の出力に設けられ同
一出力がｎ回連続するときにその出力を送出する保護回
路２２を備えている。

【００２６】

【実施例】本発明実施例を説明する。本発明実施例のビ
ット同期回路は、図１に示すように、データ波形整形回
路１、論理値情報保持ブロック５０、論理値判定ブロッ
ク５１、論理値判定制御ブロック５２により構成され
る。

【００２７】図２はデータ波形整形回路１のブロック構
成図であるが、まず、入力データを二つに分岐し、片方
の入力データをバッファ１０に入力し、もう一方のデー
タを反転バッファ１１に入力する。それぞれのバッファ
１０および反転バッファ１１の出力は二つのＴフリップ
フロップ回路（ＴＦＦと図示）１２および１３にそれぞ
れ入力される。続いて、この二つのＴフリップフロップ
回路１２および１３の出力結果をそれぞれ二分岐し、図
２に示すようにＥＸＯＲ(Exclusive OR:排他的論理和)
回路１４およびＥＸＮＯＲ(Exclusive NOR: 排他的否定
論理和) 回路１５によりそれぞれ論理値が判定される。

【００２８】図３はデータ論理値遅延回路２のブロック
構成図である。論理値情報保持ブロック５０としてのデ
ータ論理値遅延回路２は図３に示すようにバッファＢ１
〜Ｂ４の多段構成により構成される。また、論理値判定
ブロック５１は図１に示すように、複数クロック生成回
路３、複数論理値判定用のＤフリップフロップ４および
５、論理値判定結果出力選択用のセレクタ６、クロック
出力選択用のセレクタ７により構成される。

【００２９】また、論理値判定制御ブロック５２は論理
値判定ブロック５１の出力につながるエッジ検出回路
８、論理値情報保持ブロック５０の出力につながるエッ
ジ検出回路９、この二つのエッジ検出回路８および９に
つながるＯＲ回路１９、このＯＲ回路１９につながる二
つのセレクタ２０および２１を含み、この二つのセレク
タ２０および２１は２：１のセレクタにより構成され、
２入力のうち片方はＬ固定されており、もう一方は論理
値判定ブロック５１の出力および論理値情報保持ブロッ
ク５０の出力に接続される。この二つのセレクタ２０お
よび２１の出力はＥＸＯＲ回路２４に接続され、ＥＸＯ
Ｒ回路２４の出力はビット同期の保護回路２２に接続さ
れる。

【００３０】ビット同期の保護回路２２の出力は論理値
判定ブロック５１の出力状態を決定するセレクタ６およ
び７を制御するセレクタ切替信号を格納するＴフリップ
フロップ２３に接続される。図４はエッジ検出回路８お
よび９のブロック構成図である。このとき、エッジ検出
回路８および９は図４に示す構成により実現され、入力
データを二分岐し片方を遅延回路２５により遅延し、遅
延させないもう一方のデータとＥＸＯＲ回路２６により
ＥＸＯＲ（排他的論理和）をとることにより実現するこ
とができる。

【００３１】このとき、遅延回路２５の遅延時間を制御
することにより、エッジ検出を通知する検出ビットの幅
を調整できる。この幅を制御することで論理値判定領域
を調整できるので、プロセス毎に異なる論理値判定不確
定領域に対応して論理値判定領域を設定することが可能
となる。

【００３２】また、図５は保護回路２２のブロック構成
図である。ビット同期の保護回路２２は、図５に示すよ
うにカウンタを用いて実現できる。図５では簡単のため
に３ビットカウンタで構成される例を示している。３段
のフリップフロップを接続し反転出力信号のＮＯＲ（否
定論理和）をとることによりセレクタ信号を実現でき
る。

【００３３】次に、本発明実施例の動作を説明する。図
６はデータ波形整形回路１の波形観測点を示す図であ
り、図７はその観測結果を示す図である。図６に示すよ
うに、データ波形整形回路１に入力されたデータは、図
２で説明した二つのＴフリップフロップ１２および１３
の出力の排他的論理和および排他的否定論理和を行って
データおよび反転データに整形される。このときの波形
の状態を図７に示す。

【００３４】また、図８はデータ波形整形回路１の波形
観測点を示す図であり、図９はその観測結果を示す図で
ある。図９に示すように、入力データ波形の波形揺らぎ
は整形され、Ｔフリップフロップ１２および１３、ＥＸ
ＯＲ回路１４、ＥＸＮＯＲ回路１５の出力波形に依存す
る形に整形される。

【００３５】整形された入力データはその後に分岐さ
れ、一方は論理値情報保持ブロック５０に入力される。
論理値情報保持ブロック５０のデータ論理値遅延回路２
には図３に示すように多段にバッファＢ１〜Ｂ４が配置
されている。図１０はデータ論理値遅延回路２の波形観
測点を示す図であり、図１１はその観測結果を示す図で
ある。図１１に示すように、入力データはバッファＢ１
〜Ｂ４通過後にビット同期回路のシステムクロック周期
の半周期に対応するτ（＝Ｔ／２）時間だけ遅延させら
れる。

【００３６】このとき、もう一方の論理値判定ブロック
５１に分岐された整形データは、論理値判定ブロック５
１に配置されたＤフリップフロップ４および５によって
論理値判定される。図１は理解をしやすくするために二
つのＤフリップフロップ４および５が配置される場合を
示している。この二つのＤフリップフロップ４および５
は自装置のクロックから複数クロック生成回路３により
作成される二つのクロックにしたがって動作し、このク
ロックに同期して整形データの論理値判定を行う。図１
２はビット同期回路の波形観測点を示す図であり、図１
３はその観測結果を示す図である。いま、二つのクロッ
クの位相関係がπずれているとすると、二つのＤフリッ
プフロップ４および５により論理値判定された結果は整
形データとクロックの位相関係に対応する。

【００３７】このとき仮にどちらかの出力が論理値判定
ブロック５１内の出力制御を行うセレクタ６によって選
択されているとすると、その出力結果は論理値判定制御
ブロック５２内のエッジ検出回路８に送られることにな
る。図１４はエッジ検出回路８および９の波形観測点を
示す図であり、図１５はその観測結果を示す図である。
エッジ検出回路８では図１５に示すように、入力データ
のデータ変化点を検出すると遅延回路２５の遅延時間に
応じたビット幅で入力データの変換点にエッジ検出パル
スを発生する。この回路の働きにより論理値判定ブロッ
ク５１出力のデータ変換点にエッジ検出パルスが立つこ
とになる。

【００３８】同様に、論理値情報保持ブロック５０の出
力のデータ変化点に対してもエッジ検出回路９によりエ
ッジ検出パルスが立つので、両者のどちらかのパルスが
存在するときには論理値判定制御ブロック５２内のセレ
クタ２０および２１のＬ固定が出力される。この結果、
このセレクタ２０および２１を通る論理値判定制御ブロ
ック５２の出力データおよび論理値情報保持ブロック５
０の出力データの両者に対し、お互いのデータ変化点を
除外した論理値がセレクタ２０および２１を介して出力
される。

【００３９】このとき論理値判定ブロック５１の出力結
果が正しい位相関係のクロックを用いて論理値判定を行
っている判定結果を出力しているとき、整形波から位相
がπだけずれた論理値情報保持ブロック５０の出力と論
理値判定ブロック５１の出力のデータ変化点を除外した
部分の論理値は図１３に示すように一致していることに
なる。したがって論理値判定制御ブロック５２内にある
二つのセレクタ２０および２１の出力信号のＥＸＯＲ
（排他的論理和）出力が“０”となり、論理値判定ブロ
ック５１内のセレクタ６および７の出力は保持される。

【００４０】しかし、ひとたび、データとクロックの位
相関係がずれ、誤ったクロックでデータを判定すると先
の論理値判定制御ブロック５２内のセレクタ２０および
２１の出力信号のデータ変化点の除外部分の論理値が一
致しなくなり、ＥＸＯＲ（排他的論理和）出力が“１”
になる。図１６はビット同期の保護回路２２の動作を示
す図であるが、保護回路２２がこの不一致パルスをｎ回
連続して計測するとカウンタがカウントアップされ、ｎ
回連続不一致の場合にはｎ個のフリップフロップのそれ
ぞれ反転出力が同時に“０”となるため、そのＮＯＲ
（否定論理和）が“１”となり、保護回路２２の後段に
つながれたフリップフロップの状態を変化させる。こう
して論理値判定ブロック５１の出力を選択するセレクタ
６および７の切替信号が変化し、出力を変化させる。こ
のとき変化した出力結果はデータとクロックの位相関係
が正しく調整されているために不一致検出判定が“０”
となり、セレクタ６および７の状態は保持される。この
ようにして正しいビット同期が保証される。

【００４１】

【発明の効果】以上説明したように、本発明によれば、
大型で複雑な制御回路、アナログデバイスなどを必要と
せず、システムクロックを用いて精度のよい論理値判定
を行うことができる。さらに、入力データの波形揺ら
ぎ、位相揺らぎに耐性のあるビット同期回路を実現する
ことができる。

【図面の簡単な説明】

【図１】本発明実施例のビット同期回路のブロック構成
図。

【図２】データ波形整形回路のブロック構成図。

【図３】データ論理値遅延回路のブロック構成図。

【図４】エッジ検出回路のブロック構成図。

【図５】保護回路のブロック構成図。

【図６】データ波形整形回路の波形観測点を示す図。

【図７】データ波形整形回路の波形観測結果を示す図。

【図８】データ波形整形回路の波形観測点を示す図。

【図９】データ波形整形回路の波形観測結果を示す図。

【図１０】データ論理値遅延回路の波形観測点を示す
図。

【図１１】データ論理値遅延回路の波形観測結果を示す
図。

【図１２】ビット同期回路の波形観測点を示す図。

【図１３】ビット同期回路の波形観測結果を示す図。

【図１４】エッジ検出回路の波形観測点を示す図。

【図１５】エッジ検出回路の波形観測結果を示す図。

【図１６】ビット同期の保護回路の動作を示す図。

【図１７】従来のクロック抽出型のビット同期回路の構
成例を示す図。

【図１８】従来のクロック選択型のビット同期回路の構
成例を示す図。

【符号の説明】

１ データ波形整形回路 ２ データ論理値遅延回路 ３ 複数クロック生成回路 ４、５ Ｄフリップフロップ ６、７、２０、２１、４１ セレクタ ８、９ エッジ検出回路 １０、Ｂ１〜Ｂ４ バッファ １１ 反転バッファ １２、１３、２３ Ｔフリップフロップ １４、２４、２６ ＥＸＯＲ回路 １５ ＥＸＮＯＲ回路 １９ ＯＲ回路 ２２ 保護回路 ２５ 遅延回路 ３０ クロック抽出回路 ３１、４０ 位相比較器 ３２ フィルタ ３３ ＶＣＯ ３４、４２ 識別器 ５０ 論理値情報保持ブロック ５１ 論理値判定ブロック ５２ 論理値判定制御ブロック ａ〜ｚ、Ａ〜Ｃ 観測点

───────────────────────────────────────────────────── フロントページの続き (72)発明者 川野 龍介 東京都新宿区西新宿三丁目19番２号 日 本電信電話株式会社内 (72)発明者 塩本 公平 東京都新宿区西新宿三丁目19番２号 日 本電信電話株式会社内 (56)参考文献 特開 平３−240336（ＪＰ，Ａ) 特開 平５−102954（ＪＰ，Ａ) 特開 平４−40029（ＪＰ，Ａ) 特開 平５−37505（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/02 H04L 25/40

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 クロックに同期するデータを入力する入
   力端子と、この入力端子の信号を位相の異なる複数のク
   ロックでそれぞれ判定する手段およびその複数の判定出
   力の一つを選択する手段を含む論理値判定ブロックと、
   この入力端子の信号を遅延させる論理値情報保持ブロッ
   クと、この論理値情報保持ブロックの出力と前記論理値
   判定ブロックの出力とが一致するように前記選択する手
   段を制御する論理値判定制御ブロックとを備えたことを
   特徴とするビット同期回路。
2. 【請求項２】 前記論理値情報保持ブロックの遅延時間
   は前記クロックの２分の１ビットの時間に近似する請求
   項１記載のビット同期回路。
3. 【請求項３】 前記入力端子の信号通路に波形整形回路
   が挿入された請求項１記載のビット同期回路。
4. 【請求項４】 前記論理値判定制御ブロックは、前記論
   理値判定ブロックの出力と前記論理値情報保持ブロック
   の出力とをそれぞれ入力しデータの変化点の検出を行う
   エッジ検出回路と、このエッジ検出回路の出力を入力し
   てデータ変化点を除外した部分の論理値が一致するか否
   かを判定する排他論理和回路とを含む請求項１記載のビ
   ット同期回路。
5. 【請求項５】 前記排他的論理和回路の出力が入力され
   同一出力がｎ回連続するときにその出力を送出する保護
   回路を備えた請求項４記載のビット同期回路。