JP3264586B2 - パターン同期回路 - Google Patents
パターン同期回路Info
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- JP3264586B2 JP3264586B2 JP16100194A JP16100194A JP3264586B2 JP 3264586 B2 JP3264586 B2 JP 3264586B2 JP 16100194 A JP16100194 A JP 16100194A JP 16100194 A JP16100194 A JP 16100194A JP 3264586 B2 JP3264586 B2 JP 3264586B2
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Description
【０００１】
【産業上の利用分野】本発明は、入力データ信号と比較
基準となる比較パターン信号とを比較照合するに先だっ
て、入力データ信号と比較パターン信号との間のビット
同期を確立するパターン同期回路に関する。
基準となる比較パターン信号とを比較照合するに先だっ
て、入力データ信号と比較パターン信号との間のビット
同期を確立するパターン同期回路に関する。
【０００２】
【従来の技術】例えばデジタル通信網における送受信装
置や伝送路に対する各種の試験のうち伝送過程やデータ
送受信過程において発生するビット誤りを評価する誤り
試験装置は例えば図８に示すように構成されている。
置や伝送路に対する各種の試験のうち伝送過程やデータ
送受信過程において発生するビット誤りを評価する誤り
試験装置は例えば図８に示すように構成されている。
【０００３】この誤り試験装置１においては、データ送
受信装置や伝送路等の試験対象２に対して試験信号発生
器３から規定ビット周期Ｎ0 を有した所定ビットパター
ンを有した試験信号ａを印加する。試験信号ａは試験対
象２を経由して再度誤り試験装置１内へ入力データ信号
ｂとして入力される。誤り試験装置１へ入力された入力
データ信号ｂはパターン同期回路４及びクロック再生回
路５へ入力される。
受信装置や伝送路等の試験対象２に対して試験信号発生
器３から規定ビット周期Ｎ0 を有した所定ビットパター
ンを有した試験信号ａを印加する。試験信号ａは試験対
象２を経由して再度誤り試験装置１内へ入力データ信号
ｂとして入力される。誤り試験装置１へ入力された入力
データ信号ｂはパターン同期回路４及びクロック再生回
路５へ入力される。
【０００４】クロック再生回路５は入力データ信号ｂか
らクロック信号ｃを再生してパターン同期回路４へ送出
する。パターン同期回路４は、誤り検出回路６及び比較
パターン発生回路７を内蔵している。比較パターン発生
回路７は試験信号ａと同一の規定ビット周期Ｎ0 の所定
ビットパターンを有する比較パターン信号を出力する。
そして、パターン同期回路４は比較パターン発生回路７
から出力される比較パターン信号と入力データ信号ｂと
の間のビット同期を誤り検出回路６を用いて確立する。
らクロック信号ｃを再生してパターン同期回路４へ送出
する。パターン同期回路４は、誤り検出回路６及び比較
パターン発生回路７を内蔵している。比較パターン発生
回路７は試験信号ａと同一の規定ビット周期Ｎ0 の所定
ビットパターンを有する比較パターン信号を出力する。
そして、パターン同期回路４は比較パターン発生回路７
から出力される比較パターン信号と入力データ信号ｂと
の間のビット同期を誤り検出回路６を用いて確立する。
【０００５】ビット同期が確立した時点で、誤り検出回
路６でもって入力データ信号ｂのビット誤りを比較パタ
ーン信号と比較することによって検出する。誤り信号ｅ
は誤り率測定部８へ送出される。誤り率測定部８は誤り
信号ｅを用いてビット誤り率を測定する。
路６でもって入力データ信号ｂのビット誤りを比較パタ
ーン信号と比較することによって検出する。誤り信号ｅ
は誤り率測定部８へ送出される。誤り率測定部８は誤り
信号ｅを用いてビット誤り率を測定する。
【０００６】図９はパターン同期回路４の詳細ブロック
図である。クロック再生回路５から入力された図１０に
示すクロック信号ｃはクロック禁止（インヒビット）回
路９へ入力される。クロック禁止回路９は同期判定制御
回路１１からクロック禁止信号ｈが入力されると、図１
０に示すように、入力されたクロック信号ｃの１つのク
ロックの通過を禁止する。よって、このクロック禁止回
路９から出力されるクロック信号ｃ1 にはクロックの存
在しない部分が生じる。
図である。クロック再生回路５から入力された図１０に
示すクロック信号ｃはクロック禁止（インヒビット）回
路９へ入力される。クロック禁止回路９は同期判定制御
回路１１からクロック禁止信号ｈが入力されると、図１
０に示すように、入力されたクロック信号ｃの１つのク
ロックの通過を禁止する。よって、このクロック禁止回
路９から出力されるクロック信号ｃ1 にはクロックの存
在しない部分が生じる。
【０００７】クロック禁止回路９から出力されるクロッ
ク信号ｃ1 は直列並列変換回路１０内の分周器１０ａで
１／ｎに分周される。但し、ｎは正整数である。直列並
列変換回路１０から出力された図１０に示す分周クロッ
ク信号ｃ2 は次の比較パターン発生回路７へ入力され
る。比較パターン発生回路７は、前述した規定ビット周
期Ｎ0 の所定ビットパターンを有する比較パターン信号
を発生し、並列ｎ列の比較パターン信号ｇとして次の誤
り検出回路６へ送出する。
ク信号ｃ1 は直列並列変換回路１０内の分周器１０ａで
１／ｎに分周される。但し、ｎは正整数である。直列並
列変換回路１０から出力された図１０に示す分周クロッ
ク信号ｃ2 は次の比較パターン発生回路７へ入力され
る。比較パターン発生回路７は、前述した規定ビット周
期Ｎ0 の所定ビットパターンを有する比較パターン信号
を発生し、並列ｎ列の比較パターン信号ｇとして次の誤
り検出回路６へ送出する。
【０００８】一方、試験対象２から入力された入力デー
タ信号ｂは直列並列変換回路１０内のＳ／Ｐ（シリアル
／パラレル）変換器１０ｂでｎ列の入力データ信号ｂ1
に変換される。直列並列変換回路１０から出力された並
列ｎ列の入力データ信号ｂ1は次の誤り検出回路６へ入
力される。
タ信号ｂは直列並列変換回路１０内のＳ／Ｐ（シリアル
／パラレル）変換器１０ｂでｎ列の入力データ信号ｂ1
に変換される。直列並列変換回路１０から出力された並
列ｎ列の入力データ信号ｂ1は次の誤り検出回路６へ入
力される。
【０００９】誤り検出回路６はｎ列の比較パターン信号
ｇとｎ列の入力データ信号ｂ1 とを比較して一致しない
と誤り信号ｅを同期判定制御回路１１へ送出する。同期
判定制御回路１１は、所定の割合以上の誤り信号ｅが入
力されると同期が外れたと判断して同期不確立信号を誤
り率測定部８へ送出する。なお、所定の割合としては、
使用しているパターン内容にもよるが、例えばクロック
１０5 ビット当たりの誤り数１０4 ビット等が採用され
ている。
ｇとｎ列の入力データ信号ｂ1 とを比較して一致しない
と誤り信号ｅを同期判定制御回路１１へ送出する。同期
判定制御回路１１は、所定の割合以上の誤り信号ｅが入
力されると同期が外れたと判断して同期不確立信号を誤
り率測定部８へ送出する。なお、所定の割合としては、
使用しているパターン内容にもよるが、例えばクロック
１０5 ビット当たりの誤り数１０4 ビット等が採用され
ている。
【００１０】また、同期判定制御回路１１は、同期不確
立状態になると、所定数の誤り信号ｅが入力される毎
に、クロック禁止信号ｈをクロック禁止回路９へ送出す
る。なお、所定数としてはクロックの動作周波数にもよ
るが、通常は１００以下の数が用いられる。
立状態になると、所定数の誤り信号ｅが入力される毎
に、クロック禁止信号ｈをクロック禁止回路９へ送出す
る。なお、所定数としてはクロックの動作周波数にもよ
るが、通常は１００以下の数が用いられる。
【００１１】なお、同期判定制御回路１１は、誤り検出
回路６からの誤り信号ｅの割合が所定値以下の場合、同
期が確立したと判断して同期不確立信号を同期確立信号
ｉに変更すると共に、前記クロック禁止動作を停止す
る。この所定値の割合としては、例えばパターン周期Ｎ
0 と同じ数だけ連続して誤りがない場合等が採用され
る。
回路６からの誤り信号ｅの割合が所定値以下の場合、同
期が確立したと判断して同期不確立信号を同期確立信号
ｉに変更すると共に、前記クロック禁止動作を停止す
る。この所定値の割合としては、例えばパターン周期Ｎ
0 と同じ数だけ連続して誤りがない場合等が採用され
る。
【００１２】図１０はパターン同期回路４の動作を示す
タイムチャートである。なお、この図１０においては、
説明を簡単にするために、入力データ信号ｂ及び比較パ
ターン信号ｇは、規定ビット周期Ｎ0 が４であり、ビッ
トパターンは［ａｂｃｄ］の繰り返しパターンであり、
かつ分周比ｎは２であると仮定している。
タイムチャートである。なお、この図１０においては、
説明を簡単にするために、入力データ信号ｂ及び比較パ
ターン信号ｇは、規定ビット周期Ｎ0 が４であり、ビッ
トパターンは［ａｂｃｄ］の繰り返しパターンであり、
かつ分周比ｎは２であると仮定している。
【００１３】最初、並列の２列の入力データｂ1 のビッ
ト位相と、並列の２列の比較パターン信号ｇのビット位
相とは一致しないので、同期不確立であり、同期判定制
御回路１１からクロック禁止信号ｈが送出される。その
結果、クロック信号ｃ1 における一つのクロックが消滅
して、入力データ信号ｂ中の前記消滅したクロックに対
応する一つのビットデータ（図１０においては［ｂ］）
がＳ／Ｐ変換器１０ｂにて並列信号に変換されなくて、
直列並列変換回路１０から出力されるｎ（＝２）列の入
力データ信号ｂ1 のビット位相が１つ進む。
ト位相と、並列の２列の比較パターン信号ｇのビット位
相とは一致しないので、同期不確立であり、同期判定制
御回路１１からクロック禁止信号ｈが送出される。その
結果、クロック信号ｃ1 における一つのクロックが消滅
して、入力データ信号ｂ中の前記消滅したクロックに対
応する一つのビットデータ（図１０においては［ｂ］）
がＳ／Ｐ変換器１０ｂにて並列信号に変換されなくて、
直列並列変換回路１０から出力されるｎ（＝２）列の入
力データ信号ｂ1 のビット位相が１つ進む。
【００１４】一方、たとえ一部にパルス幅の長いクロッ
クが存在する分周クロック信号ｃ2が入力されたとし
て、比較パターン発生回路７から出力されるｎ列の比較
パターン信号ｇにおいてはビットデータが消滅すること
はないので、ビット位相は変化しない。
クが存在する分周クロック信号ｃ2が入力されたとし
て、比較パターン発生回路７から出力されるｎ列の比較
パターン信号ｇにおいてはビットデータが消滅すること
はないので、ビット位相は変化しない。
【００１５】したがって、クロック禁止信号ｈが出力さ
れる毎に、入力データ信号ｂ1 のビット位相は比較パタ
ーン信号ｇに比較して１つづつ進んでいく。このよう
に、誤り検出回路６から誤り信号ｅが出力される限り、
ビット位相が順次変化していく。そして、誤り検出回路
６からの誤り信号ｅの割合が所定値以下になると、入力
データ信号ｂ1 は比較パターン信号ｇにビット同期した
と判断されて同期判定回路１１は同期確立信号ｉを出力
する。
れる毎に、入力データ信号ｂ1 のビット位相は比較パタ
ーン信号ｇに比較して１つづつ進んでいく。このよう
に、誤り検出回路６から誤り信号ｅが出力される限り、
ビット位相が順次変化していく。そして、誤り検出回路
６からの誤り信号ｅの割合が所定値以下になると、入力
データ信号ｂ1 は比較パターン信号ｇにビット同期した
と判断されて同期判定回路１１は同期確立信号ｉを出力
する。
【００１６】
【発明が解決しようとする課題】しかしながら、図９に
示すパターン同期回路４においても、まだ解消すべき次
のような問題があった。すなわち、試験装置自体の製造
生産性を向上し、かつ装置自体の小型軽量化を図るため
に、パターン同期回路４をＡＳＩＣ（特定用途向ＩＣ）
化することが切望されている。しかし、一般に、デジタ
ル通信網における伝送路やデータ送受信装置で取扱われ
るデジタル信号の周波数は数百ＭHzと非常に高くなるこ
ともあるが、直列並列変換回路１０にて速度が１／ｎに
低下された各信号ｃ 2 ，ｂ 1 を取扱う比較パターン発生
回路７，誤り検出回路６及び同期判定制御回路１１等は
比較的簡単に低価格でＡＳＩＣ化することが可能であ
る。
示すパターン同期回路４においても、まだ解消すべき次
のような問題があった。すなわち、試験装置自体の製造
生産性を向上し、かつ装置自体の小型軽量化を図るため
に、パターン同期回路４をＡＳＩＣ（特定用途向ＩＣ）
化することが切望されている。しかし、一般に、デジタ
ル通信網における伝送路やデータ送受信装置で取扱われ
るデジタル信号の周波数は数百ＭHzと非常に高くなるこ
ともあるが、直列並列変換回路１０にて速度が１／ｎに
低下された各信号ｃ 2 ，ｂ 1 を取扱う比較パターン発生
回路７，誤り検出回路６及び同期判定制御回路１１等は
比較的簡単に低価格でＡＳＩＣ化することが可能であ
る。
【００１７】しかし、分周される前の高速のクロック信
号ｃ，ｃ 1 及び入力データ信号ｂが入力されるクロック
禁止回路９及び直列並列変換回路１０をもＡＳＩＣ内に
組込むためには、ＡＳＩＣ自体を高速に耐える高価な電
子部品で構成する必要があり、ＡＳＩＣ自体が非常に高
価になる。
号ｃ，ｃ 1 及び入力データ信号ｂが入力されるクロック
禁止回路９及び直列並列変換回路１０をもＡＳＩＣ内に
組込むためには、ＡＳＩＣ自体を高速に耐える高価な電
子部品で構成する必要があり、ＡＳＩＣ自体が非常に高
価になる。
【００１８】このような、事態を回避するために、クロ
ック禁止回路９を直列並列変換回路１０と比較パターン
発性回路７との間に移動させることによって、このクロ
ック禁止回路９に入力されるクロック信号の速度を１／
ｎに低速化できる。したがって、直列並列変換回路１０
以外のクロック禁止回路９，比較パターン発生回路７，
誤り検出回路６及び同期判定制御回路１１を簡単に低価
格でＡＳＩＣ化することが可能となる。
ック禁止回路９を直列並列変換回路１０と比較パターン
発性回路７との間に移動させることによって、このクロ
ック禁止回路９に入力されるクロック信号の速度を１／
ｎに低速化できる。したがって、直列並列変換回路１０
以外のクロック禁止回路９，比較パターン発生回路７，
誤り検出回路６及び同期判定制御回路１１を簡単に低価
格でＡＳＩＣ化することが可能となる。
【００１９】しかし、クロック禁止回路９を直列並列変
換回路１０の後段に位置させると次のような問題が発生
する。同期判定制御回路１１からクロック禁止信号ｈが
送出されると、分周クロック信号ｃ2 の一つのクロック
が消滅する。その結果、クロック禁止信号ｈが出力され
る毎に、比較パターン発生回路７から出力されるｎ列の
比較パターン信号ｇと直列並列変換回路１０から出力さ
れるｎ列の入力データ信号ｂ1 との間のビット位相差が
ｎビットづつ変化していく。１ビット位相づつ変化して
いかないので、何回クロック禁止信号ｈを送出したとし
ても、永遠に両信号ｇ，ｂ1 間にビット同期が確立され
ない場合も生じる。
換回路１０の後段に位置させると次のような問題が発生
する。同期判定制御回路１１からクロック禁止信号ｈが
送出されると、分周クロック信号ｃ2 の一つのクロック
が消滅する。その結果、クロック禁止信号ｈが出力され
る毎に、比較パターン発生回路７から出力されるｎ列の
比較パターン信号ｇと直列並列変換回路１０から出力さ
れるｎ列の入力データ信号ｂ1 との間のビット位相差が
ｎビットづつ変化していく。１ビット位相づつ変化して
いかないので、何回クロック禁止信号ｈを送出したとし
ても、永遠に両信号ｇ，ｂ1 間にビット同期が確立され
ない場合も生じる。
【００２０】図１１，図１２を用いてその具体例を説明
する。分周比ｎ＝２でビット周期Ｎ0 ＝８で［ａｂｃｄ
ｅｆｇｈ］のビットパターンを有する入力データ信号ｂ
の場合、ｎ（＝２）列の比較パターン信号ｇとｎ（＝
２）列の入力データ信号ｂ1 とが、偶然、図１１に示す
関係であった場合は、クロック禁止信号ｈを繰返し送出
すると、必ず同期が確立する。
する。分周比ｎ＝２でビット周期Ｎ0 ＝８で［ａｂｃｄ
ｅｆｇｈ］のビットパターンを有する入力データ信号ｂ
の場合、ｎ（＝２）列の比較パターン信号ｇとｎ（＝
２）列の入力データ信号ｂ1 とが、偶然、図１１に示す
関係であった場合は、クロック禁止信号ｈを繰返し送出
すると、必ず同期が確立する。
【００２１】しかし、比較パターン信号ｇと入力データ
信号ｂ1 とが図１２に示す関係であった場合は、何回ク
ロック禁止信号ｈを送出したとしても同期は確立しな
い。本発明はこのような事情に鑑みてなされたものであ
り、たとえクロック禁止回路を直列並列変換回路の後段
に挿入したとしても確実に入力データ信号と比較パター
ン信号との間のビット同期を確立でき、もって、クロッ
ク禁止回路を低速で動作するＡＳＩＣに組込むことが可
能となり、小型軽量化及び低価格化できるパターン同期
回路を提供することを目的とする。
信号ｂ1 とが図１２に示す関係であった場合は、何回ク
ロック禁止信号ｈを送出したとしても同期は確立しな
い。本発明はこのような事情に鑑みてなされたものであ
り、たとえクロック禁止回路を直列並列変換回路の後段
に挿入したとしても確実に入力データ信号と比較パター
ン信号との間のビット同期を確立でき、もって、クロッ
ク禁止回路を低速で動作するＡＳＩＣに組込むことが可
能となり、小型軽量化及び低価格化できるパターン同期
回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】上記課題を解消するため
に本発明のパターン同期回路においては、入力クロック
信号を１／ｎ（ｎ；２以上の正整数）に分周して分周ク
ロック信号として出力すると共に、既知の周期を有する
シリアルの入力データ信号をｎ列の入力データ信号に変
換して出力する直列並列変換回路と、分周クロック信号
に同期して既知の周期を有するｎ列の比較パターン信号
を出力する比較パターン発生回路と、直列並列変換回路
と比較パターン発生回路との間に介挿され、クロック禁
止信号入力に応動して、分周クロック信号における連続
する１個以上のクロックの通過を禁止するクロック禁止
回路と、選択信号が入力される毎に、比較パターン発生
回路から出力されるｎ列の比較パターン信号の出力ビッ
ト位相を順次変化させていく位相選択回路と、この位相
選択回路にて選択されたビット位相を有するｎ列の比較
パターン信号と直列並列変換回路から出力されたｎ列の
入力データ信号とが不一致のとき誤り信号を出力する誤
り検出回路と、誤り検出回路から所定の割合以上の誤り
信号が出力された場合に同期不確立と判断し、誤り信号
の出力される割合が所定の割合未満になり同期確立した
と判断するまで、誤り検出回路から所定数の誤り信号が
出力される毎に、位相選択回路へ選択信号を出力すると
共に、選択信号の送出回数が所定数を越えるとクロック
禁止回路へクロック禁止信号を出力する同期判定制御回
路とを備えたものである。
に本発明のパターン同期回路においては、入力クロック
信号を１／ｎ（ｎ；２以上の正整数）に分周して分周ク
ロック信号として出力すると共に、既知の周期を有する
シリアルの入力データ信号をｎ列の入力データ信号に変
換して出力する直列並列変換回路と、分周クロック信号
に同期して既知の周期を有するｎ列の比較パターン信号
を出力する比較パターン発生回路と、直列並列変換回路
と比較パターン発生回路との間に介挿され、クロック禁
止信号入力に応動して、分周クロック信号における連続
する１個以上のクロックの通過を禁止するクロック禁止
回路と、選択信号が入力される毎に、比較パターン発生
回路から出力されるｎ列の比較パターン信号の出力ビッ
ト位相を順次変化させていく位相選択回路と、この位相
選択回路にて選択されたビット位相を有するｎ列の比較
パターン信号と直列並列変換回路から出力されたｎ列の
入力データ信号とが不一致のとき誤り信号を出力する誤
り検出回路と、誤り検出回路から所定の割合以上の誤り
信号が出力された場合に同期不確立と判断し、誤り信号
の出力される割合が所定の割合未満になり同期確立した
と判断するまで、誤り検出回路から所定数の誤り信号が
出力される毎に、位相選択回路へ選択信号を出力すると
共に、選択信号の送出回数が所定数を越えるとクロック
禁止回路へクロック禁止信号を出力する同期判定制御回
路とを備えたものである。
【００２３】また、別の発明においては、上述した発明
における位相選択回路を直列並列変換回路と誤り検出回
路との間に移動させている。そして、この位相選択回路
は、同期判定制御回路からの選択信号が入力される毎
に、直列並列変換回路から出力されるｎ列の入力データ
信号の出力ビット位相を順次変化させていく。また、こ
の発明の誤り検出回路は、位相選択回路にて選択された
ビット位相を有するｎ列の入力データ信号と比較パター
ン発生回路から出力されたｎ列の比較パターン信号とが
一致するか否かを検出する。
における位相選択回路を直列並列変換回路と誤り検出回
路との間に移動させている。そして、この位相選択回路
は、同期判定制御回路からの選択信号が入力される毎
に、直列並列変換回路から出力されるｎ列の入力データ
信号の出力ビット位相を順次変化させていく。また、こ
の発明の誤り検出回路は、位相選択回路にて選択された
ビット位相を有するｎ列の入力データ信号と比較パター
ン発生回路から出力されたｎ列の比較パターン信号とが
一致するか否かを検出する。
【００２４】
【作用】このように構成されたパターン同期回路におい
ては、位相選択回路を介して比較パターン発生回路から
出力されるｎ列の比較パターン信号と直列並列変換回路
から出力されるｎ列の入力データ信号との間でビット位
相の同期が確立されていない場合は、先ず、最初に同期
判定制御回路からクロック禁止回路へクロック禁止信号
が送出される。その結果、比較パターン信号と入力デー
タ信号との間のビット位相がｎビット分変化する。この
ｎビット分変化した時点でまだビット位相が同期しない
場合は、同期判定制御回路から位相選択回路へ選択信号
が送出される。位相選択回路は比較パターン信号の出力
ビット位相を１ビット位相分変化させる。よって、比較
パターン信号と入力データ信号との間のビット位相が１
ビット位相分だけけ変化する。この状態で同期が確立し
なければ、さらに１ピットづつ位相を変化させる。ｎ−
１又はｎビット位相をずらせたが、まだ同期が確立しな
ければクロックを禁止して、以下同様に繰り返す。
ては、位相選択回路を介して比較パターン発生回路から
出力されるｎ列の比較パターン信号と直列並列変換回路
から出力されるｎ列の入力データ信号との間でビット位
相の同期が確立されていない場合は、先ず、最初に同期
判定制御回路からクロック禁止回路へクロック禁止信号
が送出される。その結果、比較パターン信号と入力デー
タ信号との間のビット位相がｎビット分変化する。この
ｎビット分変化した時点でまだビット位相が同期しない
場合は、同期判定制御回路から位相選択回路へ選択信号
が送出される。位相選択回路は比較パターン信号の出力
ビット位相を１ビット位相分変化させる。よって、比較
パターン信号と入力データ信号との間のビット位相が１
ビット位相分だけけ変化する。この状態で同期が確立し
なければ、さらに１ピットづつ位相を変化させる。ｎ−
１又はｎビット位相をずらせたが、まだ同期が確立しな
ければクロックを禁止して、以下同様に繰り返す。
【００２５】このように、クロック禁止回路で比較パタ
ーン信号と入力データ信号との間のビット位相をｎビッ
ト位相分一度に変化させるとともに、位相選択回路でも
ってｎビット位相分一度に変化させたなかの１ビット位
相毎に位相変化させている。したがって、必ず比較パタ
ーン信号と入力データ信号との間でビット同期が確立す
る。
ーン信号と入力データ信号との間のビット位相をｎビッ
ト位相分一度に変化させるとともに、位相選択回路でも
ってｎビット位相分一度に変化させたなかの１ビット位
相毎に位相変化させている。したがって、必ず比較パタ
ーン信号と入力データ信号との間でビット同期が確立す
る。
【００２６】よって、クロック禁止回路を直列並列変換
回路の後段に設置することによって、このクロック禁止
回路を低速で駆動でき、このクロック禁止回路を低速の
ＡＳＩＣに簡単に組込むことが可能となる。
回路の後段に設置することによって、このクロック禁止
回路を低速で駆動でき、このクロック禁止回路を低速の
ＡＳＩＣに簡単に組込むことが可能となる。
【００２７】また、別の発明においては、位相選択回路
が入力データ信号の信号路に介挿されている。したがっ
て、比較パターン信号と入力データ信号との間のビット
位相が一致しなかった場合は、先ず、クロック禁止回路
が起動されて、比較パターン信号と入力データ信号との
間のビット位相がｎビット位相分変化する。このｎビッ
ト分変化した時点でまだビット位相が同期しない場合
は、同期半定位制御回路から位相選択回路へ選択信号が
送出される。位相選択回路は入力データ信号の出力ビッ
ト位相を１ビット位相分変化させる。
が入力データ信号の信号路に介挿されている。したがっ
て、比較パターン信号と入力データ信号との間のビット
位相が一致しなかった場合は、先ず、クロック禁止回路
が起動されて、比較パターン信号と入力データ信号との
間のビット位相がｎビット位相分変化する。このｎビッ
ト分変化した時点でまだビット位相が同期しない場合
は、同期半定位制御回路から位相選択回路へ選択信号が
送出される。位相選択回路は入力データ信号の出力ビッ
ト位相を１ビット位相分変化させる。
【００２８】よって、先の発明と同様に比較パターン信
号と入力データ信号との間のビット位相が１ビット位相
だけけ変化する。この状態で同期が確立しなければ、さ
らに１ピットづつ位相を変化させる。ｎ−１又はｎビッ
ト位相をずらせたが、まだ同期が確立しなければクロッ
クを禁止して、以下同様に繰り返す。したがって、この
発明においても、必ず比較パターン信号と入力データ信
号との間でビット同期が確立する。
号と入力データ信号との間のビット位相が１ビット位相
だけけ変化する。この状態で同期が確立しなければ、さ
らに１ピットづつ位相を変化させる。ｎ−１又はｎビッ
ト位相をずらせたが、まだ同期が確立しなければクロッ
クを禁止して、以下同様に繰り返す。したがって、この
発明においても、必ず比較パターン信号と入力データ信
号との間でビット同期が確立する。
【００２９】
【実施例】以下本発明の一実施例を図面を用いて説明す
る。図１は実施例のパターン同期回路の概略構成を示す
ブロック図である。図９に示す従来のパターン同期回路
４と同一部分には同一符号が付してある。したがって、
重複する部分の詳細説明は省略されている。
る。図１は実施例のパターン同期回路の概略構成を示す
ブロック図である。図９に示す従来のパターン同期回路
４と同一部分には同一符号が付してある。したがって、
重複する部分の詳細説明は省略されている。
【００３０】図８に示すクロック再生回路５から入力さ
れたクロック信号ｃは直列並列変換回路１０内の分周器
１０ａで１／ｎに分周される。直列並列変換回路１０か
ら出力された分周クロック信号ｃ3 はクロック禁止（イ
ンヒビット）回路９ａへ入力される。クロック禁止回路
９ａは同期判定制御回路１１ａからクロック禁止信号ｈ
1 が入力されると、図４に示すように、入力されたクロ
ック信号ｃ3 の１つのクロックの通過を禁止する。
れたクロック信号ｃは直列並列変換回路１０内の分周器
１０ａで１／ｎに分周される。直列並列変換回路１０か
ら出力された分周クロック信号ｃ3 はクロック禁止（イ
ンヒビット）回路９ａへ入力される。クロック禁止回路
９ａは同期判定制御回路１１ａからクロック禁止信号ｈ
1 が入力されると、図４に示すように、入力されたクロ
ック信号ｃ3 の１つのクロックの通過を禁止する。
【００３１】クロック禁止回路９から出力されるクロッ
クの存在しない部分が存在するクロック信号ｃ4 は比較
パターン発生回路７へ入力される。比較パターン発生回
路７は、図８の試験対象２から入力された入力データ信
号ｂと同じく規定ビット周期Ｎ0 の所定ビットパターン
を有する比較パターン信号を発生し、並列ｎ列の比較パ
ターン信号ｇ1 として次の位相選択回路１２へ送出す
る。
クの存在しない部分が存在するクロック信号ｃ4 は比較
パターン発生回路７へ入力される。比較パターン発生回
路７は、図８の試験対象２から入力された入力データ信
号ｂと同じく規定ビット周期Ｎ0 の所定ビットパターン
を有する比較パターン信号を発生し、並列ｎ列の比較パ
ターン信号ｇ1 として次の位相選択回路１２へ送出す
る。
【００３２】一方、図８の試験対象２から入力された入
力データ信号ｂは直列並列変換回路１０内のＳ／Ｐ変換
器１０ｂでｎ列の入力データ信号ｂ1 に変換される。直
列並列変換回路１０から出力された並列ｎ列の入力デー
タ信号ｂ1 は次の誤り検出回路６へ入力される。
力データ信号ｂは直列並列変換回路１０内のＳ／Ｐ変換
器１０ｂでｎ列の入力データ信号ｂ1 に変換される。直
列並列変換回路１０から出力された並列ｎ列の入力デー
タ信号ｂ1 は次の誤り検出回路６へ入力される。
【００３３】図５に、ｎ＝４でかつ規定ビット周期が８
（Ｎ0 ＝８）で、かつ入力データ信号ｂのビットパター
ンが［ａｂｃｄｅｆｇｈ］である場合における４列の入
力データ信号ｂ1 の(1)(2)(3)(4)の各列に対するパター
ン列を模式的に示す。図示するように、２クロックで１
周期のビットデータが出力する。そして、この入力デー
タ信号ｂ! は図示するように［Ａ］［Ｂ］［Ｃ］［Ｄ］
の４種類の出力ビット位相が存在する。入力テータ信号
ｂ1 がこの４種類の出力ビット位相のうちどの出力ビッ
ト位相で出力されるかは、起動タイミング等に依存して
人為的に固定することはできない。
（Ｎ0 ＝８）で、かつ入力データ信号ｂのビットパター
ンが［ａｂｃｄｅｆｇｈ］である場合における４列の入
力データ信号ｂ1 の(1)(2)(3)(4)の各列に対するパター
ン列を模式的に示す。図示するように、２クロックで１
周期のビットデータが出力する。そして、この入力デー
タ信号ｂ! は図示するように［Ａ］［Ｂ］［Ｃ］［Ｄ］
の４種類の出力ビット位相が存在する。入力テータ信号
ｂ1 がこの４種類の出力ビット位相のうちどの出力ビッ
ト位相で出力されるかは、起動タイミング等に依存して
人為的に固定することはできない。
【００３４】位相選択回路１２は、前記入力データ信号
ｂ1 の［Ａ］［Ｂ］［Ｃ］［Ｄ］に対応するため、同期
判定制御回路１１ａから選択信号ｊが入力される毎に、
比較パターン発生回路７から出力されるｎ列の比較パタ
ーン信号ｇ1 の出力ビット位相を１ビット位相ずつ順次
変化させていく。位相選択回路１２から出力されるビッ
ト位相変更後のｎ列の比較パターン信号ｇ2 は誤り検出
回路６へ入力される。
ｂ1 の［Ａ］［Ｂ］［Ｃ］［Ｄ］に対応するため、同期
判定制御回路１１ａから選択信号ｊが入力される毎に、
比較パターン発生回路７から出力されるｎ列の比較パタ
ーン信号ｇ1 の出力ビット位相を１ビット位相ずつ順次
変化させていく。位相選択回路１２から出力されるビッ
ト位相変更後のｎ列の比較パターン信号ｇ2 は誤り検出
回路６へ入力される。
【００３５】図６の上段に、前述と同様に、ｎ＝４でか
つ規定ビット周期が８（Ｎ0 ＝８）で、かつビットパタ
ーンが［ａｂｃｄｅｆｇｈ］である場合における、直列
並列変換回路１０から出力される入力データ信号ｂ1 の
(1)(2)(3)(4)の各列のパターンを模式的に示す。図６の
下段に位相選択回路１２から出力される比較パターン信
号ｇ2 の(1)(2)(3)(4)の各列のパターンを模式的に示
す。
つ規定ビット周期が８（Ｎ0 ＝８）で、かつビットパタ
ーンが［ａｂｃｄｅｆｇｈ］である場合における、直列
並列変換回路１０から出力される入力データ信号ｂ1 の
(1)(2)(3)(4)の各列のパターンを模式的に示す。図６の
下段に位相選択回路１２から出力される比較パターン信
号ｇ2 の(1)(2)(3)(4)の各列のパターンを模式的に示
す。
【００３６】誤り検出回路６はｎ列の比較パターン信号
ｇ2 とｎ列の入力データ信号ｂ1 とを比較して一致しな
い場合に、誤り信号ｅを同期判定制御回路１１ａへ送出
する。例えば図６に示すように(1)(2)(3)(4)の各列のビ
ット配列が一致しない場合に、誤り信号ｅを出力する。
ｇ2 とｎ列の入力データ信号ｂ1 とを比較して一致しな
い場合に、誤り信号ｅを同期判定制御回路１１ａへ送出
する。例えば図６に示すように(1)(2)(3)(4)の各列のビ
ット配列が一致しない場合に、誤り信号ｅを出力する。
【００３７】同期判定制御回路１１ａからクロック禁止
信号ｈ1 がクロック禁止回路９ａへ入力すると、比較パ
ターン発生回路７へ入力される分周クロックｃ4 の１ク
ロックが消滅するので、図６の左側に示すように、比較
パターン発生回路７から(1)(2)(3)(4)の各列へ出力され
る比較パターン信号ｇ1 が入力データ信号ｂ1 に対して
１分周クロック分遅れる。ビット位相に換算すると、４
ビット位相分遅れる。同期判定制御回路１１ａから選択
信号ｊを位相選択回路１２へ送出した場合は、図６の下
段に示されるように、切換端子(2)(3)（後述する）のよ
うに１ビット位相分遅れる。
信号ｈ1 がクロック禁止回路９ａへ入力すると、比較パ
ターン発生回路７へ入力される分周クロックｃ4 の１ク
ロックが消滅するので、図６の左側に示すように、比較
パターン発生回路７から(1)(2)(3)(4)の各列へ出力され
る比較パターン信号ｇ1 が入力データ信号ｂ1 に対して
１分周クロック分遅れる。ビット位相に換算すると、４
ビット位相分遅れる。同期判定制御回路１１ａから選択
信号ｊを位相選択回路１２へ送出した場合は、図６の下
段に示されるように、切換端子(2)(3)（後述する）のよ
うに１ビット位相分遅れる。
【００３８】図２は位相選択回路１２の具体的回路構成
図である。説明を簡単にするために、比較パターン発生
回路７から出力されるｎ列の比較パターン信号ｇ1 は、
４（分周比ｎ＝４）列の並列信号であるとしている。
図である。説明を簡単にするために、比較パターン発生
回路７から出力されるｎ列の比較パターン信号ｇ1 は、
４（分周比ｎ＝４）列の並列信号であるとしている。
【００３９】１番目の入力端子１３1 は、１番目の選択
スイッチＳ1 の１番目の切換端子に接続され、かつ選択
スイッチＳ2 ，Ｓ3 ，Ｓ4 のそれぞれの２．３．４番目
の切換端子に接続されている。
スイッチＳ1 の１番目の切換端子に接続され、かつ選択
スイッチＳ2 ，Ｓ3 ，Ｓ4 のそれぞれの２．３．４番目
の切換端子に接続されている。
【００４０】２番目の入力端子１３2 は、２番目の選択
スイッチＳ2 の１番目の切換端子に接続され、かつ、選
択スイッチＳ3 ，Ｓ4 のそれぞれの２．３番目の切換端
子に接続されている。さらに、２番目の入力端子１３2
は１ビット分遅延させる遅延回路Ｄを介して１番目の選
択スイッチＳ1 の４番目の切換端子に接続されている。
スイッチＳ2 の１番目の切換端子に接続され、かつ、選
択スイッチＳ3 ，Ｓ4 のそれぞれの２．３番目の切換端
子に接続されている。さらに、２番目の入力端子１３2
は１ビット分遅延させる遅延回路Ｄを介して１番目の選
択スイッチＳ1 の４番目の切換端子に接続されている。
【００４１】同様に、３番目の入力端子１３3 は、３番
目の選択スイッチＳ3 の１番目の切換端子に接続され、
かつ、選択スイッチＳ4 の２番目の切換端子に接続され
ている。さらに、３番目の入力端子１３3 は１ビット分
遅延させる遅延回路Ｄを介して各選択スイッチＳ1 ，Ｓ
2 のそれぞれの３，４番目の切換端子に接続されてい
る。
目の選択スイッチＳ3 の１番目の切換端子に接続され、
かつ、選択スイッチＳ4 の２番目の切換端子に接続され
ている。さらに、３番目の入力端子１３3 は１ビット分
遅延させる遅延回路Ｄを介して各選択スイッチＳ1 ，Ｓ
2 のそれぞれの３，４番目の切換端子に接続されてい
る。
【００４２】同様に、４番目の入力端子１３4 は、４番
目の選択スイッチＳ4 の１番目の切換端子に接続され、
かつ、１ビット分遅延させる遅延回路Ｄを介して各選択
スイッチＳ1 ，Ｓ2 ，Ｓ3 のそれぞれの２，３，４番目
の切換端子に接続されている。
目の選択スイッチＳ4 の１番目の切換端子に接続され、
かつ、１ビット分遅延させる遅延回路Ｄを介して各選択
スイッチＳ1 ，Ｓ2 ，Ｓ3 のそれぞれの２，３，４番目
の切換端子に接続されている。
【００４３】各選択スイッチＳ1 ，Ｓ2 ，Ｓ3 ，Ｓ4 の
各共通端子はそれぞれ各出力端子１４1 ，１４2 ，１４
3 ，１４4 に接続されている。また、各選択スイッチＳ
1 ，Ｓ2 ，Ｓ3 ，Ｓ4 は連動しており、同期判定制御回
路１１ａから選択信号ｊが入力される毎に、１番から４
番までの各切換端子を順番に切換選択していく。
各共通端子はそれぞれ各出力端子１４1 ，１４2 ，１４
3 ，１４4 に接続されている。また、各選択スイッチＳ
1 ，Ｓ2 ，Ｓ3 ，Ｓ4 は連動しており、同期判定制御回
路１１ａから選択信号ｊが入力される毎に、１番から４
番までの各切換端子を順番に切換選択していく。
【００４４】このような構成の位相選択回路１２におい
ては、各選択スイッチＳ1 〜Ｓ4 が１番目の切換端子に
接続されていた場合は、各入力端子１３1 〜１３4 へ印
加される４列の比較パターン信号ｇ1 は、そのまま、各
出力端子１４1 〜１４4 へ出力される。この場合、出力
される比較パターン信号ｇ2 と入力比較パターン信号ｇ
1 との間にビット位相差は生じない。
ては、各選択スイッチＳ1 〜Ｓ4 が１番目の切換端子に
接続されていた場合は、各入力端子１３1 〜１３4 へ印
加される４列の比較パターン信号ｇ1 は、そのまま、各
出力端子１４1 〜１４4 へ出力される。この場合、出力
される比較パターン信号ｇ2 と入力比較パターン信号ｇ
1 との間にビット位相差は生じない。
【００４５】次に、各選択スイッチＳ1 〜Ｓ4 が２番目
の切換端子に接続されていた場合は、１番目の出力端子
１４1 には１分周クロック周期前の４番目の入力端子１
３4のビットデータが出力される。また、２番目の出力
端子１４2 には現在時点の１番目の入力端子１３1 のビ
ットデータが出力される。さらに、３番目の出力端子１
４3 には現在時点の２番目の入力端子１３2 のビットデ
ータが出力される。そして、４番目の出力端子１４4 に
は現在時点の３番目の入力端子１３3 のビットデータが
出力される。
の切換端子に接続されていた場合は、１番目の出力端子
１４1 には１分周クロック周期前の４番目の入力端子１
３4のビットデータが出力される。また、２番目の出力
端子１４2 には現在時点の１番目の入力端子１３1 のビ
ットデータが出力される。さらに、３番目の出力端子１
４3 には現在時点の２番目の入力端子１３2 のビットデ
ータが出力される。そして、４番目の出力端子１４4 に
は現在時点の３番目の入力端子１３3 のビットデータが
出力される。
【００４６】この場合、出力される比較パターン信号ｇ
2 と入力比較パターン信号ｇ1 との間に１ビット分（１
列分）の位相差か生じる。さらに、各選択スイッチＳ1
〜Ｓ4 が３番目の切換端子に接続されていた場合は、１
番目の出力端子１４1 には１分周クロック周期前の３番
目の入力端子１３3 のビットデータが出力される。ま
た、２番目の出力端子１４2 には１分周クロック周期前
の４番目の入力端子１３4 のビットデータが出力され
る。さらに、３番目の出力端子１４3 には現在時点のの
１番目の入力端子１３1 のビットデータが出力される。
そして、４番目の出力端子１４4 には現在時点のの２番
目の入力端子１３2 のビットデータが出力される。
2 と入力比較パターン信号ｇ1 との間に１ビット分（１
列分）の位相差か生じる。さらに、各選択スイッチＳ1
〜Ｓ4 が３番目の切換端子に接続されていた場合は、１
番目の出力端子１４1 には１分周クロック周期前の３番
目の入力端子１３3 のビットデータが出力される。ま
た、２番目の出力端子１４2 には１分周クロック周期前
の４番目の入力端子１３4 のビットデータが出力され
る。さらに、３番目の出力端子１４3 には現在時点のの
１番目の入力端子１３1 のビットデータが出力される。
そして、４番目の出力端子１４4 には現在時点のの２番
目の入力端子１３2 のビットデータが出力される。
【００４７】この場合、出力される比較パターン信号ｇ
2 と入力比較パターン信号ｇ1 との間に２ビット分（２
列分）の位相差か生じる。同様に、各選択スイッチＳ1
〜Ｓ4 が４番目の切換端子に接続されていた場合は、出
力される比較パターン信号ｇ2 と入力比較パターン信号
ｇ1 との間に３ビット分（３列分）の位相差か生じる。
2 と入力比較パターン信号ｇ1 との間に２ビット分（２
列分）の位相差か生じる。同様に、各選択スイッチＳ1
〜Ｓ4 が４番目の切換端子に接続されていた場合は、出
力される比較パターン信号ｇ2 と入力比較パターン信号
ｇ1 との間に３ビット分（３列分）の位相差か生じる。
【００４８】図６の下段に、ｎ＝４でかつ規定ビット周
期が８（Ｎ0 ＝８）で、かつビットパターンが［ａｂｃ
ｄｅｆｇｈ］である場合であって、かつ各選択スイッチ
Ｓ1〜Ｓ4 が１番目の切換端子に接続されていた場合、
２番目の切換端子に接続されていた場合、および３番目
の切換端子に接続されていた場合における各列(1)(2)
(3)(4)の各ヒットデータの配列を示す。図示するよう
に、選択信号ｊで各選択スイッチＳ1 〜Ｓ4 の切換端子
を順次切り替えていくことによって、ビットパターン
［ａｂｃｄｅｆｇｈ］におけるビット位相が１ビットづ
つ変化していくことが理解できる。
期が８（Ｎ0 ＝８）で、かつビットパターンが［ａｂｃ
ｄｅｆｇｈ］である場合であって、かつ各選択スイッチ
Ｓ1〜Ｓ4 が１番目の切換端子に接続されていた場合、
２番目の切換端子に接続されていた場合、および３番目
の切換端子に接続されていた場合における各列(1)(2)
(3)(4)の各ヒットデータの配列を示す。図示するよう
に、選択信号ｊで各選択スイッチＳ1 〜Ｓ4 の切換端子
を順次切り替えていくことによって、ビットパターン
［ａｂｃｄｅｆｇｈ］におけるビット位相が１ビットづ
つ変化していくことが理解できる。
【００４９】同期判定制御回路１１ａは、一種のマイク
ロコンピュータで構成されており、回路が起動されるる
と、図３に流れ図に従って同期確立検出処理を実行す
る。流れ図が開始され、Ｐ（プログラム・ステップ）１
にて、誤り検出回路６から誤り信号ｅが一定の割合以上
を示したとき同期不確立状態と判断して、クロック禁止
回路９ａに対してクロック禁止信号ｈ1 を送出する（Ｐ
２）。続いて選択信号ｊの出力回数ｋを１に初期設定す
る（Ｐ３）。この状態で、誤り検出回路６から所定数の
誤り信号ｅが入力されると（Ｐ４）、加算後の出力回数
ｋが列数ｎ（位相選択回路１２の切換端子数）を越えな
い場合には（Ｐ５）、位相選択回路１２へ選択信号ｊを
送出する（Ｐ６）。そして、選択信号ｊの出力回数ｋに
１を加算した後（Ｐ７）。Ｐ４へ戻り、再度誤り信号ｅ
の有無を調べる。
ロコンピュータで構成されており、回路が起動されるる
と、図３に流れ図に従って同期確立検出処理を実行す
る。流れ図が開始され、Ｐ（プログラム・ステップ）１
にて、誤り検出回路６から誤り信号ｅが一定の割合以上
を示したとき同期不確立状態と判断して、クロック禁止
回路９ａに対してクロック禁止信号ｈ1 を送出する（Ｐ
２）。続いて選択信号ｊの出力回数ｋを１に初期設定す
る（Ｐ３）。この状態で、誤り検出回路６から所定数の
誤り信号ｅが入力されると（Ｐ４）、加算後の出力回数
ｋが列数ｎ（位相選択回路１２の切換端子数）を越えな
い場合には（Ｐ５）、位相選択回路１２へ選択信号ｊを
送出する（Ｐ６）。そして、選択信号ｊの出力回数ｋに
１を加算した後（Ｐ７）。Ｐ４へ戻り、再度誤り信号ｅ
の有無を調べる。
【００５０】Ｐ７にて加算後の出力回数ｋが列数ｎを越
えると、Ｐ２へ戻り、クロック禁止回路９ａへ再度クロ
ック禁止信号ｈ1 を送信する。通常、同期が確立か不確
立かの判定は、図３の流れ図とは別に並列に行われる
が、図３の流れ図においてはこの部分の説明が省略され
ている。
えると、Ｐ２へ戻り、クロック禁止回路９ａへ再度クロ
ック禁止信号ｈ1 を送信する。通常、同期が確立か不確
立かの判定は、図３の流れ図とは別に並列に行われる
が、図３の流れ図においてはこの部分の説明が省略され
ている。
【００５１】このように構成されたパターン同期回路の
動作を図４に示すタイムチャートを用いて説明する。な
お、このタイムチャートにおいては、説明を簡単にする
ために、入力データ信号ｂ及び比較パターン信号ｇ1
は、規定ビット周期Ｎ0 が４であり、ビットパターンは
［ａｂｃｄ］の繰り返しパターンであると仮定する。さ
らに、並列直列変換回路１０の分周器１０ａの分周比ｎ
は２であり、並列の各信号ｇ1 ，ｂ1 は２列で出力され
ると仮定している。
動作を図４に示すタイムチャートを用いて説明する。な
お、このタイムチャートにおいては、説明を簡単にする
ために、入力データ信号ｂ及び比較パターン信号ｇ1
は、規定ビット周期Ｎ0 が４であり、ビットパターンは
［ａｂｃｄ］の繰り返しパターンであると仮定する。さ
らに、並列直列変換回路１０の分周器１０ａの分周比ｎ
は２であり、並列の各信号ｇ1 ，ｂ1 は２列で出力され
ると仮定している。
【００５２】最初、並列の２列の入力データｂ1 のビッ
ト位相と、並列の２列の比較パターン信号ｇ1 のビット
位相とは一致しないので、非同期であり、同期判定御回
路１１ａからクロック禁止信号ｈ1 が送出される。その
結果、分周クロック信号ｃ4における一つのクロックが
消滅して、比較パターン信号ｇ1 が入力データ信号ｂ1
に対して１列分（２ビット位相分）遅延されて、両信号
ｇ1 ，ｂ1 相互間のビット位相差が変化する。
ト位相と、並列の２列の比較パターン信号ｇ1 のビット
位相とは一致しないので、非同期であり、同期判定御回
路１１ａからクロック禁止信号ｈ1 が送出される。その
結果、分周クロック信号ｃ4における一つのクロックが
消滅して、比較パターン信号ｇ1 が入力データ信号ｂ1
に対して１列分（２ビット位相分）遅延されて、両信号
ｇ1 ，ｂ1 相互間のビット位相差が変化する。
【００５３】しかし、まだ、不一致であるので、今度は
位相選択回路１２に対して選択信号ｊを送出する。する
と、位相選択回路１２から出力される比較パターン信号
ｇ2が比較パターン発生回路７から出力される元の比較
パターン信号ｇ1 に対してビット位相が１ビット位相分
だけ変化する。変化後の比較パターン信号ｇ2 と入力デ
ータ信号ｂ1 とが比較される。
位相選択回路１２に対して選択信号ｊを送出する。する
と、位相選択回路１２から出力される比較パターン信号
ｇ2が比較パターン発生回路７から出力される元の比較
パターン信号ｇ1 に対してビット位相が１ビット位相分
だけ変化する。変化後の比較パターン信号ｇ2 と入力デ
ータ信号ｂ1 とが比較される。
【００５４】しかし、まだ、不一致であるので、再度ク
ロック禁止信号ｈ1 が出力される。そして、さらに不一
致であるので、選択信号ｊが出力される。そして、この
選択信号ｊ出力の後に比較パターン信号ｇ2 と入力デー
タ信号ｂ1 とが一致し、両信号ｇ2 ，ｂ1 間のビット位
相が同期する。
ロック禁止信号ｈ1 が出力される。そして、さらに不一
致であるので、選択信号ｊが出力される。そして、この
選択信号ｊ出力の後に比較パターン信号ｇ2 と入力デー
タ信号ｂ1 とが一致し、両信号ｇ2 ，ｂ1 間のビット位
相が同期する。
【００５５】このように、クロック禁止回路９ａで比較
パターン信号ｇ1 と入力データ信号ｂ1 との間のビット
位相をｎビット分一度に変化させるとともに、位相選択
回路１２でもってｎビット分一度に変化させた部分の１
ビット位相毎に位相変化させている。したがって、必ず
比較パターン信号ｇ2 と入力データ信号ｂ1 との間で同
期が確立する。
パターン信号ｇ1 と入力データ信号ｂ1 との間のビット
位相をｎビット分一度に変化させるとともに、位相選択
回路１２でもってｎビット分一度に変化させた部分の１
ビット位相毎に位相変化させている。したがって、必ず
比較パターン信号ｇ2 と入力データ信号ｂ1 との間で同
期が確立する。
【００５６】よって、クロック禁止回路９ａを直列並列
変換回路１０の後段に設置することによって、このクロ
ック禁止回路９ａを低速で駆動でき、このクロック禁止
回路９ａを比較パターン発生回路７，位相選択回路１
２．誤り検出回路６，同期判定制御回路１１ａと共に低
速のＡＳＩＣに簡単に組込むことが可能となる。
変換回路１０の後段に設置することによって、このクロ
ック禁止回路９ａを低速で駆動でき、このクロック禁止
回路９ａを比較パターン発生回路７，位相選択回路１
２．誤り検出回路６，同期判定制御回路１１ａと共に低
速のＡＳＩＣに簡単に組込むことが可能となる。
【００５７】図７は本発明の他の実施例に係るパターン
同期回路の概略構成を示すブロック図である。図１に示
す先の実施例回路と同一部分には同一符号が付してあ
る。したがって、重複する部分の詳細説明は省略されて
いる。
同期回路の概略構成を示すブロック図である。図１に示
す先の実施例回路と同一部分には同一符号が付してあ
る。したがって、重複する部分の詳細説明は省略されて
いる。
【００５８】この実施例回路においては、位相選択回路
１２ａが直列並列変換回路１０から誤り検出回路６への
ｎ列の入力データ信号ｂ1 の信号路に介挿されている。
この位相選択回路１２ａは、図１に示した位相選択回路
１２と同一構成である。
１２ａが直列並列変換回路１０から誤り検出回路６への
ｎ列の入力データ信号ｂ1 の信号路に介挿されている。
この位相選択回路１２ａは、図１に示した位相選択回路
１２と同一構成である。
【００５９】そして、位相選択回路１２ａは、同期判定
制御回路１１ａから選択信号ｊが入力されると、ｎ列の
入力データ信号ｂ1 のビット位相を１ビット位相単位で
変化させる。ビット位相が変化された後のｎ列の入力デ
ータ信号ｂ2 は誤り検出器６へ入力される。誤り検出器
６は比較パターン発生回路７から出力された比較パター
ン信号ｇ1 と入力データ信号ｂ2 とのビット位相が一致
しているか否かを検出して不一致の場合、誤り信号ｅを
出力する。
制御回路１１ａから選択信号ｊが入力されると、ｎ列の
入力データ信号ｂ1 のビット位相を１ビット位相単位で
変化させる。ビット位相が変化された後のｎ列の入力デ
ータ信号ｂ2 は誤り検出器６へ入力される。誤り検出器
６は比較パターン発生回路７から出力された比較パター
ン信号ｇ1 と入力データ信号ｂ2 とのビット位相が一致
しているか否かを検出して不一致の場合、誤り信号ｅを
出力する。
【００６０】このような構成のパターン同期回路におい
ても、比較パターン信号ｇ1 と入力データ信号ｂ2 との
間のビット位相差は、クロック禁止回路９ａによってｎ
ビット位相づつまとめて変化でき、かつ位相選択回路１
２ａでもって１ビッ位相毎に変化できる。したがって、
必ず両信号ｇ1 ，ｂ2 相互間にビット位相を同期させる
事が可能であるので、図１の実施例回路とほぼ同様の効
果を奏する事が可能である。
ても、比較パターン信号ｇ1 と入力データ信号ｂ2 との
間のビット位相差は、クロック禁止回路９ａによってｎ
ビット位相づつまとめて変化でき、かつ位相選択回路１
２ａでもって１ビッ位相毎に変化できる。したがって、
必ず両信号ｇ1 ，ｂ2 相互間にビット位相を同期させる
事が可能であるので、図１の実施例回路とほぼ同様の効
果を奏する事が可能である。
【００６１】
【発明の効果】以上説明したように、本発明のパターン
同期回路においては、誤り検出回路へ入力される比較パ
ターン信号又は入力データ信号のビット位相を１ビット
ずつ変化させる位相選択回路を設けている。したがっ
て、たとえクロック禁止回路を直列並列変換回路の後段
に挿入したとしても確実に入力データ信号と比較パター
ン信号との間のビット同期を確立でき、もって、クロッ
ク禁止回路を低速で動作するＡＳＩＣに組込むことが可
能となり、小型軽量化及び低価格化を図ることができ
る。
同期回路においては、誤り検出回路へ入力される比較パ
ターン信号又は入力データ信号のビット位相を１ビット
ずつ変化させる位相選択回路を設けている。したがっ
て、たとえクロック禁止回路を直列並列変換回路の後段
に挿入したとしても確実に入力データ信号と比較パター
ン信号との間のビット同期を確立でき、もって、クロッ
ク禁止回路を低速で動作するＡＳＩＣに組込むことが可
能となり、小型軽量化及び低価格化を図ることができ
る。
【図１】 本発明の一実施例に係わるパターン同期回路
の概略構成を示すブロック図
の概略構成を示すブロック図
【図２】 同実施例回路の位相選択回路の詳細回路図
【図３】 同実施例回路における同期判定制御回路の動
作を示す流れ図
作を示す流れ図
【図４】 同実施例回路の動作を示すタイムチャート
【図５】 同実施例回路における比較パターン発生回路
から出力される比較パターン信号のビットパターンを示
す図
から出力される比較パターン信号のビットパターンを示
す図
【図６】 同実施例回路における入力データ信号と比較
パターン信号との間のビット位相関係を示す図
パターン信号との間のビット位相関係を示す図
【図７】 本発明の他の実施例に係わるパターン同期回
路の概略構成を示すブロック図
路の概略構成を示すブロック図
【図８】 一般的な誤り試験装置を示す図
【図９】 従来のパターン同期回路の概略構成を示すブ
ロック図
ロック図
【図１０】 同従来回路の動作を示すタイムチャート
【図１１】 従来回路の問題点を説明するための図
【図１２】 同じく従来回路の問題点を説明するための
図
図
２…試験対象、５…クロック再生回路、６…誤り検出回
路、７…比較パターン発生回路、９ａ…クロック禁止回
路、１０…直列並列変換回路、１１ａ…同期判定制御回
路、１２，１２ａ…位相選択回路
路、７…比較パターン発生回路、９ａ…クロック禁止回
路、１０…直列並列変換回路、１１ａ…同期判定制御回
路、１２，１２ａ…位相選択回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/08 H04L 1/00
Claims (2)
- 【請求項１】 入力クロック信号を１／ｎ（ｎ；２以上
の正整数）に分周して分周クロック信号として出力する
と共に、既知の周期を有するシリアルの入力データ信号
をｎ列の入力データ信号に変換して出力する直列並列変
換回路(10)と、 前記分周クロック信号に同期して前記既知の周期を有す
るｎ列の比較パターン信号を出力する比較パターン発生
回路(7) と、 前記直列並列変換回路と前記比較パターン発生回路との
間に介挿され、クロック禁止信号入力に応動して、前記
分周クロック信号における連続する１個以上のクロック
の通過を禁止するクロック禁止回路(9a)と、 選択信号が入力される毎に、前記比較パターン発生回路
から出力されるｎ列の比較パターン信号の出力ビット位
相を順次変化させていく位相選択回路(12)と、 この位相選択回路にて選択されたビット位相を有するｎ
列の比較パターン信号と前記直列並列変換回路から出力
されたｎ列の入力データ信号とが不一致のとき誤り信号
を出力する誤り検出回路(6)と、 この誤り検出回路から所定の割合以上の誤り信号が出力
された場合に同期不確立と判断し、前記誤り信号の出力
される割合が前記所定の割合未満になり同期確立したと
判断するまで、前記誤り検出回路から所定数の誤り信号
が出力される毎に、前記位相選択回路へ選択信号を出力
すると共に、この選択信号の送出回数が所定数を越える
と前記クロック禁止回路へクロック禁止信号を出力する
同期判定制御回路(11a) とを備えたパターン同期回路。 - 【請求項２】 入力クロック信号を１／ｎ（ｎ；２以上
の正整数）に分周して分周クロック信号として出力する
と共に、既知の周期を有するシリアルの入力データ信号
をｎ列の入力データ信号に変換して出力する直列並列変
換回路(10)と、 前記分周クロック信号に同期して前記既知の周期を有す
るｎ列の比較パターン信号を出力する比較パターン発生
回路(7) と、 前記直列並列変換回路と前記比較パターン発生回路との
間に介挿され、クロック禁止信号入力に応動して、前記
分周クロック信号における連続する１個以上のクロック
の通過を禁止するクロック禁止回路(9a)と、 選択信号が入力される毎に、前記直列並列変換回路から
出力されるｎ列の入力データ信号の出力ビット位相を順
次変化させていく位相選択回路(12a) と、 この位相選択回路にて選択されたビット位相を有するｎ
列の入力データ信号と前記比較パターン発生回路から出
力されたｎ列の比較パターン信号とが不一致のとき誤り
信号を出力する誤り検出回路(6)と、 この誤り検出回路から所定の割合以上の誤り信号が出力
された場合に同期不確立と判断し、前記誤り信号の出力
される割合が前記所定の割合未満になり同期確立したと
判断するまで、前記誤り検出回路から所定数の誤り信号
が出力される毎に、前記位相選択回路へ選択信号を出力
すると共に、この選択信号の送出回数が所定数を越える
と前記クロック禁止回路へクロック禁止信号を出力する
同期判定制御回路(11a) とを備えたパターン同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16100194A JP3264586B2 (ja) | 1994-07-13 | 1994-07-13 | パターン同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16100194A JP3264586B2 (ja) | 1994-07-13 | 1994-07-13 | パターン同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0832572A JPH0832572A (ja) | 1996-02-02 |
| JP3264586B2 true JP3264586B2 (ja) | 2002-03-11 |
Family
ID=15726694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16100194A Expired - Fee Related JP3264586B2 (ja) | 1994-07-13 | 1994-07-13 | パターン同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3264586B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7308872B2 (ja) * | 2021-04-01 | 2023-07-14 | アンリツ株式会社 | 誤り検出装置および誤り検出方法 |
-
1994
- 1994-07-13 JP JP16100194A patent/JP3264586B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0832572A (ja) | 1996-02-02 |
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