JPH07122748A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07122748A JPH07122748A JP5312890A JP31289093A JPH07122748A JP H07122748 A JPH07122748 A JP H07122748A JP 5312890 A JP5312890 A JP 5312890A JP 31289093 A JP31289093 A JP 31289093A JP H07122748 A JPH07122748 A JP H07122748A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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-
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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Abstract
(57)【要約】
【目的】 ゲートの間隔を拡大することなく隣接する２
個のゲートの中間に効果的に接触窓を形成できる半導体
装置の製造方法を提供すること。 【構成】 半導体基盤上に絶縁膜３２，第１導電層から
なる多結晶シリコン層３３，第２導電層からなるタング
ステンシリサイド層３４，第１絶縁膜３５をそれぞれ順
次に形成したあと、前記第１絶縁膜の上部にゲート３７
が形成される部分が保護されるように第１感光膜パター
ン３６を形成する第１工程と、前記第１感光膜パターン
により露出された領域で前記多結晶シリコン層、タング
ステンシリサイド層及び第１絶縁膜を除去してゲートを
形成したあとにドライエッチングにより第１絶縁膜の下
部にアンダーカット３８を形成する第２工程と、前記第
１感光膜パターンを現像溶液で除去し、第１絶縁膜下部
のアンダーカットをさらに大きなアンダーカットに形成
する第３工程と、を具備する構成。
個のゲートの中間に効果的に接触窓を形成できる半導体
装置の製造方法を提供すること。 【構成】 半導体基盤上に絶縁膜３２，第１導電層から
なる多結晶シリコン層３３，第２導電層からなるタング
ステンシリサイド層３４，第１絶縁膜３５をそれぞれ順
次に形成したあと、前記第１絶縁膜の上部にゲート３７
が形成される部分が保護されるように第１感光膜パター
ン３６を形成する第１工程と、前記第１感光膜パターン
により露出された領域で前記多結晶シリコン層、タング
ステンシリサイド層及び第１絶縁膜を除去してゲートを
形成したあとにドライエッチングにより第１絶縁膜の下
部にアンダーカット３８を形成する第２工程と、前記第
１感光膜パターンを現像溶液で除去し、第１絶縁膜下部
のアンダーカットをさらに大きなアンダーカットに形成
する第３工程と、を具備する構成。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、さらに詳しくは半導体装置の隣接ゲート間に
接触窓を形成する半導体装置の製造方法に関する。
法に関し、さらに詳しくは半導体装置の隣接ゲート間に
接触窓を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置は，高集積化，メモリ
容量の増加などの趨勢により微細パターン技術の発達に
大きく依存している。その上、基板上に素子を多層で形
成するようになって素子パターン端部の段差が増加し、
後続工程の際に積層膜の段差被覆性が半導体装置の信頼
性に重要な要因として作用している。すなわち、単位素
子間の間隔が減少することにより、素子間の電気的接触
のための接触口アスペクト比が従来のアスペクト比１以
下から現在の１．５以上に増加することになるので段差
被覆性を弱化させている。
容量の増加などの趨勢により微細パターン技術の発達に
大きく依存している。その上、基板上に素子を多層で形
成するようになって素子パターン端部の段差が増加し、
後続工程の際に積層膜の段差被覆性が半導体装置の信頼
性に重要な要因として作用している。すなわち、単位素
子間の間隔が減少することにより、素子間の電気的接触
のための接触口アスペクト比が従来のアスペクト比１以
下から現在の１．５以上に増加することになるので段差
被覆性を弱化させている。
【０００３】また、接触窓の大きさの減少は、接触抵抗
を増加させて素子の電流駆動特性を低下させている。
を増加させて素子の電流駆動特性を低下させている。
【０００４】従って、アスペクト比が大きい接触窓を抵
抗の増加や段差被覆性の弱化なしに形成し、素子の信頼
性を向上させるための研究がたゆまずに進行されてい
る。
抗の増加や段差被覆性の弱化なしに形成し、素子の信頼
性を向上させるための研究がたゆまずに進行されてい
る。
【０００５】図３（ａ）〜３（ｃ）は、従来技術による
半導体装置を製造するための要部段階を示す工程図であ
る。この図においては、特にダイナミックラム（Dynami
c ＲＡＭ；ＤＲＡＭ）のゲート電極間に形成されている
ソースまたはドレインの電気的接触のための接触窓の形
成工程を示している。
半導体装置を製造するための要部段階を示す工程図であ
る。この図においては、特にダイナミックラム（Dynami
c ＲＡＭ；ＤＲＡＭ）のゲート電極間に形成されている
ソースまたはドレインの電気的接触のための接触窓の形
成工程を示している。
【０００６】この方法においては、まず、図３（ａ）に
示すように、Ｐ型シリコンＳｉ半導体基板１１上にゲー
ト絶縁膜１２、多結晶シリコン層１３及びキャップ酸化
膜１４を順次的に形成する。このとき、前記ゲート絶縁
膜１２と多結晶シリコン１３は、酸化硅素や窒化硅素で
化学気相蒸着（chemical vapor deposition ：以下ＣＶ
Ｄという）方法または物理気相蒸着（physical vapor d
eposition ；以下ＰＶＤという）方法で形成し、前記キ
ャップ酸化膜１４は高温酸化（high temperature oxida
tion；以下ＨＴＯという）方法を用いて酸化硅素でそれ
ぞれ形成する。その後、前記キャップ酸化膜１４上に通
常の写真工程でゲートが形成される部分を保護できるよ
うに第１感光膜パターン１５を形成する。
示すように、Ｐ型シリコンＳｉ半導体基板１１上にゲー
ト絶縁膜１２、多結晶シリコン層１３及びキャップ酸化
膜１４を順次的に形成する。このとき、前記ゲート絶縁
膜１２と多結晶シリコン１３は、酸化硅素や窒化硅素で
化学気相蒸着（chemical vapor deposition ：以下ＣＶ
Ｄという）方法または物理気相蒸着（physical vapor d
eposition ；以下ＰＶＤという）方法で形成し、前記キ
ャップ酸化膜１４は高温酸化（high temperature oxida
tion；以下ＨＴＯという）方法を用いて酸化硅素でそれ
ぞれ形成する。その後、前記キャップ酸化膜１４上に通
常の写真工程でゲートが形成される部分を保護できるよ
うに第１感光膜パターン１５を形成する。
【０００７】次に、図３（ｂ）に示すように、前記第１
感光膜パターン１５により露出されたキャップ酸化膜１
４、多結晶シリコン層１３及びゲート絶縁膜１２を通常
のドライエッチング方法またはウエットエッチング方法
で順次的に除去して半導体基板１１を露出させてゲート
１６を形成し、その後、図３（ａ）に示した第１感光膜
パターン１５を除去する。続いて、前記構造の全表面に
Ｎ型不純物をイオン注入して低濃度のソース及びドレイ
ン領域を形成したあとに、通常の方法で前記ゲート１６
の両側にスペーサ（図示せず）を形成する。
感光膜パターン１５により露出されたキャップ酸化膜１
４、多結晶シリコン層１３及びゲート絶縁膜１２を通常
のドライエッチング方法またはウエットエッチング方法
で順次的に除去して半導体基板１１を露出させてゲート
１６を形成し、その後、図３（ａ）に示した第１感光膜
パターン１５を除去する。続いて、前記構造の全表面に
Ｎ型不純物をイオン注入して低濃度のソース及びドレイ
ン領域を形成したあとに、通常の方法で前記ゲート１６
の両側にスペーサ（図示せず）を形成する。
【０００８】続いて、前記スペーサをマスクとして高濃
度のＮ型不純物をイオン注入して通常のＬＤＤ構造のソ
ース及びドレイン１７を形成し、その次に、前記構造の
全表面に通常のＨＴＯ方法で酸化膜１９を形成し、この
酸化膜１９上に前記ゲート１６間の酸化膜１９が露出さ
れるように第２感光膜パターン２０を形成する。
度のＮ型不純物をイオン注入して通常のＬＤＤ構造のソ
ース及びドレイン１７を形成し、その次に、前記構造の
全表面に通常のＨＴＯ方法で酸化膜１９を形成し、この
酸化膜１９上に前記ゲート１６間の酸化膜１９が露出さ
れるように第２感光膜パターン２０を形成する。
【０００９】次に、図３（ｃ）に示すように、前記第２
感光膜パターン２０により露出されている酸化膜１９を
除去して前記ゲート１６の間に接触窓２１を形成し、続
いて前記第２感光膜パターン２０を除去する。そして、
アルミニウムＡｌなどの導電物質で通常の金属工程を実
施して前記接触窓２１を埋めて金属配線２２を形成す
る。
感光膜パターン２０により露出されている酸化膜１９を
除去して前記ゲート１６の間に接触窓２１を形成し、続
いて前記第２感光膜パターン２０を除去する。そして、
アルミニウムＡｌなどの導電物質で通常の金属工程を実
施して前記接触窓２１を埋めて金属配線２２を形成す
る。
【００１０】このような従来の半導体装置の製造方法
は、前記多結晶シリコン製の両ゲートの間隔が減少する
ことにより、接触窓の形成のためのエッチング工程のと
きに前記ゲート上部に形成された酸化膜とキャップ酸化
膜がすべてエッチングされて前記半導体基板が露出され
る前に前記多結晶シリコン製の両ゲートの角が先ず露出
さてエッチングされる問題がある。
は、前記多結晶シリコン製の両ゲートの間隔が減少する
ことにより、接触窓の形成のためのエッチング工程のと
きに前記ゲート上部に形成された酸化膜とキャップ酸化
膜がすべてエッチングされて前記半導体基板が露出され
る前に前記多結晶シリコン製の両ゲートの角が先ず露出
さてエッチングされる問題がある。
【００１１】従って、これを防止するために、前記ゲー
ト間安全距離を維持するとか、前記ゲート上部の酸化膜
を厚く形成するとかの方策を取らなければならない。
ト間安全距離を維持するとか、前記ゲート上部の酸化膜
を厚く形成するとかの方策を取らなければならない。
【００１２】しかし、前記ゲート間に安全距離を維持す
る場合には、半導体装置の集積度が落ちる問題点があ
る。
る場合には、半導体装置の集積度が落ちる問題点があ
る。
【００１３】また、前記ゲート上部の酸化膜を厚く形成
する場合には、接触窓のアスペクト比が増加して後続金
属配線の形成工程で積層される金属層などが前記接触窓
を完全に埋められず、段差被覆性が弱化されて半導体装
置の信頼性が落ちる問題点がある。
する場合には、接触窓のアスペクト比が増加して後続金
属配線の形成工程で積層される金属層などが前記接触窓
を完全に埋められず、段差被覆性が弱化されて半導体装
置の信頼性が落ちる問題点がある。
【００１４】
【発明が解決しようとする課題】従って、この発明の目
的は、ゲートの間隔を拡大することなく隣接する２個の
ゲートの中間に効果的に接触窓を形成し、半導体装置の
集積率を向上させることができる半導体装置の製造方法
を提供することにある。
的は、ゲートの間隔を拡大することなく隣接する２個の
ゲートの中間に効果的に接触窓を形成し、半導体装置の
集積率を向上させることができる半導体装置の製造方法
を提供することにある。
【００１５】この発明の他の目的は、前記ゲートの間に
電気的接触のために形成される接触窓の段差を減少させ
ることができ、後続積層膜の段差被覆性が向上されて半
導体装置の信頼性を向上させることができる半導体装置
の製造方法を提供することにある。
電気的接触のために形成される接触窓の段差を減少させ
ることができ、後続積層膜の段差被覆性が向上されて半
導体装置の信頼性を向上させることができる半導体装置
の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】前記目的を達成するめ
に、この発明に係る半導体装置の製造方法は、半導体基
盤上に絶縁膜と、第１導電層からなる多結晶シリコン層
と、第２導電層からなるタングステンシリサイド層と、
第１絶縁膜をそれぞれ順次に形成させたあと、前記第１
絶縁膜の上部にゲートが形成される部分が保護されるよ
うに第１感光膜パターンを形成する第１工程と、前記第
１工程後に第１感光膜パターンにより露出された領域で
前記多結晶シリコン層、タングステンシリサイド層及び
第１絶縁膜を除去してゲートを形成したあとにドライエ
ッチングにより第１絶縁膜の下部にアンダーカットを形
成する第２工程と、前記第２工程後に第１感光膜パター
ンを現像溶液で除去し、第１絶縁膜下部のアンダーカッ
トをさらに大きなアンダーカットに形成する第３工程
と、前記第３工程後に露出されたゲート絶縁膜下部の半
導体基板にＮ型不純部をイオン注入してソース／ドレイ
ン領域を形成したあとに第２絶縁膜と第２感光膜パター
ンを順次に形成する第４工程と、前記第４工程後に第２
感光膜パターンにより露出された第２絶縁膜を除去して
自己整合的に接触窓を形成したあとに現像溶液で第２感
光膜パターンを除去する第５工程と、前記第５工程後に
前記接触窓の周囲を導電物質で埋めて金属配線を形成す
る第６工程と、を具備することを特徴とする。
に、この発明に係る半導体装置の製造方法は、半導体基
盤上に絶縁膜と、第１導電層からなる多結晶シリコン層
と、第２導電層からなるタングステンシリサイド層と、
第１絶縁膜をそれぞれ順次に形成させたあと、前記第１
絶縁膜の上部にゲートが形成される部分が保護されるよ
うに第１感光膜パターンを形成する第１工程と、前記第
１工程後に第１感光膜パターンにより露出された領域で
前記多結晶シリコン層、タングステンシリサイド層及び
第１絶縁膜を除去してゲートを形成したあとにドライエ
ッチングにより第１絶縁膜の下部にアンダーカットを形
成する第２工程と、前記第２工程後に第１感光膜パター
ンを現像溶液で除去し、第１絶縁膜下部のアンダーカッ
トをさらに大きなアンダーカットに形成する第３工程
と、前記第３工程後に露出されたゲート絶縁膜下部の半
導体基板にＮ型不純部をイオン注入してソース／ドレイ
ン領域を形成したあとに第２絶縁膜と第２感光膜パター
ンを順次に形成する第４工程と、前記第４工程後に第２
感光膜パターンにより露出された第２絶縁膜を除去して
自己整合的に接触窓を形成したあとに現像溶液で第２感
光膜パターンを除去する第５工程と、前記第５工程後に
前記接触窓の周囲を導電物質で埋めて金属配線を形成す
る第６工程と、を具備することを特徴とする。
【００１７】
【作用】タングステンシリサイド層が第１絶縁膜の下部
にアンダーカットを形成するようにしているので、第２
絶縁膜のエッチング工程の時、第１絶縁膜の角がある程
度エッチングされても、前記タングステンシリサイド層
が外部へ露出することを防ぐことができるとともに、ゲ
ート間の安全距離も維持しながら自己整合的な接触窓を
形成することができ、また、ゲートの間に電気的接触の
ために形成される接触窓の段差を減少させることができ
るため、後続積層膜の段差被覆性が向上され、半導体装
置の集積率及び信頼性を向上させることができる。
にアンダーカットを形成するようにしているので、第２
絶縁膜のエッチング工程の時、第１絶縁膜の角がある程
度エッチングされても、前記タングステンシリサイド層
が外部へ露出することを防ぐことができるとともに、ゲ
ート間の安全距離も維持しながら自己整合的な接触窓を
形成することができ、また、ゲートの間に電気的接触の
ために形成される接触窓の段差を減少させることができ
るため、後続積層膜の段差被覆性が向上され、半導体装
置の集積率及び信頼性を向上させることができる。
【００１８】
【実施例】以下、添付した図面を参照して、この発明に
よる望ましい一実施例を詳細説明する。
よる望ましい一実施例を詳細説明する。
【００１９】図１（ａ）〜図１（ｅ）は、この発明によ
る半導体装置を製造するための要部段階を示す工程図で
あり、特にＤＲＡＭ素子のゲート間に接触窓を形成する
工程を示すのである。
る半導体装置を製造するための要部段階を示す工程図で
あり、特にＤＲＡＭ素子のゲート間に接触窓を形成する
工程を示すのである。
【００２０】この方法においては、まず、図１（ａ）に
示すように、Ｐ型シリコンＳｉの半導体基板３１上にゲ
ート絶縁膜３２、多結晶シリコン層３３、タングステン
シリサイド層３４及び第１絶縁膜３５を順次的に形成す
る。
示すように、Ｐ型シリコンＳｉの半導体基板３１上にゲ
ート絶縁膜３２、多結晶シリコン層３３、タングステン
シリサイド層３４及び第１絶縁膜３５を順次的に形成す
る。
【００２１】このとき、前記ゲート絶縁膜３２、多結晶
シリコン層３３及びタングステンシリサイド層３４は、
通常のＣＶＤまたはＰＶＤの方法で形成し、前記ゲート
絶縁膜３２は酸化硅素または窒化硅素で形成するとか、
酸化膜−窒化膜−酸化膜を積層して形成する。また、前
記第１絶縁膜３５は、酸化硅素をＨＴＯ方法やＰＶＤま
たはＣＶＤの方法で形成する。
シリコン層３３及びタングステンシリサイド層３４は、
通常のＣＶＤまたはＰＶＤの方法で形成し、前記ゲート
絶縁膜３２は酸化硅素または窒化硅素で形成するとか、
酸化膜−窒化膜−酸化膜を積層して形成する。また、前
記第１絶縁膜３５は、酸化硅素をＨＴＯ方法やＰＶＤま
たはＣＶＤの方法で形成する。
【００２２】次に、前記第１絶縁膜３５上に通常の写真
工程でゲートを形成する部分の第１絶縁膜３５が保護さ
れるように第１感光膜パターン３６を形成する。
工程でゲートを形成する部分の第１絶縁膜３５が保護さ
れるように第１感光膜パターン３６を形成する。
【００２３】次に、図１（ｂ）に示すように、前記第１
感光膜パターン３６により露出された第１絶縁膜３５、
タングステンシリサイド層３４及び多結晶シリコン層３
３をＳＦ6 ガス、Ｃｌ2 ガスなどの部分または全体的な
混合ガスの成分で、異方性が少ないドライエッチングの
方法で順次的に除去してゲート３７を形成し、その後、
前記第１感光膜パターン３６を除去する。
感光膜パターン３６により露出された第１絶縁膜３５、
タングステンシリサイド層３４及び多結晶シリコン層３
３をＳＦ6 ガス、Ｃｌ2 ガスなどの部分または全体的な
混合ガスの成分で、異方性が少ないドライエッチングの
方法で順次的に除去してゲート３７を形成し、その後、
前記第１感光膜パターン３６を除去する。
【００２４】ここで、前記ドライエッチング工程は、Ｓ
Ｆ6 ２０ｓｃｃｍ（standard cubiccenti meter）／Ｃ
ｌ2 ５０ｓｃｃｍの混合ガスを使って、第１絶縁膜３５
とタングステンシリサイド層３４を順次に除去するもの
である。このとき、前記タングステンシリサイド層３４
は、酸化硅素からなる第１絶縁膜３５より速くエッチン
グされ、前記第１絶縁膜３５下部にアンダーカット３８
が形成される。また、前記多結晶シリコン層３３を、Ｈ
Ｂｒ７０ｓｃｃｍ／Ｃｌ2 ｓｃｃｍの混合ガスでドライ
エッチングし、前記第１絶縁膜３５と同一な大きさで形
成されるようにする。従って、前記第１絶縁膜３５と多
結晶シリコン層３３に比べて前記タングステンシリサイ
ド層３４が過多エッチングされて相対的に大きさが小さ
くなる。
Ｆ6 ２０ｓｃｃｍ（standard cubiccenti meter）／Ｃ
ｌ2 ５０ｓｃｃｍの混合ガスを使って、第１絶縁膜３５
とタングステンシリサイド層３４を順次に除去するもの
である。このとき、前記タングステンシリサイド層３４
は、酸化硅素からなる第１絶縁膜３５より速くエッチン
グされ、前記第１絶縁膜３５下部にアンダーカット３８
が形成される。また、前記多結晶シリコン層３３を、Ｈ
Ｂｒ７０ｓｃｃｍ／Ｃｌ2 ｓｃｃｍの混合ガスでドライ
エッチングし、前記第１絶縁膜３５と同一な大きさで形
成されるようにする。従って、前記第１絶縁膜３５と多
結晶シリコン層３３に比べて前記タングステンシリサイ
ド層３４が過多エッチングされて相対的に大きさが小さ
くなる。
【００２５】次に、図１（ｃ）に示すように、前記図１
（ｂ）に示た第１感光膜パターン３６をＳＣｌの溶液で
１０〜３０分間処理して除去する。このとき、前記ＳＣ
ｌの溶液は、ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：２：
３の容量比で混合された溶液で得、これにより、前記第
１絶縁膜３５とタグステンリサイド層３４及び多結晶シ
リサイド層３３に対するそれぞれのエッチング比は３
０：１４０：２４が得られる。このようにして、前記タ
ングステンシリサイド層３４が最も多量にエッチングさ
れて前記アンダーカット３８を最も大きくする。このア
ンダーカット３８は、図２に要部顕微鏡の写真図で示し
た。この図は、ドライエッチングの一例としてゲート電
極の上層部の平面の深さを減少させたことを示してい
る。
（ｂ）に示た第１感光膜パターン３６をＳＣｌの溶液で
１０〜３０分間処理して除去する。このとき、前記ＳＣ
ｌの溶液は、ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：２：
３の容量比で混合された溶液で得、これにより、前記第
１絶縁膜３５とタグステンリサイド層３４及び多結晶シ
リサイド層３３に対するそれぞれのエッチング比は３
０：１４０：２４が得られる。このようにして、前記タ
ングステンシリサイド層３４が最も多量にエッチングさ
れて前記アンダーカット３８を最も大きくする。このア
ンダーカット３８は、図２に要部顕微鏡の写真図で示し
た。この図は、ドライエッチングの一例としてゲート電
極の上層部の平面の深さを減少させたことを示してい
る。
【００２６】次に、図１（ｄ）に示すように、前記露出
された半導体基板３１にＮ型不純物をイオン注入し、そ
の後、以上の工程で形成された構造の全表面に、ＨＴＯ
の方法によって、酸化硅素で、前記ゲート３７の側面に
スペーサを形成するため、第２絶縁膜３９を形成する。
このとき、前記イオン注入された不純物が活性化されて
ソース及びドレイン４０が形成され、通常の方法で前記
ゲート３７の両側にスペーサを形成する。その次に、前
記エッチングされて残ったタングステンシリサイド層３
４上の第２絶縁膜３９が保護されるように第２感光膜パ
ターン４１を形成する。
された半導体基板３１にＮ型不純物をイオン注入し、そ
の後、以上の工程で形成された構造の全表面に、ＨＴＯ
の方法によって、酸化硅素で、前記ゲート３７の側面に
スペーサを形成するため、第２絶縁膜３９を形成する。
このとき、前記イオン注入された不純物が活性化されて
ソース及びドレイン４０が形成され、通常の方法で前記
ゲート３７の両側にスペーサを形成する。その次に、前
記エッチングされて残ったタングステンシリサイド層３
４上の第２絶縁膜３９が保護されるように第２感光膜パ
ターン４１を形成する。
【００２７】次に、図１（ｅ）に示すように、前記第２
感光膜パターン４１により露出されている前記第２絶縁
膜３９を除去して接触窓４２を形成し、その後前記第２
感光膜パターン４１を除去する。そして、前記接触窓４
２の周囲を導電物で埋めて金属配線（図示せず）を形成
する。
感光膜パターン４１により露出されている前記第２絶縁
膜３９を除去して接触窓４２を形成し、その後前記第２
感光膜パターン４１を除去する。そして、前記接触窓４
２の周囲を導電物で埋めて金属配線（図示せず）を形成
する。
【００２８】ここで、前記接触窓４２は、前記タングス
テンシリサイド層３４が第１絶縁膜３５の下部へアンダ
ーカット３８を形成しているので、前記第２絶縁膜３９
のエッチング工程の時、前記第１絶縁膜３５の角がある
程度エッチングされても前記タングステンシリサイド層
３４は外部へ露出されないとともに、前記ゲート３７間
の安全距離も維持されて自己整合的な接触窓４２が形成
される。
テンシリサイド層３４が第１絶縁膜３５の下部へアンダ
ーカット３８を形成しているので、前記第２絶縁膜３９
のエッチング工程の時、前記第１絶縁膜３５の角がある
程度エッチングされても前記タングステンシリサイド層
３４は外部へ露出されないとともに、前記ゲート３７間
の安全距離も維持されて自己整合的な接触窓４２が形成
される。
【００２９】なお、前記第２感光膜パターン４１を形成
せずに、前記第２絶縁膜３９全体をエッチバックして前
記接触窓４２を形成することもできる。
せずに、前記第２絶縁膜３９全体をエッチバックして前
記接触窓４２を形成することもできる。
【００３０】上述したように、この半導体装置の製造方
法においては、隣接したゲートの間に自己整合的に接触
窓を形成するために、半導体基板上に、ゲート絶縁膜３
２、多結晶シリコン層３３、タングステンシリサイド層
３４及び第１絶縁膜３５を順次に形成している。そし
て、前記ゲート絶縁膜３２、多結晶シリコン層３３、タ
ングステンシリサイド層３４及び第１絶縁膜３５を順次
にドライエッチングしてゲートを形成している。このと
き、前記タングステンシリサイド層３４を酸化硅素や窒
化硅素で形成し、前記第１絶縁膜３５より多くエッチン
グが起こるようになし、前記ゲート絶縁膜３２の上部に
アンダーカットを形成している。そして、前記構造の全
表面にスペーサを形成するための第２絶縁膜３９を形成
し、通常のエッチング工程で接触窓４２を形成してい
る。
法においては、隣接したゲートの間に自己整合的に接触
窓を形成するために、半導体基板上に、ゲート絶縁膜３
２、多結晶シリコン層３３、タングステンシリサイド層
３４及び第１絶縁膜３５を順次に形成している。そし
て、前記ゲート絶縁膜３２、多結晶シリコン層３３、タ
ングステンシリサイド層３４及び第１絶縁膜３５を順次
にドライエッチングしてゲートを形成している。このと
き、前記タングステンシリサイド層３４を酸化硅素や窒
化硅素で形成し、前記第１絶縁膜３５より多くエッチン
グが起こるようになし、前記ゲート絶縁膜３２の上部に
アンダーカットを形成している。そして、前記構造の全
表面にスペーサを形成するための第２絶縁膜３９を形成
し、通常のエッチング工程で接触窓４２を形成してい
る。
【００３１】従って、この製造方法においては、ゲート
間の接触窓形成時にゲートを構成する物質の露出やエッ
チングを防止する目的でスペーサの形成時に絶縁層を厚
く形成しなくても良いので、後続金属の工程の時に段差
の被覆性を良くし、半導体装置の信頼性を向上させるこ
とができる利点がある。
間の接触窓形成時にゲートを構成する物質の露出やエッ
チングを防止する目的でスペーサの形成時に絶縁層を厚
く形成しなくても良いので、後続金属の工程の時に段差
の被覆性を良くし、半導体装置の信頼性を向上させるこ
とができる利点がある。
【００３２】また、この発明は、ゲート間の安全距離を
確保するために前記ゲート間の距離を拡げなくても良い
ので半導体装置を高集積化することができる利点があ
る。
確保するために前記ゲート間の距離を拡げなくても良い
ので半導体装置を高集積化することができる利点があ
る。
【００３３】この発明の技術的思想から脱しない範囲内
で上記実施例に限定されず、多様な変造変化が可能であ
ることは言うまでもない。
で上記実施例に限定されず、多様な変造変化が可能であ
ることは言うまでもない。
【００３４】
【発明の効果】以上、説明したように、この発明による
半導体装置の製造方法によれば、タングステンシリサイ
ド層が第１絶縁膜の下部にアンダーカットを形成するよ
うにしているので、第２絶縁膜のエッチング工程の時、
第１絶縁膜の角がある程度エッチングされても、前記タ
ングステンシリサイド層が外部へ露出することを防ぐこ
とができるとともに、ゲート間の安全距離も維持しなが
ら自己整合的な接触窓を形成することができ、また、ゲ
ートの間に電気的接触のために形成される接触窓の段差
を減少させることができるため、後続積層膜の段差被覆
性が向上され、半導体装置の集積率及び信頼性を向上さ
せることができる。
半導体装置の製造方法によれば、タングステンシリサイ
ド層が第１絶縁膜の下部にアンダーカットを形成するよ
うにしているので、第２絶縁膜のエッチング工程の時、
第１絶縁膜の角がある程度エッチングされても、前記タ
ングステンシリサイド層が外部へ露出することを防ぐこ
とができるとともに、ゲート間の安全距離も維持しなが
ら自己整合的な接触窓を形成することができ、また、ゲ
ートの間に電気的接触のために形成される接触窓の段差
を減少させることができるため、後続積層膜の段差被覆
性が向上され、半導体装置の集積率及び信頼性を向上さ
せることができる。
【図１】図１（ａ）〜図１（ｆ）は、この発明による半
導体装置を製造するための要部段階を示す工程図であ
る。
導体装置を製造するための要部段階を示す工程図であ
る。
【図２】この発明によるアンダーカットが形成されたゲ
ートの要部を拡大して示す顕微鏡の写真図である。
ートの要部を拡大して示す顕微鏡の写真図である。
【図３】図３（ａ）〜図３（ｃ）は、従来技術による半
導体装置を製造するための要部段階を示す工程図であ
る。
導体装置を製造するための要部段階を示す工程図であ
る。
３１ 半導体基板 ３２ ゲート絶縁膜 ３３ 多結晶シリコン層 ３４ タングステンシリサイイド層 ３５ 第１絶縁膜 ３６ 第１感光膜パターン ３７ ゲート ３８ アンダーカット ３９ 第２絶縁膜 ４１ 第２感光膜パターン ４２ 接触窓
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 ３０１ Ｄ 7376−4Ｍ 21/3213 21/768 Ｈ０１Ｌ 21/88 Ｄ 21/90 Ｄ
Claims (6)
- 【請求項１】 半導体基盤上に絶縁膜と、第１導電層か
らなる多結晶シリコン層と、第２導電層からなるタング
ステンシリサイド層と、第１絶縁膜をそれぞれ順次に形
成したあと、前記第１絶縁膜の上部にゲートが形成され
る部分が保護されるように第１感光膜パターンを形成す
る第１工程と、 前記第１工程後に第１感光膜パターンにより露出された
領域で前記多結晶シリコン層、タングステンシリサイド
層及び第１絶縁膜を除去してゲートを形成したあとにド
ライエッチングにより第１絶縁膜の下部にアンダーカッ
トを形成する第２工程と、 前記第２工程後に第１感光膜パターンを現像溶液で除去
し、第１絶縁膜下部のアンダーカットをさらに大きなア
ンダーカットに形成する第３工程と、 前記第３工程後に露出されたゲート絶縁膜下部の半導体
基板にＮ型不純部をイオン注入してソース／ドレイン領
域を形成したあとに第２絶縁膜と第２感光膜パターンを
順次に形成する第４工程と、 前記第４工程後に第２感光膜パターンにより露出された
第２絶縁膜を除去して自己整合的に接触窓を形成したあ
とに現像溶液で第２感光膜パターンを除去する第５工程
と、 前記第５工程後に前記接触窓の周囲を導電物質で埋めて
金属配線を形成する第６工程と、を具備することを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記第１及び第２絶縁膜は、高温酸化法
により形成された酸化硅素膜からなることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第１絶縁膜及び第２導電層のエッチ
ング工程は、ＳＦ6／Ｃｌ2 の全体または部分的な混合
ガス成分を用いて、ドライエッチング方法で実施される
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項４】 前記第１導電層のエッチング工程は、Ｈ
Ｂｒ／Ｃｌ2 の全体または部分的な混合ガス成分を用い
てドライエッチング方法で実施されることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記第１感光膜パターンの除去工程のと
きに、前記第２導電層が前記第１絶縁膜及び第１導電層
より多く除去されるようにして前記アンダーカットをさ
れに大きく形成することを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項６】 前記第２絶縁膜のエッチング工程をエッ
チバックの工程に進行することを特徴とする請求項１記
載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992-22040 | 1992-11-23 | ||
| KR1019920022040A KR950011983B1 (ko) | 1992-11-23 | 1992-11-23 | 반도체 장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07122748A true JPH07122748A (ja) | 1995-05-12 |
| JP3388615B2 JP3388615B2 (ja) | 2003-03-24 |
Family
ID=19343665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31289093A Expired - Lifetime JP3388615B2 (ja) | 1992-11-23 | 1993-11-19 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5491100A (ja) |
| JP (1) | JP3388615B2 (ja) |
| KR (1) | KR950011983B1 (ja) |
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