JPH06163572A - Ｍｏｓ電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ電界効果トランジスタの製造方法Info
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- JPH06163572A JPH06163572A JP31674292A JP31674292A JPH06163572A JP H06163572 A JPH06163572 A JP H06163572A JP 31674292 A JP31674292 A JP 31674292A JP 31674292 A JP31674292 A JP 31674292A JP H06163572 A JPH06163572 A JP H06163572A
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Abstract
(57)【要約】
【目的】スペーサ絶縁膜を不要とすることによりゲート
電極間のスペースの微細化を可能としたＬＤＤ型ＭＯＳ
トランジスタの製造方法を提供する。 【構成】 ゲート電極（５）をドライエッチングで形成
する際にシリコン基板（１）をオーバーエッチングする
ことで溝（６）を形成し、連続回転斜めイオン注入法に
より溝（６）の側面にｎ-層を形成し、次いでイオンビ
ームの入射角を０°にしてイオン注入を行うことにより
溝（６）の側面を除くソース・ドレイン領域（７、８）
にｎ+層を形成している。
電極間のスペースの微細化を可能としたＬＤＤ型ＭＯＳ
トランジスタの製造方法を提供する。 【構成】 ゲート電極（５）をドライエッチングで形成
する際にシリコン基板（１）をオーバーエッチングする
ことで溝（６）を形成し、連続回転斜めイオン注入法に
より溝（６）の側面にｎ-層を形成し、次いでイオンビ
ームの入射角を０°にしてイオン注入を行うことにより
溝（６）の側面を除くソース・ドレイン領域（７、８）
にｎ+層を形成している。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ電界効果トランジ
スタの製造方法に関し、特にＬＤＤ型のＭＯＳ電界効果
トランジスタの製造方法の改良に関する。
スタの製造方法に関し、特にＬＤＤ型のＭＯＳ電界効果
トランジスタの製造方法の改良に関する。
【０００２】
【従来の技術】以下で、従来のＭＯＳ電界効果トランジ
スタの製造方法を図面を参照しながら説明する。まず、
シリコン基板（１１）上に熱酸化法により膜厚約２００
Åのゲート絶縁膜（１２）を形成し、さらに減圧ＣＶＤ
法により膜厚約２５００Å〜３０００Åのポリシリコン
膜（１３）を形成する（図１１）。
スタの製造方法を図面を参照しながら説明する。まず、
シリコン基板（１１）上に熱酸化法により膜厚約２００
Åのゲート絶縁膜（１２）を形成し、さらに減圧ＣＶＤ
法により膜厚約２５００Å〜３０００Åのポリシリコン
膜（１３）を形成する（図１１）。
【０００３】次に、ホトリソグラフィー技術によってポ
リシリコン膜（１３）上のゲート電極を形成すべき領域
にレジスト膜（１４）を形成し、該レジスト膜（１４）
をマスクとしてポリシリコン膜（１３）およびゲート絶
縁膜（１２）を順にエッチング・除去することによっ
て、ゲート電極（１５）を形成する（図１２）。次に、
レジスト膜（１４）を除去した後に、ゲート電極（１
５）をマスクとして、ｎ型の不純物、例えばリンイオン
（31Ｐ+）をソース・ドレイン領域（１６、１７）とな
るシリコン基板（１１）の表面に低濃度にイオン注入す
ることによりｎ-層を形成する（図１３）。
リシリコン膜（１３）上のゲート電極を形成すべき領域
にレジスト膜（１４）を形成し、該レジスト膜（１４）
をマスクとしてポリシリコン膜（１３）およびゲート絶
縁膜（１２）を順にエッチング・除去することによっ
て、ゲート電極（１５）を形成する（図１２）。次に、
レジスト膜（１４）を除去した後に、ゲート電極（１
５）をマスクとして、ｎ型の不純物、例えばリンイオン
（31Ｐ+）をソース・ドレイン領域（１６、１７）とな
るシリコン基板（１１）の表面に低濃度にイオン注入す
ることによりｎ-層を形成する（図１３）。
【０００４】次に、減圧ＣＶＤ法によりシリコン基板
（１１）上の全面に絶縁膜、例えばシリコン酸化膜（１
８）を約３０００Åの膜厚となるように形成する（図１
４）。次に、マスクを用いない異方性エッチングによっ
てシリコン酸化膜（１８）をエッチングすることにより
スペーサ絶縁膜（１９）を形成し、イオン注入に対する
バッファー膜、例えばシリコン酸化膜（２０）でシリコ
ン基板（１１）およびゲート電極（１５）の表面を被覆
する（図１５）。
（１１）上の全面に絶縁膜、例えばシリコン酸化膜（１
８）を約３０００Åの膜厚となるように形成する（図１
４）。次に、マスクを用いない異方性エッチングによっ
てシリコン酸化膜（１８）をエッチングすることにより
スペーサ絶縁膜（１９）を形成し、イオン注入に対する
バッファー膜、例えばシリコン酸化膜（２０）でシリコ
ン基板（１１）およびゲート電極（１５）の表面を被覆
する（図１５）。
【０００５】そして、ゲート電極（１５）およびスペー
サ絶縁膜（１９）をマスクとしてｎ型の不純物、例えば
ヒ素イオン（75Ａｓ+）をスペーサ絶縁膜（１９）によ
って覆われていないソース・ドレイン領域（１６、１
７）に高濃度にイオン注入することによりｎ+層を形成
する（図１６）。このようにして、ｎ-層とｎ+層とから
なるソース・ドレイン領域（１６、１７）を有した、Ｌ
ＤＤ（Lightly Doped Drain）型のＭＯＳ電界効果トラ
ンジスタを形成することによりホットキャリア効果の抑
止を図っていた。
サ絶縁膜（１９）をマスクとしてｎ型の不純物、例えば
ヒ素イオン（75Ａｓ+）をスペーサ絶縁膜（１９）によ
って覆われていないソース・ドレイン領域（１６、１
７）に高濃度にイオン注入することによりｎ+層を形成
する（図１６）。このようにして、ｎ-層とｎ+層とから
なるソース・ドレイン領域（１６、１７）を有した、Ｌ
ＤＤ（Lightly Doped Drain）型のＭＯＳ電界効果トラ
ンジスタを形成することによりホットキャリア効果の抑
止を図っていた。
【０００６】
【発明が解決しようとする課題】ところで、従来例の製
造方法によれば、スペーサ膜（１９）下にｎ-層を形成
していたのでスペーサ膜（１９）の横方向に膜厚
（ｄ1）（図１５を参照）は、０．２μｍ〜０．２５μ
ｍ必要であった。しかし、ゲート電極間のスペースが１
μｍ以上ある場合にはともかく０.５μｍ以下に微細化
した場合にはスペーサ膜（１９）同士が抵触するように
なりｎ+層が形成できなくなる。
造方法によれば、スペーサ膜（１９）下にｎ-層を形成
していたのでスペーサ膜（１９）の横方向に膜厚
（ｄ1）（図１５を参照）は、０．２μｍ〜０．２５μ
ｍ必要であった。しかし、ゲート電極間のスペースが１
μｍ以上ある場合にはともかく０.５μｍ以下に微細化
した場合にはスペーサ膜（１９）同士が抵触するように
なりｎ+層が形成できなくなる。
【０００７】したがって、従来のＬＤＤ型のＭＯＳ電界
効果トランジスタの製造方法では、ゲート電極間のスペ
ースを微細化できないという問題点を有していた。
効果トランジスタの製造方法では、ゲート電極間のスペ
ースを微細化できないという問題点を有していた。
【０００８】
【課題を解決するための手段】本発明は、ゲート電極
（５）をドライエッチングで形成する際にシリコン基板
（１）をオーバーエッチングすることで溝（６）を形成
し、連続回転斜めイオン注入法により溝（６）の側面に
ｎ-層を形成することにより、スペーサ膜を不要とし、
若しくは従来例よりもその膜厚を薄くし、ゲート電極間
のスペースの微細化を可能とすることを目的としてい
る。
（５）をドライエッチングで形成する際にシリコン基板
（１）をオーバーエッチングすることで溝（６）を形成
し、連続回転斜めイオン注入法により溝（６）の側面に
ｎ-層を形成することにより、スペーサ膜を不要とし、
若しくは従来例よりもその膜厚を薄くし、ゲート電極間
のスペースの微細化を可能とすることを目的としてい
る。
【０００９】
【作用】本発明によれば、第１に、ゲート電極（５）を
ドライエッチングで形成する際にシリコン基板（１）を
オーバーエッチングすることで溝（６）を形成し、溝
（６）の側面にｎ-層を形成し、次いでイオンビームの
入射角を０°にしてイオン注入を行うことにより溝
（６）の側面を除くソース・ドレイン領域（７、８）に
ｎ+層を形成している。
ドライエッチングで形成する際にシリコン基板（１）を
オーバーエッチングすることで溝（６）を形成し、溝
（６）の側面にｎ-層を形成し、次いでイオンビームの
入射角を０°にしてイオン注入を行うことにより溝
（６）の側面を除くソース・ドレイン領域（７、８）に
ｎ+層を形成している。
【００１０】これにより、スペーサ膜を不要にすること
ができるのでゲート電極間のスペースの微細化を可能と
することが可能となる。また第２に、ゲート電極（５）
をドライエッチングで形成する際にシリコン基板（１）
をオーバーエッチングすることで溝（６）を形成し、溝
（６）の側面にｎ-層を形成し、約１０００Åの従来よ
りも薄いスペーサ膜（１０）をマスクとしてイオン注入
を行うことにより、溝（６）の側面を除くソース・ドレ
イン領域（７、８）にｎ+層を形成している。
ができるのでゲート電極間のスペースの微細化を可能と
することが可能となる。また第２に、ゲート電極（５）
をドライエッチングで形成する際にシリコン基板（１）
をオーバーエッチングすることで溝（６）を形成し、溝
（６）の側面にｎ-層を形成し、約１０００Åの従来よ
りも薄いスペーサ膜（１０）をマスクとしてイオン注入
を行うことにより、溝（６）の側面を除くソース・ドレ
イン領域（７、８）にｎ+層を形成している。
【００１１】これにより、スペーサ膜（１０）を従来よ
りも薄くできるのでゲート電極間のスペースの微細化を
可能とすることが可能となる。さらに、スペーサ膜（１
０）をマスクとしてイオン注入しているので、イオンビ
ームの入射角を０°にする必要がなくイオン注入条件の
自由度を大きくできる利点がある。
りも薄くできるのでゲート電極間のスペースの微細化を
可能とすることが可能となる。さらに、スペーサ膜（１
０）をマスクとしてイオン注入しているので、イオンビ
ームの入射角を０°にする必要がなくイオン注入条件の
自由度を大きくできる利点がある。
【００１２】
【実施例】以下で本発明の実施例に係るＭＯＳ電界効果
トランジスタの製造方法を図面を参照しながら説明す
る。 （１）第１の実施例 まず、シリコン基板（１）上に熱酸化法により約２００
Åの膜厚を有したゲート絶縁膜（２）を形成し、続いて
減圧ＣＶＤ法により該ゲート絶縁膜（２）上に２５００
Å〜３０００Åの膜厚を有したポリシリコン膜（３）を
形成する。ここで、ポリシリコン膜（３）はゲート電極
材料膜の一例であって、ポリシリコン膜上に高融点金属
シリサイド膜（例えば、タングステンシリサイド膜、Ｗ
Ｓｉ膜）をＣＶＤ法により堆積して形成してもよい（図
１）。
トランジスタの製造方法を図面を参照しながら説明す
る。 （１）第１の実施例 まず、シリコン基板（１）上に熱酸化法により約２００
Åの膜厚を有したゲート絶縁膜（２）を形成し、続いて
減圧ＣＶＤ法により該ゲート絶縁膜（２）上に２５００
Å〜３０００Åの膜厚を有したポリシリコン膜（３）を
形成する。ここで、ポリシリコン膜（３）はゲート電極
材料膜の一例であって、ポリシリコン膜上に高融点金属
シリサイド膜（例えば、タングステンシリサイド膜、Ｗ
Ｓｉ膜）をＣＶＤ法により堆積して形成してもよい（図
１）。
【００１３】次に、ゲート電極（５）、シリコン基板
（１）の溝（６）を形成する。本工程は、以下のように
してなされる。まず、ホトリソグラフィー技術によって
ポリシリコン膜（３）上のゲート電極を形成すべき領域
にレジスト膜（４）を形成し、続いて該レジスト膜
（４）をマスクとして、ポリシリコン膜（３）およびゲ
ート絶縁膜（２）をＳＦ6ガスおよびＣ2Ｃｌ3Ｆ3ガスを
使用してドライエッチングして除去することによって、
ゲート電極（５）を形成する。そして、同じエッチング
条件下でエッチングを所定時間続けることにより、シリ
コン基板（１）をドライエッチングして約２０００Åの
深さの溝（６）を形成する（図２）。
（１）の溝（６）を形成する。本工程は、以下のように
してなされる。まず、ホトリソグラフィー技術によって
ポリシリコン膜（３）上のゲート電極を形成すべき領域
にレジスト膜（４）を形成し、続いて該レジスト膜
（４）をマスクとして、ポリシリコン膜（３）およびゲ
ート絶縁膜（２）をＳＦ6ガスおよびＣ2Ｃｌ3Ｆ3ガスを
使用してドライエッチングして除去することによって、
ゲート電極（５）を形成する。そして、同じエッチング
条件下でエッチングを所定時間続けることにより、シリ
コン基板（１）をドライエッチングして約２０００Åの
深さの溝（６）を形成する（図２）。
【００１４】次に、レジスト膜（４）を有機溶剤で除去
した後に連続回転斜めイオン注入法によってｎ型不純
物、例えばリンイオン（31Ｐ+）を低濃度に注入するこ
とでソース・ドレイン領域（７、８）となる前記半導体
基板（１）の表面および前記溝（６）の側面にｎ-層を
形成する。連続回転斜めイオン注入法は、イオンビーム
の入射角をシリコン基板（１）に対して垂直方向から傾
斜させかつシリコン基板（１）を連続回転させながらイ
オン注入を行うものであり、これにより、溝（６）の側
面にもｎ-層が形成されるのである。このイオン注入は
例えば、入射角７°〜１５°、イオン注入量３×１０13
／ｃｍ2、加速エネルギ−４０ＫｅＶの条件下で行う
（図３）。
した後に連続回転斜めイオン注入法によってｎ型不純
物、例えばリンイオン（31Ｐ+）を低濃度に注入するこ
とでソース・ドレイン領域（７、８）となる前記半導体
基板（１）の表面および前記溝（６）の側面にｎ-層を
形成する。連続回転斜めイオン注入法は、イオンビーム
の入射角をシリコン基板（１）に対して垂直方向から傾
斜させかつシリコン基板（１）を連続回転させながらイ
オン注入を行うものであり、これにより、溝（６）の側
面にもｎ-層が形成されるのである。このイオン注入は
例えば、入射角７°〜１５°、イオン注入量３×１０13
／ｃｍ2、加速エネルギ−４０ＫｅＶの条件下で行う
（図３）。
【００１５】次に、ｎ型不純物、例えばヒ素イオン（75
Ａｓ+）を垂直イオン注入により注入することにより前
記溝（６）の側面を除くソース・ドレイン領域（７、
８）にｎ+層を形成する。本工程は、減圧ＣＶＤ法によ
り膜厚約２００Åのバッファ膜、例えばシリコン酸化膜
（９）でゲート電極（５）およびソース・ドレイン領域
（７、８）上を被覆した後にイオンビームの入射角を０
°、つまりシリコン基板（１）に対して垂直方向とする
ことにより、溝（６）の側面にはイオン注入がされない
ようにしている。このイオン注入は例えば、イオン注入
量５×１０15／ｃｍ2、加速エネルギ−５０ＫｅＶの条
件下で行う。なお、シリコン酸化膜（９）はイオン注入
によるダメージを緩衝するためのものである（図４）。
Ａｓ+）を垂直イオン注入により注入することにより前
記溝（６）の側面を除くソース・ドレイン領域（７、
８）にｎ+層を形成する。本工程は、減圧ＣＶＤ法によ
り膜厚約２００Åのバッファ膜、例えばシリコン酸化膜
（９）でゲート電極（５）およびソース・ドレイン領域
（７、８）上を被覆した後にイオンビームの入射角を０
°、つまりシリコン基板（１）に対して垂直方向とする
ことにより、溝（６）の側面にはイオン注入がされない
ようにしている。このイオン注入は例えば、イオン注入
量５×１０15／ｃｍ2、加速エネルギ−５０ＫｅＶの条
件下で行う。なお、シリコン酸化膜（９）はイオン注入
によるダメージを緩衝するためのものである（図４）。
【００１６】このように、シリコン基板（１）をドライ
エッチングして形成した溝（６）の側面にｎ-層を形成
し、垂直イオン注入により溝（６）の側面を除くソース
・ドレイン領域（７、８）にｎ+層を形成しているの
で、スペーサ絶縁膜を不要とすることができる。これに
より、ゲート電極間のスペースを微細化することが可能
となる。なお、溝（６）の深さを調節することにより、
ｎ-層の縦方向の長さを調節しホットキャリア効果を制
御することができる。 （２）第２の実施例 以下で、本発明の実施例に係るＭＯＳ電界効果トランジ
スタの製造方法を図面を参照しながら説明する。なお、
第１の実施例と共通する内容については、重複するため
省略する。
エッチングして形成した溝（６）の側面にｎ-層を形成
し、垂直イオン注入により溝（６）の側面を除くソース
・ドレイン領域（７、８）にｎ+層を形成しているの
で、スペーサ絶縁膜を不要とすることができる。これに
より、ゲート電極間のスペースを微細化することが可能
となる。なお、溝（６）の深さを調節することにより、
ｎ-層の縦方向の長さを調節しホットキャリア効果を制
御することができる。 （２）第２の実施例 以下で、本発明の実施例に係るＭＯＳ電界効果トランジ
スタの製造方法を図面を参照しながら説明する。なお、
第１の実施例と共通する内容については、重複するため
省略する。
【００１７】まず、第１の実施例の図１に示した工程と
同様にして、シリコン基板（１）上に膜厚約２５０Åの
ゲート絶縁膜（２）、膜厚２５００Å〜３０００Åのポ
リシリコン膜（３）を形成する（図５）。次に、レジス
ト膜（４）をマスクとして、ポリシリコン膜（３）およ
びゲート絶縁膜（２）をドライエッチングしてゲート電
極（５）を形成し、さらにシリコン基板（１）をドライ
エッチングすることにより、約２０００Åの深さの溝
（６）を形成する（図６）。
同様にして、シリコン基板（１）上に膜厚約２５０Åの
ゲート絶縁膜（２）、膜厚２５００Å〜３０００Åのポ
リシリコン膜（３）を形成する（図５）。次に、レジス
ト膜（４）をマスクとして、ポリシリコン膜（３）およ
びゲート絶縁膜（２）をドライエッチングしてゲート電
極（５）を形成し、さらにシリコン基板（１）をドライ
エッチングすることにより、約２０００Åの深さの溝
（６）を形成する（図６）。
【００１８】次いで、レジスト膜（４）を除去した後に
連続回転斜めイオン注入法によってｎ型不純物、例えば
リンイオン（31Ｐ+）を低濃度に注入することでソース
・ドレイン領域（７、８）となる半導体基板（１）の表
面および前記溝（６）の側面にｎ-層を形成する（図
７）。次に、減圧ＣＶＤ法により半導体基板（１）の全
面に約１０００Åの膜厚を有する絶縁膜、例えばシリコ
ン酸化膜（９）を形成する（図８）。
連続回転斜めイオン注入法によってｎ型不純物、例えば
リンイオン（31Ｐ+）を低濃度に注入することでソース
・ドレイン領域（７、８）となる半導体基板（１）の表
面および前記溝（６）の側面にｎ-層を形成する（図
７）。次に、減圧ＣＶＤ法により半導体基板（１）の全
面に約１０００Åの膜厚を有する絶縁膜、例えばシリコ
ン酸化膜（９）を形成する（図８）。
【００１９】次に、マスクを使用しないでシリコン酸化
膜（９）をＣＦ4ガス、ＣＨＦ3ガス、Ａｒガスを使用し
てドライエッチングすることにより、スペーサ絶縁膜
（１０）を形成する。このスペーサ絶縁膜（１０）の横
方向の膜厚（ｄ2）は、０．１μｍであり、従来例より
も薄く形成される（図９）。次に、ゲート電極（５）お
よびスペーサ絶縁膜（１０）をマスクとしたイオン注入
によりスペーサ絶縁膜（１０）で覆われていないソース
・ドレイン領域（７、８）にｎ+層を形成する。このイ
オン注入は、スペーサ絶縁膜（１０）をマスクとしてい
るので、第１の実施例のようにイオンビームの入射角０
°にして行う必要はなく、例えば７°程度の斜めイオン
注入を行うことができる。イオン注入量、加速エネルギ
ーは第１の実施例と同様である。
膜（９）をＣＦ4ガス、ＣＨＦ3ガス、Ａｒガスを使用し
てドライエッチングすることにより、スペーサ絶縁膜
（１０）を形成する。このスペーサ絶縁膜（１０）の横
方向の膜厚（ｄ2）は、０．１μｍであり、従来例より
も薄く形成される（図９）。次に、ゲート電極（５）お
よびスペーサ絶縁膜（１０）をマスクとしたイオン注入
によりスペーサ絶縁膜（１０）で覆われていないソース
・ドレイン領域（７、８）にｎ+層を形成する。このイ
オン注入は、スペーサ絶縁膜（１０）をマスクとしてい
るので、第１の実施例のようにイオンビームの入射角０
°にして行う必要はなく、例えば７°程度の斜めイオン
注入を行うことができる。イオン注入量、加速エネルギ
ーは第１の実施例と同様である。
【００２０】このように、シリコン基板（１）をドライ
エッチングして形成した溝（６）の側面にｎ-層を形成
し、スペーサ絶縁膜（１０）で覆われていないソース・
ドレイン領域（７、８）にｎ+層を形成している。ここ
で、スペーサ絶縁膜（１０）の横方向の膜厚（ｄ2）
は、０．１μｍであっても上記のイオン注入のマスクと
しては十分である。したがって、本実施例によれば従来
例よりもスペーサ絶縁膜（１０） の横方向の膜厚
（ｄ2）を薄くできる結果として、ゲート電極間のスペ
ースを微細化できる。さらに、本実施例によればスペー
サ絶縁膜（１０）をマスクとしてイオン注入を行いｎ+
層を形成しているので、斜めイオン注入を行うことも可
能であり、イオン注入条件の自由度が大きくなるという
利点がある。なお、第１の実施例と同様に、溝（６）の
深さを調節することにより、ｎ-層の縦方向の長さを調
節してホットキャリア効果を制御することができる。
エッチングして形成した溝（６）の側面にｎ-層を形成
し、スペーサ絶縁膜（１０）で覆われていないソース・
ドレイン領域（７、８）にｎ+層を形成している。ここ
で、スペーサ絶縁膜（１０）の横方向の膜厚（ｄ2）
は、０．１μｍであっても上記のイオン注入のマスクと
しては十分である。したがって、本実施例によれば従来
例よりもスペーサ絶縁膜（１０） の横方向の膜厚
（ｄ2）を薄くできる結果として、ゲート電極間のスペ
ースを微細化できる。さらに、本実施例によればスペー
サ絶縁膜（１０）をマスクとしてイオン注入を行いｎ+
層を形成しているので、斜めイオン注入を行うことも可
能であり、イオン注入条件の自由度が大きくなるという
利点がある。なお、第１の実施例と同様に、溝（６）の
深さを調節することにより、ｎ-層の縦方向の長さを調
節してホットキャリア効果を制御することができる。
【００２１】
【発明の効果】以上説明したように本発明によれば、第
１に、ゲート電極（５）をドライエッチングで形成する
際にシリコン基板（１）をオーバーエッチングすること
で溝（６）を形成し、溝（６）の側面にｎ-層を形成
し、次いでイオンビームの入射角を０°にしてイオン注
入を行うことにより溝（６）の側面を除くソース・ドレ
イン領域（７、８）にｎ+層を形成している。
１に、ゲート電極（５）をドライエッチングで形成する
際にシリコン基板（１）をオーバーエッチングすること
で溝（６）を形成し、溝（６）の側面にｎ-層を形成
し、次いでイオンビームの入射角を０°にしてイオン注
入を行うことにより溝（６）の側面を除くソース・ドレ
イン領域（７、８）にｎ+層を形成している。
【００２２】これにより、スペーサ膜を不要にすること
ができるのでゲート電極間のスペースの微細化を可能と
することが可能となる。また第２に、ゲート電極（５）
をドライエッチングで形成する際にシリコン基板（１）
をオーバーエッチングすることで溝（６）を形成し、溝
（６）の側面にｎ-層を形成し、約１０００Åの従来よ
りも薄いスペーサ膜（１０）をマスクとしてイオン注入
を行うことにより、溝（６）の側面を除くソース・ドレ
イン領域（７、８）にｎ+層を形成している。
ができるのでゲート電極間のスペースの微細化を可能と
することが可能となる。また第２に、ゲート電極（５）
をドライエッチングで形成する際にシリコン基板（１）
をオーバーエッチングすることで溝（６）を形成し、溝
（６）の側面にｎ-層を形成し、約１０００Åの従来よ
りも薄いスペーサ膜（１０）をマスクとしてイオン注入
を行うことにより、溝（６）の側面を除くソース・ドレ
イン領域（７、８）にｎ+層を形成している。
【００２３】これにより、スペーサ膜（１０）を従来よ
りも薄くできるのでゲート電極間のスペースの微細化を
可能とすることが可能となる。さらに、スペーサ膜（１
０）をマスクとしてイオン注入しているので、イオンビ
ームの入射角を０°にする必要がなくイオン注入条件の
自由度を大きくできる利点がある。
りも薄くできるのでゲート電極間のスペースの微細化を
可能とすることが可能となる。さらに、スペーサ膜（１
０）をマスクとしてイオン注入しているので、イオンビ
ームの入射角を０°にする必要がなくイオン注入条件の
自由度を大きくできる利点がある。
【図１】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第１の断面図である。
ランジスタの製造方法を示す第１の断面図である。
【図２】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第２の断面図である。
ランジスタの製造方法を示す第２の断面図である。
【図３】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第３の断面図である。
ランジスタの製造方法を示す第３の断面図である。
【図４】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第４の断面図である。
ランジスタの製造方法を示す第４の断面図である。
【図５】本発明の第２の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第１の断面図である。
ランジスタの製造方法を示す第１の断面図である。
【図６】本発明の第２の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第２の断面図である。
ランジスタの製造方法を示す第２の断面図である。
【図７】本発明の第２の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第３の断面図である。
ランジスタの製造方法を示す第３の断面図である。
【図８】本発明の第２の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第４の断面図である。
ランジスタの製造方法を示す第４の断面図である。
【図９】本発明の第２の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第５の断面図である。
ランジスタの製造方法を示す第５の断面図である。
【図１０】本発明の第２の実施例に係るＭＯＳ電界効果
トランジスタの製造方法を示す第６の断面図である。
トランジスタの製造方法を示す第６の断面図である。
【図１１】従来例のＭＯＳ電界効果トランジスタの製造
方法を示す第１の断面図である。
方法を示す第１の断面図である。
【図１２】従来例のＭＯＳ電界効果トランジスタの製造
方法を示す第２の断面図である。
方法を示す第２の断面図である。
【図１３】従来例のＭＯＳ電界効果トランジスタの製造
方法を示す第３の断面図である。
方法を示す第３の断面図である。
【図１４】従来例のＭＯＳ電界効果トランジスタの製造
方法を示す第４の断面図である。
方法を示す第４の断面図である。
【図１５】従来例のＭＯＳ電界効果トランジスタの製造
方法を示す第５の断面図である。
方法を示す第５の断面図である。
【図１６】従来例のＭＯＳ電界効果トランジスタの製造
方法を示す第６の断面図である。
方法を示す第６の断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｌ 7377−4Ｍ 29/78 ３０１ Ｐ
Claims (2)
- 【請求項１】 一導電型の半導体基板上にゲート絶縁膜
を形成し該ゲート絶縁膜上にゲート電極材料膜を形成す
る工程と、 前記ゲート電極材料膜上のゲート電極を形成すべき領域
にレジスト膜を形成し該レジスト膜をマスクとして前記
ゲート電極材料膜およびゲート絶縁膜をドライエッチン
グすることによりゲート電極を形成する工程と、 前記レジスト膜をマスクとしてさらに前記半導体基板を
所定量ドライエッチングして溝を形成する工程と、 連続回転斜めイオン注入によってソース・ドレイン領域
となる前記半導体基板の表面および前記溝の側面に逆導
電型の低不純物濃度層を形成する工程と、 垂直イオン注入により前記溝の側面を除くソース・ドレ
イン領域に逆導電型の高不純物濃度層を形成する工程と
を有することを特徴としたＭＯＳ電界効果トランジスタ
の製造方法。 - 【請求項２】 一導電型の半導体基板上にゲート絶縁膜
を形成し該ゲート絶縁膜上にゲート電極材料膜を形成す
る工程と、 前記ゲート電極材料膜上のゲート電極を形成すべき領域
にレジスト膜を形成し該レジスト膜をマスクとして、前
記ゲート電極材料膜およびゲート絶縁膜をドライエッチ
ングすることによりゲート電極を形成する工程と、 前記レジスト膜をマスクとしてさらに前記半導体基板を
所定量ドライエッチングして溝を形成する工程と、 連続回転斜めイオン注入によってソース・ドレイン領域
となる前記半導体基板の表面および前記溝の側面に逆導
電型の低不純物濃度層を形成する工程と、 減圧ＣＶＤ法により前記半導体基板上の全面に絶縁膜を
形成する工程と、 前記絶縁膜に異方性のドライエッチングを施すことによ
り前記ゲート電極および溝の側面にスペーサ絶縁膜を形
成する工程と、 前記ゲート電極およびスペーサ絶縁膜をマスクとしたイ
オン注入によりスペーサ絶縁膜で覆われていないソース
・ドレイン領域に逆導電型の高不純物濃度層を形成する
工程とを有することを特徴としたＭＯＳ電界効果トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31674292A JPH06163572A (ja) | 1992-11-26 | 1992-11-26 | Ｍｏｓ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31674292A JPH06163572A (ja) | 1992-11-26 | 1992-11-26 | Ｍｏｓ電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163572A true JPH06163572A (ja) | 1994-06-10 |
Family
ID=18080403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31674292A Pending JPH06163572A (ja) | 1992-11-26 | 1992-11-26 | Ｍｏｓ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163572A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5491099A (en) * | 1994-08-29 | 1996-02-13 | United Microelectronics Corporation | Method of making silicided LDD with recess in semiconductor substrate |
| US5736418A (en) * | 1996-06-07 | 1998-04-07 | Lsi Logic Corporation | Method for fabricating a field effect transistor using microtrenches to control hot electron effects |
| US5956590A (en) * | 1995-05-25 | 1999-09-21 | United Microelectronics Corp. | Process of forming a field effect transistor without spacer mask edge defects |
| US6303449B1 (en) * | 2000-11-16 | 2001-10-16 | Chartered Semiconductor Manufacturing Inc. | Method to form self-aligned elevated source/drain by selective removal of gate dielectric in the source/drain region followed by poly deposition and CMP |
| KR20030002311A (ko) * | 2001-06-28 | 2003-01-09 | 주식회사 하이닉스반도체 | 트랜지스터 및 그의 제조 방법 |
| KR20030054683A (ko) * | 2001-12-26 | 2003-07-02 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 형성 방법 |
| KR100438666B1 (ko) * | 1996-12-30 | 2004-10-08 | 주식회사 하이닉스반도체 | 전계효과트랜지스터제조방법 |
| US7687854B2 (en) * | 2003-08-19 | 2010-03-30 | Magnachip Semiconductor, Ltd. | Transistor in a semiconductor substrate having high-concentration source and drain region formed at the bottom of a trench adjacent to the gate electrode |
-
1992
- 1992-11-26 JP JP31674292A patent/JPH06163572A/ja active Pending
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| US7919380B2 (en) | 2003-08-19 | 2011-04-05 | Magnachip Semiconductor, Ltd. | Method of manufacturing a transistor in semiconductor device having a gate electrode located between the trenches formed in low-concentration regions of the source and drain regions including high-concentration regions formed at the bottom of the trenches |
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