DE10142340B4 - Feldeffekttransistor mit einem Kontakt zu einem seiner Dotiergebiete und Verfahren zu seiner Herstellung - Google Patents

Feldeffekttransistor mit einem Kontakt zu einem seiner Dotiergebiete und Verfahren zu seiner Herstellung Download PDF

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Abstract

Feldeffekttransistor (5), umfassend:
– ein Substrat (10), das eine Substratoberfläche (15) aufweist und in dem ein Source-Dotiergebiet (55), ein Drain-Dotiergebiet (60) und ein Kanal (65) des Feldeffekttransistors (5) angeordnet sind, wobei der Kanal (65) zwischen dem Source-Dotiergebiet (55) und dem Drain-Dotiergebiet (60) angeordnet ist und eine Kanallänge (70) aufweist;
– ein Gate-Oxid (20), das auf der Substratoberfläche (15) und auf dem Kanal (65) angeordnet ist;
– eine erste Gate-Elektrode (25), die auf dem Gate-Oxid (20) angeordnet ist und eine zweite Gate-Elektrode (30), die auf der ersten Gate-Elektrode (25) angeordnet ist, wobei die erste Gate-Elektrode (25) und die zweite Gate-Elektrode (30) einen Gate-Stapel (45) bilden, die erste Gate-Elektrode (20) in Richtung der Kanallänge (70) eine erste Abmessung (75) und die zweite Gate-Elektrode (30) in Richtung der Kanallänge (70) eine zweite Abmessung (80) aufweist, wobei die erste Abmessung (75) größer ist als die zweite Abmessung (80);
– eine...

Description

  • Die vorliegende Anmeldung betrifft einen Feldeffekttransistor mit einem Kontakt zu einem seiner Dotiergebiete und ein Verfahren zu seiner Herstellung.
  • Auf dem technischen Gebiet von Halbleiterbauelementen, wie beispielsweise Feldeffekttransistoren, ist es üblich und notwendig einen elektrischen Kontakt zu einem dotierten Gebiet herzustellen, das in einem Halbleitersubstrat angeordnet ist. Wenn beispielsweise zwei benachbarte Gates zweier benachbarter Feldeffekttransistoren nebeneinander auf der Oberfläche eines Halbleitersubstrats angeordnet sind und ein Dotiergebiet zwischen den beiden Gates in dem Halbleitersubstrat angeordnet ist, so ist es bekannt, die beiden Gates an ihren Oberflächen und Seitenwänden mit einem sogenannten Liner als eine Ätzmaske zu verkleiden, um einen selbstjustierten Kontakt zwischen den beiden Gates zu dem Dotiergebiet zu bilden. Beispielsweise ist aus der Druckschrift US 5,908,791 ein Device mit einer Gate-Elektrode und einer Schicht aus WSi (Wolframsilizid) bekannt.
  • Typischerweise ist die Ummantelung der beiden Gates aus Siliziumnitrid gebildet und die Gates sind typischerweise aus polykristallinem Silizium gebildet. Die Gates und das Substrat sind üblicherweise mit einem Siliziumoxid bedeckt, in dem Kontaktlöcher angeordnet werden. Zum Bilden der Kontaktlöcher wird die Ätzselektivität zwischen der Schicht aus Siliziumoxid und den Linern aus Siliziumnitrid verwendet. Beispielsweise kann die Maske, die zur Strukturierung der Kontaktlöcher zwischen den beiden Gates dient, dejustiert sein, so daß ein nachfolgend mit der strukturierten Ätzmaske geätztes Kontaktloch nicht nur zwischen, sondern auch in ein Gate hinein gebildet werden würde. Üblicherweise wird dies durch die aus Siliziumnitrid bestehenden Liner verhindert, da die Ätzung des Kontaktlochs durch die Liner, die eine wesentlich geringere Ätzrate als das Siliziumoxid aufweisen, zwischen die beiden Gates geleitet wird, wobei die beiden Gates mittels des siliziumnitridhaltigen Liners vor der Kontaktlochätzung geschützt werden.
  • Nachteilig am Stand der Technik ist allerdings, daß der um das Gate gebildete Liner bei der Ätzung der Kontaktlöcher ebenfalls abgetragen wird, so daß Löcher in dem Liner entstehen können, die zu einer Beschädigung des Gates beziehungsweise zu einem Kurzschluß zwischen dem Gate und einem in das Kontaktloch gefüllten Kontakt-Plug führen können.
  • In der US 5,751,048 A ist ein Gate-Stapel gezeigt, bei dem in der Nähe des Gate-Stapels ein Kontaktloch in eine Oxidschicht geätzt wird. Der aus Metallsilizid gebildete Teil der Gate-Elektrode ist in lateraler Richtung im Vergleich zu den darüber und darunter liegenden Schichten zurückgesetzt, so dass sich ein in lateraler Richtung eingesenkter Gate-Stapel ergibt.
  • In der US 6,259,144 B1 ist eine Leiterbahnanordnung mit einem mittleren, zurücktretenden Abschnitt gezeigt.
  • In der US 6,091,120 A ist ein Feldeffekttransistor gezeigt, dessen Gatestapel aus einer leitenden Schicht besteht, die von einer Deckschicht sowie einem Spacer aus isolierendem Material bedeckt ist.
  • In der US 5,939,761 A ist ein Gate-Stapel gezeigt, bei dem mittels einer Ätzstoppschicht eine Kontaktplug neben einem Gatestapel gebildet wird.
  • In der US 5,545,578 A ist ein Halbleitebauelement gezeigt, das einen Gate-Stapel aufweist. Der Gate-Stapel umfast mehrere Schichten, wobei ein Teil in lateraler Richtung im Vergleich zu den darüber und darunter liegenden Schichten zurückgesetzt ist. Auf den Seitenwänden des Gate-Stapels sind zwei isolierende Schichten aufgebracht.
    •
  • Es ist die Aufgabe der Erfindung, einen Feldeffekttransistor mit einem Kontakt zu seinem Dotiergebiet anzugeben, wobei ein Kurzschluß zwischen dem Dotiergebiet und dem Gate des Feldeffekttransistors vermieden wird, sowie ein entsprechendes Verfahren zu seiner Herstellung anzugeben.
  • Erfindungsgemäß wird die Aufgabe gelöst durch einen Feldeffekttransistor, umfassend:
    • – ein Substrat, das eine Substratoberfläche aufweist und in dem ein Source-Dotiergebiet, ein Drain-Dotiergebiet und ein Kanal des Feldeffekttransistors angeordnet sind, wobei der Kanal zwischen dem Source-Dotiergebiet und dem Drain-Dotiergebiet angeordnet ist und eine Kanallänge aufweist;
    • – ein Gate-Oxid, das auf der Substratoberfläche und auf dem Kanal angeordnet ist;
    • – eine erste Gate-Elektrode, die auf dem Gate-Oxid angeordnet ist und eine zweite Gate-Elektrode, die auf der ersten Gate-Elektrode angeordnet ist, wobei die erste Gate-Elektrode und die zweite Gate-Elektrode einen Gate-Stapel bilden, die erste Gate-Elektrode in Richtung der Kanallänge eine erste Abmessung und die zweite Gate-Elektrode in Richtung der Kanallänge eine zweite Abmessung aufweist, wobei die erste Abmessung größer ist als die zweite Abmessung;
    • – eine aus einer ersten isolierenden Schicht gebildete strukturierte Hartmaske, die auf der zweiten Gate-Elektrode angeordnet ist und einen Überhang über die zweite Gate-Elektrode bildet;
    • – eine dritte isolierende, konform gebildete Schicht, die als Verkapselung auf die aus der ersten isolierenden Schicht gebildete strukturierte Hartmaske aufgebracht und seitlich an dem Gate-Stapel angeordnet ist;
    • – eine zweite isolierende Schicht, die auf der dritten isolierenden Schicht und der Substratoberfläche angeordnet ist;
    • – ein Kontaktloch, das neben dem Gate-Stapel in der zweiten isolierenden Schicht angeordnet ist und mit einem Kontakt-Plug gefüllt ist, der eines der Source- und Drain-Dotiergebiete an der Substratoberfläche kontaktiert, wobei bei der Bildung des Kontaktlochs mittels Ätzen die aus der ersten isolierenden Schicht gebildete strukturierte Hartmaske und die dritte isolierende, konform gebildete Schicht eine höhere Ätzresistenz als die zweite isolierende Schicht aufweisen.
  • Der erfindungsgemäße Gate-Stapel umfaßt die erste Gate-Elektrode und die zweite Gate-Elektrode, wobei die erste Gate-Elektrode auf dem Gate-Oxid gebildet ist und beispielsweise dotiertes, polykristallines Silizium umfaßt. Die zweite Gate-Elektrode ist auf der ersten Gate-Elektrode angeordnet und ist beispielsweise aus einem gut leitfähigen Material wie Wolframsilizid oder Wolfram gebildet. Der Gate-Stapel ist nun so gebildet, daß die zweite Gate-Elektrode eine kleinere Abmessung aufweist als die erste Gate-Elektrode. Somit ist die zweite Gate-Elektrode weiter von dem Kontaktloch entfernt, wodurch Kurzschlüsse zwischen dem in das Kontaktloch eingebrachten Kontakt-Plug und der zweiten Gate-Elektrode vermieden werden. Die zweite Gate-Elektrode ist von dem Kontaktloch weiter beabstandet als die erste Gate-Elektrode, so daß die dritte isolierende Schicht, welche die erste Gate-Elektrode und die zweite Gate-Elektrode während der Kontaktlochätzung als Liner schützt, neben der zweiten Gate-Elektrode dicker ausgebildet ist, so daß ein besserer Schutz für den Gate-Stapel besteht.
  • Die Ausgestaltung der Erfindung sieht vor, daß die erste Gate-Elektrode eine erste Seitenwand aufweist, die dem Kontaktloch zugewandt ist und die zweite Gate-Elektrode eine zweite Seitenwand aufweist, die dem Kontaktloch zugewandt ist und die zweite Seitenwand einen größeren Abstand zu dem Kontaktloch aufweist als die erste Seitenwand. Hierdurch wird erreicht, daß der Abstand zwischen der zweiten Gate-Elektrode und dem Kontaktloch vergrößert ist, wodurch die zweite Gate-Elektrode und somit der Gate-Stapel bei der Ätzung des Kontaktlochs besser geschützt ist.
  • Die Ausgestaltung des Feldeffekttransistors sieht vor, daß die erste isolierende Schicht eine dritte Seitenwand aufweist, die dem Kontaktloch zugewandt ist und die zweite Seitenwand bezüglich der ersten und der dritten Seitenwand seitlich in die zweite Gate-Elektrode eingesenkt ist. Hierdurch ist klar, daß die zwischen der ersten isolierenden Schicht und der ersten Gate-Elektrode angeordnete zweite Gate-Elektrode seitlich eingesenkt ist, so daß ihr Abstand zu dem nachfolgend geätzten Kontaktloch vergrößert ist. Die auf der zweiten Gate-Elektrode angeordnete erste isolierende Schicht, wird üblicherweise als Hartmaske bei der Strukturierung des Gate-Stapels verwendet. Nachfolgend verbleibt sie als isolierende Schicht und zur Unterstützung der selbstjustierten Bildung des Kontaktlochs auf dem Gate-Stapel.
  • Die Ausgestaltung des erfindungsgemäßen Feldeffekttransistors sieht vor, daß eine dritte isolierende Schicht auf der ersten isolierenden Schicht und seitlich an dem Gate-Stapel angeordnet ist, auf der die zweite isolierende Schicht angeordnet ist. Die dritte isolierende Schicht ist folglich zwischen der ersten isolierenden Schicht und der zweiten isolierenden Schicht angeordnet und kann beispielsweise als Liner ausgestaltet sein, der konform auf dem Gate-Stapel, seitlich an dem Gate-Stapel und auf der Substratoberfläche angeordnet ist. Der Liner unterstützt nachfolgend die selbstjustierte Bildung des Kontaktlochs.
  • Eine weitere Ausgestaltung des erfindungsgemäßen Feldeffekttransistors sieht vor, daß in dem Substrat ein Grabenkondensator angeordnet ist, der mit dem Drain-Dotiergebiet des Feldeffekttransistors verbunden ist, um eine Halbleiterspeicherzelle zu bilden. Erfindungsgemäß kann somit der beanspruchte Feldeffekttransistor mit der seitlich eingesenkten zweiten Gate-Elektrode als Auswahltransistor für eine DRAM-Speicherzelle (Dynamic Random Access Memory) verwendet werden.
  • Eine weitere Ausgestaltung des erfindungsgemäßen Feldeffekttransistors sieht vor, daß in dem Substrat ein zweiter Feldeffekttransistor angeordnet ist, der ein gemeinsames Source-Dotiergebiet zusammen mit dem Feldeffekttransistor aufweist. Da nun das Kontaktloch zwischen zwei Gate-Stapeln zweier benachbarter Feldeffekttransistoren angeordnet werden kann, wird hierdurch eine platzsparende Ausnutzung der zur Verfügung stehenden Substratoberfläche erreicht.
  • Bezüglich des Verfahrens wird die Aufgabe gelöst durch ein Verfahren zur Herstellung eines Feldeffekttransistors mit den Schritten:
    • – Bereitstellen eines Substrats, das eine Substratoberfläche aufweist;
    • – Bilden eines Gate-Oxids auf der Substratoberfläche;
    • – Bilden einer ersten Gate-Elektrode auf dem Gate-Oxid;
    • – Bilden einer zweiten Gate-Elektrode auf der ersten Gate-Elektrode;
    • – Bilden einer ersten isolierenden Schicht auf der zweiten Gate-Elektrode;
    • – Strukturieren der ersten isolierenden Schicht zu einer strukturierten Hartmaske;
    • – Strukturieren der zweiten Gate-Elektrode und der ersten Gate-Elektrode unter Verwendung der Hartmaske als Ätzmaske, wobei ein Gate-Stapel gebildet wird;
    • – seitliches Einsenken der zweiten Gate-Elektrode gegenüber der ersten Gate-Elektrode und der ersten isolierenden Schicht zur Erzeugung eines Überhangs;
    • – anschließend konformes Abscheiden einer dritten isolierenden Schicht über den Gate-Stapel, so daß dieser an der Oberfläche der aus der ersten isolierenden Schicht gebildeten strukturierten Hartmaske sowie an den Seitenwänden des Gate-Stapels von der dritten isolierenden Schicht bedeckt wird;
    • – Entfernen der dritten isolierenden Schicht von der Substratoberfläche unter Belassen der konform abgeschiedenen dritten isolierenden Schicht über dem Gate-Stapel, so daß dieser an der Oberfläche der aus der ersten isolierenden Schicht gebildeten strukturierten Hartmaske sowie an den Seitenwänden des Gate-Stapels von der dritten isolierenden Schicht bedeckt bleibt;
    • – Einbringen von Dotierstoff in das Substrat zur Bildung eines Source-Dotiergebiets und eines Drain-Dotiergebiets;
    • – anschließend Abscheiden einer zweiten isolierenden Schicht auf der dritten isolierenden Schicht und der Substratoberfläche;
    • – Bilden eines Kontaktlochs neben dem Gate-Stapel in der zweiten isolierenden Schicht, wobei das Source-Dotiergebiet an der Substratoberfläche freigelegt wird, wobei bei der Bildung des Kontaktlochs mittels Ätzen die aus der ersten isolierenden Schicht gebildete strukturierte Hartmaske und die dritte isolierende, konform gebildete Schicht eine höhere Ätzresistenz als die zweite isolierende Schicht aufweisen;
    • – Füllen des Kontaktlochs mit einem Kontakt-Plug.
  • Durch die seitliche Einsenkung der zweite Gate-Elektrode erhält die zweite Gate-Elektrode einen größeren Abstand von dem nachfolgend geätzten Kontaktloch. Vor dem Ätzen des Kontaktlochs kann die zweite Gate-Elektrode folglich mit einer dickeren isolierenden Schicht als selbstjustierende Maske geschützt werden, wodurch ein Kurzschluß zwischen dem Gate und dem in das Kontaktloch eingefüllten Kontakt-Plug vermieden werden kann.
  • Ein weiterer Verfahrensschritt sieht vor, daß die zweite Gate-Elektrode mehr als 5 nm, vorzugsweise mehr als 10 nm seitlich eingesenkt wird. Eine Einsenkung um 5 nm beziehungsweise vorzugsweise um 10 nm gewährleistet einen verbesserten Si cherheitsabstand zwischen der zweiten Gate-Elektrode und dem nachfolgend in das Kontaktloch eingefüllten Kontakt-Plug.
  • Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, daß die zweite Gate-Elektrode eine Schichtdicke senkrecht zur Substratoberfläche aufweist und die zweite Gate-Elektrode mindestens um die halbe Schichtdicke seitlich eingesenkt wird. Hierdurch ist ebenfalls ein verbesserter Sicherheitsabstand zwischen dem Gate und dem Kontakt-Plug ermöglicht. In diesem Fall ist der Sicherheitsabstand über die relativen Abmessungen des Halbleiterbauelements definiert.
  • Eine weitere Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, daß die zweite Gate-Elektrode bis zu der zweifachen Schichtdicke eingesenkt wird.
    •
  • Nachfolgend wird die Erfindung an Hand von Ausführungsbeispielen und Figuren näher erläutert. In den Figuren bezeich nen gleiche Bezugszeichen gleiche beziehungsweise funktionsgleiche Elemente.
  • In den Figuren zeigen:
  • 1 ein Schnittbild durch ein Substrat, auf dem eine erste Gate-Elektrode, eine zweite Gate-Elektrode und eine erste isolierende Schicht aufgebracht ist;
  • 2 das Schnittbild aus 1, wobei die erste isolierende Schicht zu einer strukturierten Hartmaske gebildet wurde;
  • 3 das Schnittbild aus 2, wobei mittels der Hartmaske ein Gate-Stapel geätzt und Dotierstoff in das Substrat eingebracht wurde;
  • 4 das Schnittbild aus 3, wobei die zweite Gate-Elektrode seitlich eingesenkt wurde;
  • 5 das Schnittbild aus 4 mit zusätzlichen isolierenden Schichten;
  • 6 das Schnittbild aus 5, wobei ein Kontaktloch geätzt wurde;
  • 7 das Schnittbild aus 6 in Zusammenhang mit einer Speicherzelle eines Halbleiterspeichers;
  • 8 eine REM-Aufnahme (Raster-Elektronen-Mikroskop) eines Schnittes durch ein Substrat gemäß dem Stand der Technik, wobei ein Kurzschluß zwischen dem in dem Kontaktloch angeordneten Kontakt-Plug und dem Gate des Transistors auftritt;
  • 9 eine REM-Aufnahme eines Schnittes durch ein Substrat, wobei die zweite Gate-Elektrode erfindungsgemäß seitlich eingesenkt ist.
  • In 1 ist ein Substrat 10 dargestellt, daß eine Substratoberfläche 15 aufweist. Beispielsweise ist das Substrat 10 aus p- oder n-dotiertem Silizium gebildet. Auf der Substratoberfläche 15 ist ein Gate-Oxid 20 angeordnet. Auf dem Gate-Oxid 20 ist eine erste Gate-Elektrode 25 angeordnet. Das Gate-Oxid 20 enthält beispielsweise Siliziumoxid oder Siliziumnitrid und die erste Gate-Elektrode 25 ist typischerweise aus dotiertem, polykristallinem Silizium gebildet. Auf der ersten Gate-Elektrode 25 ist eine zweite Gate-Elektrode 30 angeordnet. Die zweite Gate-Elektrode 30 umfaßt typischerweise gut leitfähige Materialien oder Metalle wie beispielsweise Titansilizid, Wolframsilizid, Molybdänsilizid, Tantalsilizid, Cobaltsilizid oder Nickelsilizid. Als Metalle sind für die zweite Gate-Elektrode 30 typischerweise Titan, Wolfram, Aluminium oder Tantal geeignet. Ebenso ist es möglich, daß die zweite Gate-Elektrode 30 ein leitfähiges Nitrid wie beispielsweise Titannitrid, Wolframnitrid oder Tantalnitrid umfaßt. Auf der zweiten Gate-Elektrode 30 ist eine erste isolierende Schicht 35 angeordnet. Beispielsweise umfaßt die erste isolierende Schicht 35 Siliziumnitrid.
  • Ein Verfahren zur Herstellung der in 1 dargestellten Anordnung oxidiert zunächst das Substrat 10 bei einer erhöhten Temperatur in sauerstoff- und/oder stickstoffhaltiger Atmosphäre, um das Gate-Oxid 20 zu bilden. Nachfolgend wird die erste Gate-Elektrode 25 auf das Gate-Oxid 20 abgeschieden. Die zweite Gate-Elektrode 30 wird nachfolgend auf die erste Gate-Elektrode 25 abgeschieden. Die zweite Gate-Elektrode 30 kann als Silizid oder als Metall abgeschieden werden und in einem nachfolgenden Temperaturschritt mit der darunter befindlichen ersten Gate-Elektrode 20 mittels eines Temperaturschrittes zu einem Silizid verreagiert werden.
  • Mit Bezug auf 2 wird die erste isolierende Schicht 35 mittels eines geeigneten Lithographie- und Strukturierungs prozesses strukturiert, wobei eine strukturierte Hartmaske 40 aus der ersten isolierenden Schicht 35 gebildet wird.
  • Mit Bezug auf 3 wird mittels eines Ätzprozesses unter Verwendung der Hartmaske 40 ein Gate-Stapel 45 aus der ersten Gate-Elektrode 25 und der zweiten Gate-Elektrode 30 strukturiert. Nachfolgend wird Dotierstoff 50 in das Substrat 10 eingebracht, wodurch ein Source-Dotiergebiet 55 und ein Drain-Dotiergebiet 60 in dem Substrat 10, jeweils seitlich neben dem Gate-Stapel 45 gebildet werden. Somit sind die wesentlichen Merkmale eines Feldeffekttransistors 5 gebildet, dessen Kanal 65 an der Substratoberfläche 15 unter dem Gate-Oxid 20, zwischen dem Source-Dotiergebiet 55 und dem Drain-Dotiergebiet 60 angeordnet ist. Der Kanal 65 weist eine Kanallänge 70 auf. Durch die Strukturierung des Gate-Stapels 45 ist die erste Gate-Elektrode 25 mit einer ersten Abmessung 75 gebildet, die in Richtung der Kanallänge 70 verläuft. Entsprechend ist die zweite Gate-Elektrode 30 mit einer zweiten Abmessung 80 ausgebildet, die ebenfalls in Richtung der Kanallänge 70 verläuft.
  • Mit Bezug auf 4 wird die zweite Gate-Elektrode 30 seitlich eingesenkt, wodurch ihre zweite Abmessung 80 kleiner ausgebildet wird als die erste Abmessung 75 der ersten Gate-Elektrode 25. Besteht die zweite Gate-Elektrode beispielsweise aus Wolframsilizid, so kann die seitliche Einsenkung mit Ammoniumperoxid durchgeführt werden. Dazu wird Ammoniumperoxid in flüssiger Form eingeleitet. Generell sind trocken- und naßchemische Ätzverfahren möglich. Als Ätzsubstanzen sind HCl, HBr, NF3, SF6 oder CL2 und im wesentlichen Fluor- oder Chlorverbindungen geeignet. Auch eine Plasmaunterstützte Ätzung ist geeignet. Eine isotrope, plasmaunterstützte Ätzung wie RIE (Reactive Ion Etch) oder Downstream-Plasma ist bei Raumtemperatur in einigen Sekunden durchführbar.
  • Die erste Gate-Elektrode 25 weist eine erste Seitenwand 85 auf, die zweite Gate-Elektrode 30 weist eine zweite Seiten wand 90 auf und die strukturierte Hartmaske 40 weist eine dritte Seitenwand 95 auf. Durch die Einsenkung werden die vormals planar aneinander anschließende erste, zweite und dritte Seitenwand 85, 90, 95 mit einem stufenförmigen Verlauf versehen, da die zweite Seitenwand 90 nun seitlich in die zweite Gate-Elektrode 30 eingesenkt wird, wobei ein Überhang 135 unter der strukturierten Hartmaske 40 gebildet wird.
  • Mit Bezug auf 5 wird nachfolgend die dritte isolierende Schicht 105 als Verkapselung auf die strukturierte Hartmaske 40 und seitlich an den Gate-Stapel 45 abgeschieden. Die dritte isolierende Schicht 105 ist beispielsweise aus Siliziumnitrid gebildet. Dazu kann die dritte isolierende Schicht 105 konform abgeschieden werden und mittels einer gerichteten Ätzung von der Substratoberfläche 15 des Source-Dotiergebiets 55 entfernt werden. Nachfolgend wird die zweite isolierende Schicht 100 auf die dritte isolierende Schicht 105 und auf die freigelegte Substratoberfläche 15 des Source-Dotiergebiets 55 abgeschieden. Die zweite isolierende Schicht 100 ist beispielsweise aus einem dotierten Silikatglas gebildet. Nachfolgend wird auf der zweiten isolierenden Schicht 100 eine strukturierte Ätzmaske 185 gebildet, die zur Ätzung eines Kontaktlochs 110 geeignet ist. Die zweite Gate-Elektrode 30 ist mit einer Schichtdicke 140 senkrecht zur Substratoberfläche 15 gebildet. Die zweite Gate-Elektrode 30 wird dabei um einen Wert zwischen der Hälfte der Schichtdicke 140 und dem zweifachen der Schichtdicke 140 eingesenkt.
  • Mit Bezug auf 6 wird nachfolgend ein Kontaktloch 110 in die zweite isolierende Schicht 100 unter Verwendung der Ätzmaske 185 geätzt. Auf Grund von Dejustierungen kann bei der Ätzung des Kontaktlochs 110 ebenfalls die dritte isolierende Schicht 105 angeätzt werden.
  • Hierbei ist vorgesehen, daß die dritte isolierende Schicht 105 und die erste isolierende Schicht 35 als strukturierte Hartmaske 40 wesentlich langsamer geätzt werden als die zwei te isolierende Schicht 100. Durch die wesentlich höhere Ätzresistenz der dritten isolierenden Schicht 105 und der ersten isolierenden Schicht 35 wird die Kontaktlochätzung selbstjustiert zu dem Source-Dotiergebiet 55 geleitet. Die zweite Gate-Elektrode 30 weist einen vergrößerten Abstand zu dem Kontaktloch 110 und einem nachfolgend in das Kontaktloch 110 gefüllten Kontakt-Plug 115 auf, da sie seitlich eingesenkt ist. Dadurch wird ein Kurzschluß zwischen dem Kontakt-Plug 115 und der zweiten Gate-Elektrode 30 vermieden.
  • Mit Bezug auf 7 ist der in 6 dargestellte Ausschnitt in dem Zusammenhang einer Speicherzelle eines Halbleiterspeichers eingebettet. Neben dem Drain-Dotiergebiet 60 ist ein Graben 150 angeordnet, in dem ein Grabenkondensator 120 gebildet ist. Der Grabenkondensator 120 bildet zusammen mit dem Feldeffekttransistor 5 eine Halbleiterspeicherzelle 125. Benachbart zu dem Feldeffekttransistor 5 ist ein zweiter Feldeffekttransistor 130 dargestellt, der zusammen mit dem Feldeffekttransistor 5 ein gemeinsames Source-Dotiergebiet 55 aufweist.
  • Die erfindungsgemäße Ausgestaltung der zweiten Gate-Elektrode 30 des Feldeffekttransistors 5 ist nicht auf die Anwendung als Auswahltransistor einer Halbleiterspeicherzelle beschränkt, sondern kann ebenso für Transistoren in Logikschaltungen wie Prozessoren und Mikrokontrollern verwendet werden.
  • Um den Graben 150 ist eine äußere Kondensatorelektrode 155 mittels Dotierstoff in dem Substrat 10 gebildet. An der Seitenwand des Grabens 150 ist ein Kondensatordielektrikum 160 und im Inneren des Grabens 150 ist eine innere Kondensatorelektrode 165 angeordnet. In dem oberen Bereich des Grabens 150 ist auf der Seitenwand des Grabens 150 ein Isolationskragen 170 angeordnet. Auf der dem zweiten Feldeffekttransistor 130 abgewandten Seite des Feldeffekttransistors 5 ist eine passierende Wortleitung 180 auf einer Grabenisolation (STI: Shallow Trench Isolation) angeordnet.
  • Mit Bezug auf 8 ist eine REM-Aufnahme (Raster-Elektronen-Mikroskop) dargestellt. Gezeigt ist ein Schnittbild durch Speicherzellen eines Halbleiterspeichers gemäß dem Stand der Technik. Gut zu erkennen ist das Substrat 10, auf dem der Feldeffekttransistor 5 angeordnet ist. Der Feldeffekttransistor 5 weist eine erste Gate-Elektrode 25 und eine darauf angeordnete zweite Gate-Elektrode 30 auf. Auf der zweiten Gate-Elektrode 30 ist die strukturierte Hartmaske 40 angeordnet. Neben dem Gate-Stapel ist der Kontakt-Plug 115 gebildet, neben dem der zweite Feldeffekttransistor 130 angeordnet ist. Deutlich ist zu erkennen, daß der Kontakt-Plug 115 einen sehr geringen Abstand zu der zweiten Gate-Elektrode 30 aufweist, der zu Kurzschlüssen zwischen der zweiten Gate-Elektrode 30 und dem Kontakt-Plug 115 führen kann.
  • Mit Bezug auf 9 ist eine REM-Aufnahme eines Schnittes durch ein Substrat dargestellt. Auf dem Substrat 10 ist der erfindungsgemäße Feldeffekttransistor 5 gebildet, der eine erste Gate-Elektrode 25 und eine zweite Gate-Elektrode 30 aufweist. Auf der zweiten Gate-Elektrode 30 ist die strukturierte Hartmaske 40 angeordnet. Neben dem Feldeffekttransistor 5 ist der Kontakt-Plug 115 angeordnet. Die zweite Gate-Elektrode 30 ist erfindungsgemäß seitlich eingesenkt, wodurch ihr Abstand zu dem Kontakt-Plug 115 vergrößert ist. Hierdurch können in vorteilhafter Weise Kurzschlüsse zwischen der zweiten Gate-Elektrode 30 und dem Kontakt-Plug 115 vermieden werden.

Claims (9)

  1. Feldeffekttransistor (5), umfassend: – ein Substrat (10), das eine Substratoberfläche (15) aufweist und in dem ein Source-Dotiergebiet (55), ein Drain-Dotiergebiet (60) und ein Kanal (65) des Feldeffekttransistors (5) angeordnet sind, wobei der Kanal (65) zwischen dem Source-Dotiergebiet (55) und dem Drain-Dotiergebiet (60) angeordnet ist und eine Kanallänge (70) aufweist; – ein Gate-Oxid (20), das auf der Substratoberfläche (15) und auf dem Kanal (65) angeordnet ist; – eine erste Gate-Elektrode (25), die auf dem Gate-Oxid (20) angeordnet ist und eine zweite Gate-Elektrode (30), die auf der ersten Gate-Elektrode (25) angeordnet ist, wobei die erste Gate-Elektrode (25) und die zweite Gate-Elektrode (30) einen Gate-Stapel (45) bilden, die erste Gate-Elektrode (20) in Richtung der Kanallänge (70) eine erste Abmessung (75) und die zweite Gate-Elektrode (30) in Richtung der Kanallänge (70) eine zweite Abmessung (80) aufweist, wobei die erste Abmessung (75) größer ist als die zweite Abmessung (80); – eine aus einer ersten isolierenden Schicht (35) gebildete strukturierte Hartmaske (40), die auf der zweiten Gate-Elektrode (30) angeordnet ist und einen Überhang über die zweite Gate-Elektrode (30) bildet; – eine dritte isolierende, konform gebildete Schicht (105), die als Verkapselung auf die aus der ersten isolierenden Schicht (35) gebildete strukturierte Hartmaske (40) aufgebracht und seitlich an dem Gate-Stapel (45) angeordnet ist; – eine zweite isolierende Schicht (100), die auf der dritten isolierenden Schicht (105) und der Substratoberfläche (15) angeordnet ist; – ein Kontaktloch (110), das neben dem Gate-Stapel (45) in der zweiten isolierenden Schicht (100) angeordnet ist und mit einem Kontakt-Plug (115) gefüllt ist, der eines der Source- und Drain-Dotiergebiete (55) an der Substratoberfläche (15) kontaktiert, wobei bei der Bildung des Kontaktlochs (110) mittels Ätzen die aus der ersten isolierenden Schicht (35) gebildete strukturierte Hartmaske (40) und die dritte isolierende, konform gebildete Schicht (105) eine höhere Ätzresistenz als die zweite isolierende Schicht (100) aufweisen.
  2. Feldeffekttransistor (5) nach Anspruch 1, dadurch gekennzeichnet, daß die erste Gate-Elektrode (25) eine erste Seitenwand (85) aufweist und die zweite Gate-Elektrode (30) eine zweite Seitenwand (90) aufweist, die beide dem Kontaktloch (110) zugewandt sind und die zweite Seitenwand (90) einen größeren Abstand zu dem Kontaktloch (110) aufweist als die erste Seitenwand (85).
  3. Feldeffekttransistor (5) nach Anspruch 2, dadurch gekennzeichnet, daß die erste isolierende Schicht (35) eine dritte Seitenwand (95) aufweist, die dem Kontaktloch (110) zugewandt ist und die zweite Seitenwand (90) bezüglich der ersten Seitenwand (85) und der dritten Seitenwand (95) seitlich in die zweite Gate-Elektrode (30) eingesenkt ist.
  4. Feldeffekttransistor (5) nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß in dem Substrat (90) ein Grabenkondensator (120) angeordnet ist, der mit dem Drain-Dotiergebiet (60) des Feldeffekttransistors (5) verbunden ist, um eine Halbleiterspeicherzelle (125) zu bilden.
  5. Feldeffekttransistor (5) nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß in dem Substrat (10) ein zweiter Feldeffekttransistor (130) angeordnet ist, der ein gemeinsames Source-Dotiergebiet (55) zusammen mit dem Feldeffekttransistor (5) aufweist.
  6. Verfahren zur Herstellung eines Feldeffekttransistors (5) mit den Schritten: – Bereitstellen eines Substrats (10), das eine Substratoberfläche (15) aufweist; – Bilden eines Gate-Oxids (20) auf der Substratoberfläche (15); – Bilden einer ersten Gate-Elektrode (25) auf dem Gate-Oxid (20); – Bilden einer zweiten Gate-Elektrode (30) auf der ersten Gate-Elektrode (25); – Bilden einer ersten isolierenden Schicht (35) auf der zweiten Gate-Elektrode (30); – Strukturieren der ersten isolierenden Schicht (35) zu einer strukturierten Hartmaske (40); – Strukturieren der zweiten Gate-Elektrode (30) und der ersten Gate-Elektrode (25) unter Verwendung der Hartmaske (40) als Ätzmaske, wobei ein Gate-Stapel (45) gebildet wird; – seitliches Einsenken der zweiten Gate-Elektrode (30) gegenüber der ersten Gate-Elektrode (25) und der ersten isolierenden Schicht (35) zur Erzeugung eines Überhangs (135); – anschließend konformes Abscheiden einer dritten isolierenden Schicht (105) über den Gate-Stapel (45), so daß dieser an der Oberfläche der aus der ersten isolierenden Schicht (35) gebildeten strukturierten Hartmaske (40) sowie an den Seitenwänden des Gate-Stapels (45) von der dritten isolierenden Schicht (105) bedeckt wird; – Entfernen der dritten isolierenden Schicht (105) von der Substratoberfläche (15) unter Belassen der konform abgeschiedenen dritten isolierenden Schicht (105) über dem Gate-Stapel (45), so daß dieser an der Oberfläche der aus der ersten isolierenden Schicht (35) gebildeten strukturierten Hartmaske (40) sowie an den Seitenwänden des Gate-Stapels (45) von der dritten isolierenden Schicht (105) bedeckt bleibt; – Einbringen von Dotierstoff (50) in das Substrat (10) zur Bildung eines Source-Dotiergebiets (55) und eines Drain-Dotiergebiets (60); – anschließend Abscheiden einer zweiten isolierenden Schicht (100) auf der dritten isolierenden Schicht (105) und der Substratoberfläche (15); – Bilden eines Kontaktlochs (110) neben dem Gate-Stapel (45) in der zweiten isolierenden Schicht (100), wobei das Source-Dotiergebiet (55) an der Substratoberfläche (15) freigelegt wird, wobei bei der Bildung des Kontaktlochs (110) mittels Ätzen die aus der ersten isolierenden Schicht (35) gebildete strukturierte Hartmaske (40) und die dritte isolierende, konform gebildete Schicht (105) eine höhere Ätzresistenz als die zweite isolierende Schicht (100) aufweisen; – Füllen des Kontaktlochs (110) mit einem Kontakt-Plug (115).
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die zweite Gate-Elektrode (30) mehr als 5 nm, vorzugsweise mehr als 10 nm seitlich eingesenkt wird.
  8. Verfahren nach einem der Ansprüche 6 oder 7, dadurch gekennzeichnet, daß die zweite Gate-Elektrode (30) eine Schichtdicke (140) senkrecht zur Substratoberfläche (15) aufweist und die zweite Gate-Elektrode (30) mindestens um die halbe Schichtdicke (140) seitlich eingesenkt wird.
  9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die zweite Gate-Elektrode (30) bis zur zweifachen Schichtdicke (140) seitlich eingesenkt wird.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100383325B1 (ko) * 2001-01-19 2003-05-12 삼성전자주식회사 셀프-얼라인 콘택을 형성하기 위한 반도체 장치의 배선 및그 형성방법
US7005744B2 (en) * 2003-09-22 2006-02-28 International Business Machines Corporation Conductor line stack having a top portion of a second layer that is smaller than the bottom portion
US20060091478A1 (en) * 2004-11-04 2006-05-04 Promos Technologies Inc. Semiconductor gate structure and method for preparing the same
KR100954107B1 (ko) * 2006-12-27 2010-04-23 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7700473B2 (en) * 2007-04-09 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Gated semiconductor device and method of fabricating same
US8445953B2 (en) * 2009-07-08 2013-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for flash memory cells
DE102010042229B4 (de) * 2010-10-08 2012-10-25 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zum Steigern der Integrität eines Gatestapels mit großem ε durch Erzeugen einer gesteuerten Unterhöhlung auf der Grundlage einer Nasschemie und mit den Verfahren hergestellter Transistor
US9685532B2 (en) * 2015-03-24 2017-06-20 International Business Machines Corporation Replacement metal gate structures

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5545578A (en) * 1994-06-08 1996-08-13 Samsung Electronics Co., Ltd. Method of maufacturing a semiconductor device having a low resistance gate electrode
US5751048A (en) * 1992-11-23 1998-05-12 Samsung Electronics Co., Ltd. Semiconductor device having a contact window structure
US5908791A (en) * 1995-10-11 1999-06-01 Samsung Electronics Co., Ltd. Method of forming a polycide gate of a semiconductor device
US5939761A (en) * 1996-01-05 1999-08-17 Micron Technology, Inc. Method of forming a field effect transistor
US6091120A (en) * 1996-06-07 2000-07-18 Samsung Electronics Co., Ltd. Integrated circuit field effect transisters including multilayer gate electrodes having narrow and wide conductive layers
US6259144B1 (en) * 1996-10-17 2001-07-10 Micron Technology, Inc. Electronic memory structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04275434A (ja) * 1991-03-04 1992-10-01 Kawasaki Steel Corp 半導体装置の製造方法
KR940001402B1 (ko) * 1991-04-10 1994-02-21 삼성전자 주식회사 골드구조를 가지는 반도체소자의 제조방법
EP0575280A3 (en) * 1992-06-18 1995-10-04 Ibm Cmos transistor with two-layer inverse-t tungsten gate structure
KR100190105B1 (ko) * 1996-10-24 1999-07-01 윤종용 게이트전극의 제조방법 및 그에 따라 제조된 게이트구조
US6040241A (en) * 1998-02-11 2000-03-21 United Microelectronics Corp. Method of avoiding sidewall residue in forming connections
US5994192A (en) * 1998-05-29 1999-11-30 Vanguard International Semiconductor Corporation Compensation of the channel region critical dimension, after polycide gate, lightly doped source and drain oxidation procedure

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5751048A (en) * 1992-11-23 1998-05-12 Samsung Electronics Co., Ltd. Semiconductor device having a contact window structure
US5545578A (en) * 1994-06-08 1996-08-13 Samsung Electronics Co., Ltd. Method of maufacturing a semiconductor device having a low resistance gate electrode
US5908791A (en) * 1995-10-11 1999-06-01 Samsung Electronics Co., Ltd. Method of forming a polycide gate of a semiconductor device
US5939761A (en) * 1996-01-05 1999-08-17 Micron Technology, Inc. Method of forming a field effect transistor
US6091120A (en) * 1996-06-07 2000-07-18 Samsung Electronics Co., Ltd. Integrated circuit field effect transisters including multilayer gate electrodes having narrow and wide conductive layers
US6259144B1 (en) * 1996-10-17 2001-07-10 Micron Technology, Inc. Electronic memory structure

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