JP2003031659A - ボーダレスコンタクト構造を有する半導体装置およびその製造方法 - Google Patents
ボーダレスコンタクト構造を有する半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ボーダレスコンタクト構造を有する半導体装
置およびその製造方法を提供する。 【解決手段】 ゲート電極１０９および半導体基板１０
０上にエッチング保護層１１６を形成する。各ゲート電
極１０９の両側面上のエッチング保護層１１６上にスペ
ーサー１１８を形成する。スペーサー１１８を含むゲー
ト電極１０９をマスクに利用してソース／ドレーンイオ
ン注入を実施した後、スペーサー１１８を除去する。結
果物の全面にエッチング阻止層１２４および層間絶縁膜
１２６を順次に形成した後、これをエッチングして第１
コンタクトホール１２８ａおよびボーダレスコンタクト
用第２コンタクトホール１２８ｂを形成する。
置およびその製造方法を提供する。 【解決手段】 ゲート電極１０９および半導体基板１０
０上にエッチング保護層１１６を形成する。各ゲート電
極１０９の両側面上のエッチング保護層１１６上にスペ
ーサー１１８を形成する。スペーサー１１８を含むゲー
ト電極１０９をマスクに利用してソース／ドレーンイオ
ン注入を実施した後、スペーサー１１８を除去する。結
果物の全面にエッチング阻止層１２４および層間絶縁膜
１２６を順次に形成した後、これをエッチングして第１
コンタクトホール１２８ａおよびボーダレスコンタクト
用第２コンタクトホール１２８ｂを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関するものであり、より詳細には、ボー
ダレスコンタクト（ｂｏｒｄｅｒｌｅｓｓ ｃｏｎｔａ
ｃｔ）構造を有する半導体装置およびその製造方法に関
するものである。
その製造方法に関するものであり、より詳細には、ボー
ダレスコンタクト（ｂｏｒｄｅｒｌｅｓｓ ｃｏｎｔａ
ｃｔ）構造を有する半導体装置およびその製造方法に関
するものである。
【０００２】
【従来の技術】半導体基板内に形成されている孤立され
た素子領域を高導電性薄膜を使用して連結させるコンタ
クト形成はアラインマージン、素子分離マージンなどを
確保することからなるので、素子の構成において相当な
面積を占める。したがって、コンタクトはメモリセルの
サイズを決定する主要因として作用する。
た素子領域を高導電性薄膜を使用して連結させるコンタ
クト形成はアラインマージン、素子分離マージンなどを
確保することからなるので、素子の構成において相当な
面積を占める。したがって、コンタクトはメモリセルの
サイズを決定する主要因として作用する。
【０００３】最近、開発されている０．１２μｍ以下の
デザインルールを有する半導体装置では、デザインルー
ルの微細化によりトランジスターのショート−チャンネ
ル効果（ｓｈｏｒｔ−ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）
を防止するために、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅ
ｄ ｄｒａｉｎ）構造を使用している。ＬＤＤ構造を具
現するためには、高濃度のソース／ドレーン領域をゲー
ト電極から所定距離だけ離隔させる役割を有するスペー
サーがゲート電極の側壁に形成されなければならない。
デザインルールを有する半導体装置では、デザインルー
ルの微細化によりトランジスターのショート−チャンネ
ル効果（ｓｈｏｒｔ−ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）
を防止するために、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅ
ｄ ｄｒａｉｎ）構造を使用している。ＬＤＤ構造を具
現するためには、高濃度のソース／ドレーン領域をゲー
ト電極から所定距離だけ離隔させる役割を有するスペー
サーがゲート電極の側壁に形成されなければならない。
【０００４】また、トランジスターの動作領域である活
性領域上にコンタクトホールを形成するためのマージン
（ｍａｒｇｉｎ）を減少することにより、活性領域とフ
ィールド領域にわたってコンタクトホールを形成するボ
ーダレスコンタクト工程を導入している。ボーダレスコ
ンタクト工程は、トランジスターのゲート電極とコンタ
クト間の距離は維持しながら、コンタクトの大きさが減
少しないように、活性領域とフィールド領域にわたって
コンタクトホールを形成する工程である。
性領域上にコンタクトホールを形成するためのマージン
（ｍａｒｇｉｎ）を減少することにより、活性領域とフ
ィールド領域にわたってコンタクトホールを形成するボ
ーダレスコンタクト工程を導入している。ボーダレスコ
ンタクト工程は、トランジスターのゲート電極とコンタ
クト間の距離は維持しながら、コンタクトの大きさが減
少しないように、活性領域とフィールド領域にわたって
コンタクトホールを形成する工程である。
【０００５】初期のボーダレスコンタクト工程はシリコ
ン基板上に形成された層間絶縁膜をエッチングしてフィ
ールド酸化膜の一部およびこれと隣接するシリコン基板
の表面を露出させ形成したが、この場合露出するフィー
ルド酸化膜に凹所（ｒｅｃｅｓｓ）が発生する問題点が
発生した。この時、凹所の深さが活性領域のソース／ド
レーンジャンクション（ｊｕｎｃｔｉｏｎ）よりさらに
深くなり、ジャンクション境界に近くなることにより、
コンタクトとシリコン基板が直接接触する経路が発生し
て漏洩電流を誘発することになる。
ン基板上に形成された層間絶縁膜をエッチングしてフィ
ールド酸化膜の一部およびこれと隣接するシリコン基板
の表面を露出させ形成したが、この場合露出するフィー
ルド酸化膜に凹所（ｒｅｃｅｓｓ）が発生する問題点が
発生した。この時、凹所の深さが活性領域のソース／ド
レーンジャンクション（ｊｕｎｃｔｉｏｎ）よりさらに
深くなり、ジャンクション境界に近くなることにより、
コンタクトとシリコン基板が直接接触する経路が発生し
て漏洩電流を誘発することになる。
【０００６】また、活性領域のソース／ドレーンジャン
クションより薄くコンタクトホールが形成されても、ジ
ャンクションと隣接する部分までコンタクトホールが形
成されると、後続のコンタクト形成時、使用される障壁
層とシリコン間の反応により漏洩電流が発生する。即
ち、Ｔｉ／ＴｉＮからなる障壁層を熱処理するとき、ソ
ース／ドレーン領域のシリコンとＴｉ／ＴｉＮが反応し
て導電体に作用するシリサイド膜が形成されることによ
り、漏洩電流が発生する。
クションより薄くコンタクトホールが形成されても、ジ
ャンクションと隣接する部分までコンタクトホールが形
成されると、後続のコンタクト形成時、使用される障壁
層とシリコン間の反応により漏洩電流が発生する。即
ち、Ｔｉ／ＴｉＮからなる障壁層を熱処理するとき、ソ
ース／ドレーン領域のシリコンとＴｉ／ＴｉＮが反応し
て導電体に作用するシリサイド膜が形成されることによ
り、漏洩電流が発生する。
【０００７】したがって、ボーダレスコンタクト工程時
にフィールド酸化膜の表面に凹所が発生することを防止
するために、コンタクトエッチング時にフィールド酸化
膜を保護することができるエッチング阻止層（ｅｔｃｈ
ｓｔｏｐｐｉｎｇ ｌａｙｅｒ）を形成する方法が開
発された。
にフィールド酸化膜の表面に凹所が発生することを防止
するために、コンタクトエッチング時にフィールド酸化
膜を保護することができるエッチング阻止層（ｅｔｃｈ
ｓｔｏｐｐｉｎｇ ｌａｙｅｒ）を形成する方法が開
発された。
【０００８】図１乃至図４は、従来方法によるボーダレ
スコンタクト工程を利用した半導体装置のコンタクトホ
ール形成方法を説明するための断面図である。
スコンタクト工程を利用した半導体装置のコンタクトホ
ール形成方法を説明するための断面図である。
【０００９】図１に示すように、半導体基板１０上にマ
スクパターン（図示せず）を形成した後、これをエッチ
ングマスクに利用して半導体基板１０をエッチングして
トレンチ（ｔｒｅｎｃｈ）を形成する。続いて、トレン
チが形成された半導体基板１０の全面にトレンチが埋め
られるように、酸化物を化学気相成長（ｃｈｅｍｉｃａ
ｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）方法
によって蒸着する。続けて、マスクパターンの表面が露
出するまでエッチバック（ｅｔｃｈ−ｂａｃｋ）又は化
学機械的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃｌ
ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）方法を実施し、トレン
チの内部のみフィールド酸化膜１２を形成する。そうす
ると、半導体基板１０はフィールド酸化膜１２により活
性領域とフィールド領域に分離される。続いて、マスク
パターンを除去する。
スクパターン（図示せず）を形成した後、これをエッチ
ングマスクに利用して半導体基板１０をエッチングして
トレンチ（ｔｒｅｎｃｈ）を形成する。続いて、トレン
チが形成された半導体基板１０の全面にトレンチが埋め
られるように、酸化物を化学気相成長（ｃｈｅｍｉｃａ
ｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）方法
によって蒸着する。続けて、マスクパターンの表面が露
出するまでエッチバック（ｅｔｃｈ−ｂａｃｋ）又は化
学機械的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃｌ
ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）方法を実施し、トレン
チの内部のみフィールド酸化膜１２を形成する。そうす
ると、半導体基板１０はフィールド酸化膜１２により活
性領域とフィールド領域に分離される。続いて、マスク
パターンを除去する。
【００１０】その後、半導体基板１０の活性領域上にゲ
ート酸化膜１４を形成し、その上にトランジスターのゲ
ート電極１５を形成する。ゲート電極１５は不純物がド
ーピングされたポリシリコン層１６と金属シリサイド層
１８が積層されたポリサイド構造で形成する。続いて、
ゲート電極１５をマスクに利用して第１不純物２０をイ
オン注入することにより、ゲート電極１５両側の半導体
基板表面に低濃度のソース／ドレーン領域２２、即ちＬ
ＤＤ領域を形成する。
ート酸化膜１４を形成し、その上にトランジスターのゲ
ート電極１５を形成する。ゲート電極１５は不純物がド
ーピングされたポリシリコン層１６と金属シリサイド層
１８が積層されたポリサイド構造で形成する。続いて、
ゲート電極１５をマスクに利用して第１不純物２０をイ
オン注入することにより、ゲート電極１５両側の半導体
基板表面に低濃度のソース／ドレーン領域２２、即ちＬ
ＤＤ領域を形成する。
【００１１】図２に示すように、ゲート電極１５および
半導体基板１０の全面に窒化膜、たとえば、シリコンナ
イトライド（ＳｉＮ）膜を蒸着した後、これをエッチバ
ックして、ゲート電極１５両側壁にスペーサー２４を形
成する。続いて、ゲート電極１５およびスペーサー２４
をマスクに利用して第２不純物２６をイオン注入するこ
とにより、スペーサー２４両側の半導体基板１０の表面
（即ち、活性領域）に高濃度のソース／ドレーン領域２
８を形成する。
半導体基板１０の全面に窒化膜、たとえば、シリコンナ
イトライド（ＳｉＮ）膜を蒸着した後、これをエッチバ
ックして、ゲート電極１５両側壁にスペーサー２４を形
成する。続いて、ゲート電極１５およびスペーサー２４
をマスクに利用して第２不純物２６をイオン注入するこ
とにより、スペーサー２４両側の半導体基板１０の表面
（即ち、活性領域）に高濃度のソース／ドレーン領域２
８を形成する。
【００１２】図３に示すように、スペーサー２４、ゲー
ト電極１５および半導体基板１０の全面に窒化膜、例え
ば、シリコンナイトライド（ＳｉＮ）を約３００〜５０
０Å程度の厚さに蒸着しエッチング阻止層３０を形成す
る。エッチング阻止層３０は後続するボーダレスコンタ
クト工程のときに、フィールド酸化膜１２を保護する役
割を有する。
ト電極１５および半導体基板１０の全面に窒化膜、例え
ば、シリコンナイトライド（ＳｉＮ）を約３００〜５０
０Å程度の厚さに蒸着しエッチング阻止層３０を形成す
る。エッチング阻止層３０は後続するボーダレスコンタ
クト工程のときに、フィールド酸化膜１２を保護する役
割を有する。
【００１３】図４に示すように、エッチング阻止層３０
上に酸化物、例えばＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈ
ｏＳｉｌｉｃａｔｅ ｇｌａｓｓ）またはＰＳＧ（Ｐｈ
ｏｓｐｈｏＳｉｌｉｃａｔｅ ｇｌａｓｓ）を蒸着して
層間絶縁膜３２を形成する。フォトリソグラフィ工程に
より層間絶縁膜３２上にフォトレジストパターン（図示
せず）を形成した後、フォトレジストパターンをエッチ
ングマスクに利用して層間絶縁膜３２およびエッチング
阻止層３０を順次にドライエッチングし、ゲート電極１
５間の半導体基板１０の表面を露出させる第１コンタク
トホール３４ａおよびフィールド酸化膜１２に隣接した
半導体基板１０の表面とフィールド酸化膜１２の一部表
面を露出させるボーダレスコンタクト用第２コンタクト
ホール３４ｂを形成する。
上に酸化物、例えばＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈ
ｏＳｉｌｉｃａｔｅ ｇｌａｓｓ）またはＰＳＧ（Ｐｈ
ｏｓｐｈｏＳｉｌｉｃａｔｅ ｇｌａｓｓ）を蒸着して
層間絶縁膜３２を形成する。フォトリソグラフィ工程に
より層間絶縁膜３２上にフォトレジストパターン（図示
せず）を形成した後、フォトレジストパターンをエッチ
ングマスクに利用して層間絶縁膜３２およびエッチング
阻止層３０を順次にドライエッチングし、ゲート電極１
５間の半導体基板１０の表面を露出させる第１コンタク
トホール３４ａおよびフィールド酸化膜１２に隣接した
半導体基板１０の表面とフィールド酸化膜１２の一部表
面を露出させるボーダレスコンタクト用第２コンタクト
ホール３４ｂを形成する。
【００１４】半導体装置の集積度が増加するにより、
０．１２μｍ以下のデザインルールを有する半導体装置
では、活性領域とフィールド領域との間のスペース（ｓ
ｐａｃｅ）臨界寸法（ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓ
ｉｏｎ；ＣＤ）およびゲート電極間のスペース臨界寸法
が減少する。上述した従来方法によると、ゲート電極１
５の側壁にＬＤＤ用スペーサー２４が形成されている状
態で、ボーダレスコンタクトのためのエッチング阻止層
３０をフィールド酸化膜１２の凹所を十分に防止するこ
とができる程度の厚さ、例えば３００Å以上の厚さに蒸
着する。これにより、ゲート電極１５とゲート電極１５
との間のスペース臨界寸法がさらに狭くなってゲート電
極１５間の空間がエッチング阻止層３０に埋められる
（図３のＡ参照）。即ち、スペーサー２４とエッチング
阻止層３０によるゲート電極１５間のスペース臨界寸法
減少により、ゲート電極１５間に形成される第１コンタ
クトホール３４ａの基底面臨界寸法（ｂｏｔｔｏｍ Ｃ
Ｄ）を十分に確保することができなくなる。
０．１２μｍ以下のデザインルールを有する半導体装置
では、活性領域とフィールド領域との間のスペース（ｓ
ｐａｃｅ）臨界寸法（ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓ
ｉｏｎ；ＣＤ）およびゲート電極間のスペース臨界寸法
が減少する。上述した従来方法によると、ゲート電極１
５の側壁にＬＤＤ用スペーサー２４が形成されている状
態で、ボーダレスコンタクトのためのエッチング阻止層
３０をフィールド酸化膜１２の凹所を十分に防止するこ
とができる程度の厚さ、例えば３００Å以上の厚さに蒸
着する。これにより、ゲート電極１５とゲート電極１５
との間のスペース臨界寸法がさらに狭くなってゲート電
極１５間の空間がエッチング阻止層３０に埋められる
（図３のＡ参照）。即ち、スペーサー２４とエッチング
阻止層３０によるゲート電極１５間のスペース臨界寸法
減少により、ゲート電極１５間に形成される第１コンタ
クトホール３４ａの基底面臨界寸法（ｂｏｔｔｏｍ Ｃ
Ｄ）を十分に確保することができなくなる。
【００１５】したがって、後続するコンタクトホールエ
ッチング工程のときに、ゲート電極１５とゲート電極１
５間の空間では、エッチング阻止層３０が完全にエッチ
ングされなく残留することにより、コンタクト−ｎｏｔ
−オープンのような不良が発生することになる（図４の
Ｂ参照）。
ッチング工程のときに、ゲート電極１５とゲート電極１
５間の空間では、エッチング阻止層３０が完全にエッチ
ングされなく残留することにより、コンタクト−ｎｏｔ
−オープンのような不良が発生することになる（図４の
Ｂ参照）。
【００１６】このような第１コンタクトホール３４ａの
ｎｏｔ−オープンを解決するために、層間絶縁膜３２お
よびエッチング阻止層３０のエッチング工程をゲート電
極１５間の半導体基板１０の表面が完全に露出するまで
進行する場合には、フィールド領域と活性領域の境界部
分に形成されるボーダレスコンタクトホール、即ち第２
コンタクトホール３４ｂがフィールド酸化膜１２を過度
にエッチングしながら形成されるという問題が発生す
る。
ｎｏｔ−オープンを解決するために、層間絶縁膜３２お
よびエッチング阻止層３０のエッチング工程をゲート電
極１５間の半導体基板１０の表面が完全に露出するまで
進行する場合には、フィールド領域と活性領域の境界部
分に形成されるボーダレスコンタクトホール、即ち第２
コンタクトホール３４ｂがフィールド酸化膜１２を過度
にエッチングしながら形成されるという問題が発生す
る。
【００１７】
【発明が解決しようとする課題】本発明の目的は、ゲー
ト電極とゲート電極との間の活性領域に形成されるコン
タクトホールのｎｏｔ−オープンを防止することができ
るボーダレスコンタクト構造を有する半導体装置を提供
することにある。
ト電極とゲート電極との間の活性領域に形成されるコン
タクトホールのｎｏｔ−オープンを防止することができ
るボーダレスコンタクト構造を有する半導体装置を提供
することにある。
【００１８】本発明のまた他の目的は、ボーダレスコン
タクト構造を有する半導体装置において、ゲート電極と
ゲート電極との間の活性領域に形成されるコンタクトホ
ールのｎｏｔ−オープンを防止することができる半導体
装置を製造するに適合する半導体装置のコンタクトホー
ル形成方法を提供することにある。
タクト構造を有する半導体装置において、ゲート電極と
ゲート電極との間の活性領域に形成されるコンタクトホ
ールのｎｏｔ−オープンを防止することができる半導体
装置を製造するに適合する半導体装置のコンタクトホー
ル形成方法を提供することにある。
【００１９】
【発明を解決するための手段】前記の目的を達成するた
めの本発明は、フィールド酸化膜により活性領域とフィ
ールド領域に分離された半導体基板と、半導体基板の活
性領域上に形成された複数個のゲート電極と、ゲート電
極をスペーサーのない（ｓｐａｃｅｒｌｅｓｓ）構造に
より作って、ゲート電極間の幅を広くするためのエッチ
ング工程からゲート電極および半導体基板を保護するた
めに、ゲート電極および半導体基板上に形成されたエッ
チング保護層と、ボーダレスコンタクト形成によるフィ
ールド酸化膜の凹所を防止するためにエッチング保護層
上に積層され、スペーサーのないゲート電極により幅が
広くなったゲート電極間に第１コンタクトホールが形成
される空間が生ずるように形成されたエッチング阻止層
と、エッチング阻止層上に形成され、ゲート電極間の半
導体基板表面を露出させるようにエッチング保護層およ
びエッチング阻止層を貫通する第１コンタクトホールお
よびフィールド酸化膜に隣接した半導体基板の表面とフ
ィールド酸化膜の一部表面を露出させるようにエッチン
グ保護層およびエッチング阻止層を貫通するボーダレス
コンタクト用第２コンタクトホールを有する層間絶縁膜
とを備え、ゲート電極間にスペーサーを形成することな
しに、ゲート電極間の拡張された幅を得るための第１コ
ンタクトホールと前記第２コンタクトホールを形成する
エッチング工程中に、エッチング保護層とエッチング阻
止層がゲート電極および半導体基板を保護することを特
徴とする半導体装置を提供する。
めの本発明は、フィールド酸化膜により活性領域とフィ
ールド領域に分離された半導体基板と、半導体基板の活
性領域上に形成された複数個のゲート電極と、ゲート電
極をスペーサーのない（ｓｐａｃｅｒｌｅｓｓ）構造に
より作って、ゲート電極間の幅を広くするためのエッチ
ング工程からゲート電極および半導体基板を保護するた
めに、ゲート電極および半導体基板上に形成されたエッ
チング保護層と、ボーダレスコンタクト形成によるフィ
ールド酸化膜の凹所を防止するためにエッチング保護層
上に積層され、スペーサーのないゲート電極により幅が
広くなったゲート電極間に第１コンタクトホールが形成
される空間が生ずるように形成されたエッチング阻止層
と、エッチング阻止層上に形成され、ゲート電極間の半
導体基板表面を露出させるようにエッチング保護層およ
びエッチング阻止層を貫通する第１コンタクトホールお
よびフィールド酸化膜に隣接した半導体基板の表面とフ
ィールド酸化膜の一部表面を露出させるようにエッチン
グ保護層およびエッチング阻止層を貫通するボーダレス
コンタクト用第２コンタクトホールを有する層間絶縁膜
とを備え、ゲート電極間にスペーサーを形成することな
しに、ゲート電極間の拡張された幅を得るための第１コ
ンタクトホールと前記第２コンタクトホールを形成する
エッチング工程中に、エッチング保護層とエッチング阻
止層がゲート電極および半導体基板を保護することを特
徴とする半導体装置を提供する。
【００２０】前記のまた他の目的を達成するための本発
明は、フィールド酸化膜により活性領域とフィールド領
域に分離された半導体基板の前記活性領域上に複数個の
ゲート電極を形成する段階と、ゲート電極および半導体
基板上にエッチング保護層を形成する段階と、各ゲート
電極の両側面上のエッチング保護層上にエッチング保護
層とエッチング選択比を有する物質からなったスペーサ
ーを形成する段階と、スペーサーを含むゲート電極をマ
スクに利用してソース／ドレーンイオン注入を実施する
段階と、ゲート電極間に第１コンタクトホールが形成さ
れる空間を確保するために、スペーサーを除去する段階
と、結果物の前面にボーダレスコンタクト形成によるフ
ィールド酸化膜の凹所を防止するためのエッチング阻止
層を形成する段階と、エッチング阻止層上に層間絶縁膜
を形成する段階と、層間絶縁膜、エッチング阻止層およ
びエッチング保護層を順次にエッチングして、ゲート電
極間の半導体基板の表面を露出させる第１コンタクトホ
ールおよびフィールド酸化膜に隣接する半導体基板の表
面と前記フィールド酸化膜の一部表面を露出させるボー
ダレスコンタクト用第２コンタクトホールを形成し、フ
ィールド領域と活性領域との間のボーダレスコンタクト
を形成する段階とを備えることを特徴とする半導体装置
のコンタクトホール形成方法を提供する。
明は、フィールド酸化膜により活性領域とフィールド領
域に分離された半導体基板の前記活性領域上に複数個の
ゲート電極を形成する段階と、ゲート電極および半導体
基板上にエッチング保護層を形成する段階と、各ゲート
電極の両側面上のエッチング保護層上にエッチング保護
層とエッチング選択比を有する物質からなったスペーサ
ーを形成する段階と、スペーサーを含むゲート電極をマ
スクに利用してソース／ドレーンイオン注入を実施する
段階と、ゲート電極間に第１コンタクトホールが形成さ
れる空間を確保するために、スペーサーを除去する段階
と、結果物の前面にボーダレスコンタクト形成によるフ
ィールド酸化膜の凹所を防止するためのエッチング阻止
層を形成する段階と、エッチング阻止層上に層間絶縁膜
を形成する段階と、層間絶縁膜、エッチング阻止層およ
びエッチング保護層を順次にエッチングして、ゲート電
極間の半導体基板の表面を露出させる第１コンタクトホ
ールおよびフィールド酸化膜に隣接する半導体基板の表
面と前記フィールド酸化膜の一部表面を露出させるボー
ダレスコンタクト用第２コンタクトホールを形成し、フ
ィールド領域と活性領域との間のボーダレスコンタクト
を形成する段階とを備えることを特徴とする半導体装置
のコンタクトホール形成方法を提供する。
【００２１】本発明によると、高濃度のソース／ドレー
ンイオン注入後、トランジスターのＬＤＤ構造を具現す
るために、ゲート電極の側壁に形成されたスペーサーを
除去することにより、ゲート電極とゲート電極間に形成
される第１コンタクトホールの基底面臨界寸法を十分に
確保する。したがって、ゲート電極間の活性領域に形成
される第１コンタクトホールがオープンされない不良を
防止することができる。
ンイオン注入後、トランジスターのＬＤＤ構造を具現す
るために、ゲート電極の側壁に形成されたスペーサーを
除去することにより、ゲート電極とゲート電極間に形成
される第１コンタクトホールの基底面臨界寸法を十分に
確保する。したがって、ゲート電極間の活性領域に形成
される第１コンタクトホールがオープンされない不良を
防止することができる。
【００２２】
【発明の実施の形態】以下、図面を参照して本発明の望
ましい実施形態を詳細に説明する。
ましい実施形態を詳細に説明する。
【００２３】図５乃至図１３は、本発明の第１実施例に
よる半導体装置のコンタクトホール形成方法を説明する
ための断面図である。
よる半導体装置のコンタクトホール形成方法を説明する
ための断面図である。
【００２４】図５はフィールド酸化膜１０２を形成する
段階を示す。半導体基板１００上にフィールド酸化膜が
形成される部分を限定するためのマスクパターン（図示
せず）、例えば、パッド酸化膜とその上に積層された窒
化膜パターンからなったマスクパターンを形成した後、
マスクパターンをエッチングマスクに利用して、半導体
基板１００を所定深さにエッチングすることにより、ト
レンチ１０１を形成する。トレンチ１０１は、通常、半
導体基板１００の表面から約４０００〜６０００Åの深
さと約４０００〜６０００Åの幅を有するように形成さ
れることが一般的であるが、半導体装置の高集積化、分
離される活性領域の形態、フォトリソグラフィ工程の分
解能などにより多様に変化することができる。
段階を示す。半導体基板１００上にフィールド酸化膜が
形成される部分を限定するためのマスクパターン（図示
せず）、例えば、パッド酸化膜とその上に積層された窒
化膜パターンからなったマスクパターンを形成した後、
マスクパターンをエッチングマスクに利用して、半導体
基板１００を所定深さにエッチングすることにより、ト
レンチ１０１を形成する。トレンチ１０１は、通常、半
導体基板１００の表面から約４０００〜６０００Åの深
さと約４０００〜６０００Åの幅を有するように形成さ
れることが一般的であるが、半導体装置の高集積化、分
離される活性領域の形態、フォトリソグラフィ工程の分
解能などにより多様に変化することができる。
【００２５】続いて、トレンチ１０１が形成された半導
体基板１００の全面にトレンチ１０１が完全に埋められ
るように酸化膜（図示せず）を化学気相成長（ＣＶＤ）
方法に蒸着する。望ましくは、酸化膜としては、ＵＳ
Ｇ、Ｏ３−ＴＥＯＳ ＵＳＧ又は高密度プラズマ（ＨＤ
Ｐ）酸化膜のようなギャップ埋立（ｇａｐ ｆｉｌｌｉ
ｎｇ）特性が優れた物質を使用する。
体基板１００の全面にトレンチ１０１が完全に埋められ
るように酸化膜（図示せず）を化学気相成長（ＣＶＤ）
方法に蒸着する。望ましくは、酸化膜としては、ＵＳ
Ｇ、Ｏ３−ＴＥＯＳ ＵＳＧ又は高密度プラズマ（ＨＤ
Ｐ）酸化膜のようなギャップ埋立（ｇａｐ ｆｉｌｌｉ
ｎｇ）特性が優れた物質を使用する。
【００２６】続けて、マスクパターンのうちの上部の窒
化膜パターンが露出するまで平坦化工程、例えば、エッ
チバックまたは化学機械的研磨（ＣＭＰ）工程を実施し
た後、マスクパターンを除去する。そうすると、トレン
チ１０１の内部にフィールド酸化膜１０２が形成され、
半導体基板１００がフィールド酸化膜１０２により活性
領域とフィールド領域に分離される。
化膜パターンが露出するまで平坦化工程、例えば、エッ
チバックまたは化学機械的研磨（ＣＭＰ）工程を実施し
た後、マスクパターンを除去する。そうすると、トレン
チ１０１の内部にフィールド酸化膜１０２が形成され、
半導体基板１００がフィールド酸化膜１０２により活性
領域とフィールド領域に分離される。
【００２７】本実施例では、シャロートレンチ素子分離
（ｓｈａｌｌｏｗ ｔｒｅｎｃｈｉｓｏｌａｔｉｏｎ；
ＳＴＩ）を利用してフィールド酸化膜１０２を形成した
が、シリコン部分酸化（ｌｏｃａｌ ｏｘｉｄａｔｉｏ
ｎ ｏｆ ｓｉｌｉｃｏｎ；ＬＯＣＯＳ）工程又は改良
されたＬＯＣＯＳ工程などを利用してフィールド酸化膜
を形成することができる。
（ｓｈａｌｌｏｗ ｔｒｅｎｃｈｉｓｏｌａｔｉｏｎ；
ＳＴＩ）を利用してフィールド酸化膜１０２を形成した
が、シリコン部分酸化（ｌｏｃａｌ ｏｘｉｄａｔｉｏ
ｎ ｏｆ ｓｉｌｉｃｏｎ；ＬＯＣＯＳ）工程又は改良
されたＬＯＣＯＳ工程などを利用してフィールド酸化膜
を形成することができる。
【００２８】続いて、フィールド酸化膜１０２が形成さ
れた半導体基板１００の活性領域上に熱酸化工程により
酸化膜１０３を形成する。酸化膜１０３上にゲート膜と
して、例えば、不純物がドーピングされたポリシリコン
層１０５および金属シリサイド層１０７を順次に蒸着す
る。金属シリサイド層１０７は例えば、タングステンシ
リサイド（ＷＳｉｘ）、タンタルシリサイド（ＴａＳｉ
２）およびモリブデンシリサイド（ＭｏＳｉ２）から選
択された少なくとも一つの金属シリサイドを所定の厚さ
に蒸着させ形成する。
れた半導体基板１００の活性領域上に熱酸化工程により
酸化膜１０３を形成する。酸化膜１０３上にゲート膜と
して、例えば、不純物がドーピングされたポリシリコン
層１０５および金属シリサイド層１０７を順次に蒸着す
る。金属シリサイド層１０７は例えば、タングステンシ
リサイド（ＷＳｉｘ）、タンタルシリサイド（ＴａＳｉ
２）およびモリブデンシリサイド（ＭｏＳｉ２）から選
択された少なくとも一つの金属シリサイドを所定の厚さ
に蒸着させ形成する。
【００２９】続いて、金属シリサイド層１０７上にシリ
コンナイトライド（ＳｉＮ）のような窒化物を低圧化学
気相成長（ＬＰＣＶＤ）方法により約８００Åの厚さに
蒸着して反射防止層（ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ
ｌａｙｅｒ）（図示せず）を形成する。反射防止層は
後続するフォトリソグラフィ工程のときに、下部基板か
ら光が反射されることを防止する役割をしてフォトレジ
ストパターンの形成を容易にする。
コンナイトライド（ＳｉＮ）のような窒化物を低圧化学
気相成長（ＬＰＣＶＤ）方法により約８００Åの厚さに
蒸着して反射防止層（ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ
ｌａｙｅｒ）（図示せず）を形成する。反射防止層は
後続するフォトリソグラフィ工程のときに、下部基板か
ら光が反射されることを防止する役割をしてフォトレジ
ストパターンの形成を容易にする。
【００３０】図６はゲート酸化膜１０４およびゲート電
極１０９を形成する段階を示す。反射防止層上にフォト
リソグラフィ工程によりフォトレジストパターン（図示
せず）を形成した後、フォトレジストパターンをエッチ
ングマスクに利用して、反射防止層をゲートパターンに
パターニングする。続いて、フォトレジストパターンを
除去した後、パターニングされた反射防止層をエッチン
グマスクに利用して、金属シリサイド層１０７、ポリシ
リコン層１０５および酸化膜１０３を順次にドライエッ
チングすることにより、半導体基板１００の活性領域上
にゲート酸化膜１０４およびゲート電極１０９を形成す
る。上述したフォトリソグラフィ工程時に反射防止層が
殆ど除去される。
極１０９を形成する段階を示す。反射防止層上にフォト
リソグラフィ工程によりフォトレジストパターン（図示
せず）を形成した後、フォトレジストパターンをエッチ
ングマスクに利用して、反射防止層をゲートパターンに
パターニングする。続いて、フォトレジストパターンを
除去した後、パターニングされた反射防止層をエッチン
グマスクに利用して、金属シリサイド層１０７、ポリシ
リコン層１０５および酸化膜１０３を順次にドライエッ
チングすることにより、半導体基板１００の活性領域上
にゲート酸化膜１０４およびゲート電極１０９を形成す
る。上述したフォトリソグラフィ工程時に反射防止層が
殆ど除去される。
【００３１】図７は低濃度のソース／ドレーン領域１１
２を形成する段階を示す。上述したように、ゲート電極
１０９を形成した後、ゲート電極１０９をマスクに利用
して第１不純物１１０をイオン注入する。その後、ゲー
ト電極１０９の両側の半導体基板１００の表面に低濃度
のソース／ドレーン領域１１２、即ち、ＬＤＤ領域が形
成される。
２を形成する段階を示す。上述したように、ゲート電極
１０９を形成した後、ゲート電極１０９をマスクに利用
して第１不純物１１０をイオン注入する。その後、ゲー
ト電極１０９の両側の半導体基板１００の表面に低濃度
のソース／ドレーン領域１１２、即ち、ＬＤＤ領域が形
成される。
【００３２】続いて、注入されたイオンを活性化させる
と同時に、イオン注入によって発生する半導体基板１０
０の格子欠陥などを補償するために熱処理工程を実施す
る。
と同時に、イオン注入によって発生する半導体基板１０
０の格子欠陥などを補償するために熱処理工程を実施す
る。
【００３３】図８はバッファ層１１４、エッチング保護
層１１６および絶縁膜１１７を形成する段階を示す。ゲ
ート電極１０９および低濃度のソース／ドレーン領域１
１２が形成された半導体基板１００の全面に酸化物を約
３０〜１００Åの厚さに蒸着してバッファ層１１４を形
成する。
層１１６および絶縁膜１１７を形成する段階を示す。ゲ
ート電極１０９および低濃度のソース／ドレーン領域１
１２が形成された半導体基板１００の全面に酸化物を約
３０〜１００Åの厚さに蒸着してバッファ層１１４を形
成する。
【００３４】続いて、バッファ層１１４上にＳｉＮ、Ｓ
ｉＯＮまたはＢＮのような窒化物を約５０〜３００Åの
厚さ、望ましくは約２００Åの厚さに蒸着してエッチン
グ保護層１１６を形成する。バッファ層１１４は窒化物
からなったエッチング保護層１１６が半導体基板１００
と直接接触することを防止する役割を有する。エッチン
グ保護層１１６は後続するＬＤＤ用スペーサーの除去の
とき、下部のゲート電極１０６、半導体基板１００およ
びフィールド酸化膜１０２が損傷することを防止する役
割を有する。
ｉＯＮまたはＢＮのような窒化物を約５０〜３００Åの
厚さ、望ましくは約２００Åの厚さに蒸着してエッチン
グ保護層１１６を形成する。バッファ層１１４は窒化物
からなったエッチング保護層１１６が半導体基板１００
と直接接触することを防止する役割を有する。エッチン
グ保護層１１６は後続するＬＤＤ用スペーサーの除去の
とき、下部のゲート電極１０６、半導体基板１００およ
びフィールド酸化膜１０２が損傷することを防止する役
割を有する。
【００３５】続いて、エッチング保護層１１６上に任意
のエッチング工程に対してエッチング保護層１１６を構
成する物質とエッチング選択比を有する物質からなった
絶縁層１１７を約５００〜８００Åの厚さで形成する。
望ましくは、絶縁層１１７は酸化シリコン（ＳｉＯ２）
のような酸化物で形成する。
のエッチング工程に対してエッチング保護層１１６を構
成する物質とエッチング選択比を有する物質からなった
絶縁層１１７を約５００〜８００Åの厚さで形成する。
望ましくは、絶縁層１１７は酸化シリコン（ＳｉＯ２）
のような酸化物で形成する。
【００３６】図９は、スペーサー１１８および高濃度の
ソース／ドレーン領域１２２を形成する段階を示す。絶
縁層１１７をエッチバックしてゲート電極１０９の両側
壁に酸化物からなったスペーサー１１８を形成する。
ソース／ドレーン領域１２２を形成する段階を示す。絶
縁層１１７をエッチバックしてゲート電極１０９の両側
壁に酸化物からなったスペーサー１１８を形成する。
【００３７】続いて、スペーサー１１８およびゲート電
極１０９をマスクに利用して第２不純物１２０をイオン
注入することにより、スペーサー１１８両側の半導体基
板１００の表面に高濃度のソース／ドレーン領域１２２
を形成する。
極１０９をマスクに利用して第２不純物１２０をイオン
注入することにより、スペーサー１１８両側の半導体基
板１００の表面に高濃度のソース／ドレーン領域１２２
を形成する。
【００３８】ソース／ドレーンイオン注入時に、半導体
基板１００上に形成されている窒化物からなったエッチ
ング保護層１１６の厚さが３００Å以上として厚い場合
には、エッチング保護層１１６がソース／ドレーンイオ
ン注入をブロッキングしてトランジスターの飽和電流
（ｓａｔｕｒａｔｉｏｎ ｃｕｒｒｅｎｔ）を減少さ
せ、スレッシュホールド電圧（Ｔｈｒｅｓｈｏｌｄ ｖ
ｏｌｔａｇｅ；Ｖｔｈ）を移動させることにより、トラ
ンジスターの電気的特性を劣化させることになる。した
がって、エッチング保護層１１６はソース／ドレーンイ
オン注入のブロッキング効果を減少させることができる
ほどの厚さ、望ましくは２００Åの厚さに薄く形成す
る。
基板１００上に形成されている窒化物からなったエッチ
ング保護層１１６の厚さが３００Å以上として厚い場合
には、エッチング保護層１１６がソース／ドレーンイオ
ン注入をブロッキングしてトランジスターの飽和電流
（ｓａｔｕｒａｔｉｏｎ ｃｕｒｒｅｎｔ）を減少さ
せ、スレッシュホールド電圧（Ｔｈｒｅｓｈｏｌｄ ｖ
ｏｌｔａｇｅ；Ｖｔｈ）を移動させることにより、トラ
ンジスターの電気的特性を劣化させることになる。した
がって、エッチング保護層１１６はソース／ドレーンイ
オン注入のブロッキング効果を減少させることができる
ほどの厚さ、望ましくは２００Åの厚さに薄く形成す
る。
【００３９】続いて、注入されたイオンを活性化させる
と同時に、イオンの注入により発生する半導体基板１０
０の格子欠陥などを補償するために熱処理工程を進行す
る。
と同時に、イオンの注入により発生する半導体基板１０
０の格子欠陥などを補償するために熱処理工程を進行す
る。
【００４０】図１０はスペーサー１１８を除去する段階
を示す。上述したように高濃度のソース／ドレーン領域
１２２を形成した後、酸化物に対する窒化物のエッチン
グ選択比が２０：１であるエッチ液、例えばフッ酸（Ｈ
Ｆ）またはＢＯＥ（Ｂｕｆｆｅｒｅｄ ｏｘｉｄｅ ｅ
ｔｃｈａｎｔ）を利用したウェットエッチングを実施し
てスペーサー１１８のみ除去する。
を示す。上述したように高濃度のソース／ドレーン領域
１２２を形成した後、酸化物に対する窒化物のエッチン
グ選択比が２０：１であるエッチ液、例えばフッ酸（Ｈ
Ｆ）またはＢＯＥ（Ｂｕｆｆｅｒｅｄ ｏｘｉｄｅ ｅ
ｔｃｈａｎｔ）を利用したウェットエッチングを実施し
てスペーサー１１８のみ除去する。
【００４１】この時、エッチング保護層１１６は上述し
たウェットエッチング工程のときに、ゲート電極１０
９、半導体基板１００の活性領域およびフィールド酸化
膜１０２が損傷することを防止する。上述したように、
スペーサー１１８を除去すると、ゲート電極１０９の上
面および側面上にはエッチング保護層１１６のみが均一
な厚さに残留することになる。
たウェットエッチング工程のときに、ゲート電極１０
９、半導体基板１００の活性領域およびフィールド酸化
膜１０２が損傷することを防止する。上述したように、
スペーサー１１８を除去すると、ゲート電極１０９の上
面および側面上にはエッチング保護層１１６のみが均一
な厚さに残留することになる。
【００４２】従来の半導体装置では、ゲート電極の側壁
に形成されたＬＤＤ用スペーサーによりコンタクトホー
ルが形成されるゲート電極の間の幅が狭くなり、これに
より後続工程でボーダレスコンタクト工程を円滑に実施
するためにエッチング阻止層を蒸着するとき、狭い幅の
ゲート電極間の空間がエッチング阻止層により埋められ
る。従って、後続のコンタクトホールエッチング工程の
ときのゲート電極間に、エッチング阻止層が完全に除去
されずに、残留することによりコンタクトホールがｎｏ
ｔ−オープンになるという不良が発生する。
に形成されたＬＤＤ用スペーサーによりコンタクトホー
ルが形成されるゲート電極の間の幅が狭くなり、これに
より後続工程でボーダレスコンタクト工程を円滑に実施
するためにエッチング阻止層を蒸着するとき、狭い幅の
ゲート電極間の空間がエッチング阻止層により埋められ
る。従って、後続のコンタクトホールエッチング工程の
ときのゲート電極間に、エッチング阻止層が完全に除去
されずに、残留することによりコンタクトホールがｎｏ
ｔ−オープンになるという不良が発生する。
【００４３】一方、本発明ではソース／ドレーンイオン
注入後、ゲート電極１０９の側壁に形成されているＬＤ
Ｄ用スペーサー１１８を除去することにより、ゲート電
極１０９間の幅を広くする。その後、後続工程でボーダ
レスコンタクト工程のためにエッチング阻止層を蒸着す
るとき、エッチング阻止層がゲート電極１０９間のトポ
ロジーに沿って蒸着され、フィールド酸化膜１０２上に
形成されるエッチング阻止層の厚さとゲート電極１０９
との間に形成されるエッチング阻止層の厚さが均一にな
る。従って、ゲート電極１０９間に形成されたコンタク
トホールの基底面臨界寸法を確保してコンタクトホール
がｎｏｔ−オープンになるということを防止することが
できる。
注入後、ゲート電極１０９の側壁に形成されているＬＤ
Ｄ用スペーサー１１８を除去することにより、ゲート電
極１０９間の幅を広くする。その後、後続工程でボーダ
レスコンタクト工程のためにエッチング阻止層を蒸着す
るとき、エッチング阻止層がゲート電極１０９間のトポ
ロジーに沿って蒸着され、フィールド酸化膜１０２上に
形成されるエッチング阻止層の厚さとゲート電極１０９
との間に形成されるエッチング阻止層の厚さが均一にな
る。従って、ゲート電極１０９間に形成されたコンタク
トホールの基底面臨界寸法を確保してコンタクトホール
がｎｏｔ−オープンになるということを防止することが
できる。
【００４４】図１１に示すように、上述したようにスペ
ーサー１１８を除去した後、ゲート電極１０９および半
導体基板１００の全面にシリコンナイトライド（Ｓｉ
Ｎ）のような窒化物を約１００〜１０００Åの厚さ、望
ましくは約２００Åの厚さに蒸着してエッチング阻止層
１２４を形成する。
ーサー１１８を除去した後、ゲート電極１０９および半
導体基板１００の全面にシリコンナイトライド（Ｓｉ
Ｎ）のような窒化物を約１００〜１０００Åの厚さ、望
ましくは約２００Åの厚さに蒸着してエッチング阻止層
１２４を形成する。
【００４５】エッチング阻止層１２４は後続工程でその
上に蒸着される層間絶縁膜をエッチングして、フィール
ド酸化膜１０２に隣接する半導体基板１００の表面から
フィールド酸化膜１０２の一部表面までボーダレスコン
タクトホールを形成するとき、層間絶縁膜と同一または
類似する物質からなったフィールド酸化膜１０２の一部
と共にエッチングされることを防止する役割を有する。
上に蒸着される層間絶縁膜をエッチングして、フィール
ド酸化膜１０２に隣接する半導体基板１００の表面から
フィールド酸化膜１０２の一部表面までボーダレスコン
タクトホールを形成するとき、層間絶縁膜と同一または
類似する物質からなったフィールド酸化膜１０２の一部
と共にエッチングされることを防止する役割を有する。
【００４６】従来の半導体装置では、コンタクトホール
エッチング工程のときにフィールド酸化膜１０２の凹所
を防止するために、エッチング阻止層を約５００Åの厚
さ以上の厚さで形成している。一方、本発明の第１実施
形態ではゲート電極１０９の上面および側面上に残留す
るエッチング保護層１１６がエッチング阻止層１２４と
同一または類似する窒化物で形成されるために、後続の
コンタクトホールエッチング工程のときにフィールド酸
化膜１０２がエッチングされることを防止する役割を有
する。したがって、エッチング保護層１１６の厚さを考
慮してエッチング阻止層１２４を約２００Å以下の厚さ
に薄く形成しても、フィールド酸化膜１０２がエッチン
グされることを十分に防止することができる。
エッチング工程のときにフィールド酸化膜１０２の凹所
を防止するために、エッチング阻止層を約５００Åの厚
さ以上の厚さで形成している。一方、本発明の第１実施
形態ではゲート電極１０９の上面および側面上に残留す
るエッチング保護層１１６がエッチング阻止層１２４と
同一または類似する窒化物で形成されるために、後続の
コンタクトホールエッチング工程のときにフィールド酸
化膜１０２がエッチングされることを防止する役割を有
する。したがって、エッチング保護層１１６の厚さを考
慮してエッチング阻止層１２４を約２００Å以下の厚さ
に薄く形成しても、フィールド酸化膜１０２がエッチン
グされることを十分に防止することができる。
【００４７】図１２に示すように、エッチング阻止層１
２４上に酸化物、例えば、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏ
ｓｐｈｏＳｉｌｉｃａｔｅ ｇｌａｓｓ）またはＰＳＧ
（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ ｇｌａｓｓ）をプ
ラズマ−励起化学気相成長（ＰＥＣＶＤ）方法により約
３００〜１０００Åの厚さに蒸着して層間絶縁膜１２６
を形成する。この時、層間絶縁膜１２６の表面を平坦化
させるために、エッチバックまたは化学機械的研磨（Ｃ
ＭＰ）工程をさらに実施することもできる。
２４上に酸化物、例えば、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏ
ｓｐｈｏＳｉｌｉｃａｔｅ ｇｌａｓｓ）またはＰＳＧ
（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ ｇｌａｓｓ）をプ
ラズマ−励起化学気相成長（ＰＥＣＶＤ）方法により約
３００〜１０００Åの厚さに蒸着して層間絶縁膜１２６
を形成する。この時、層間絶縁膜１２６の表面を平坦化
させるために、エッチバックまたは化学機械的研磨（Ｃ
ＭＰ）工程をさらに実施することもできる。
【００４８】図１３に示すように、層間絶縁膜１２６上
にフォトリソグラフィ工程を通じてコンタクトホールが
形成される領域を画定するフォトレジストパターン（図
示せず）を形成する。続いて、フォトレジストパターン
をエッチングマスクに利用して窒化物からなったエッチ
ング阻止層１２４に対して酸化物からなった層間絶縁膜
１２６のエッチング選択比が１０〜１５：１である混合
ガスを利用したドライエッチング工程により層間絶縁膜
１２６をエッチングする。その後、フォトレジストパタ
ーンを除去し、層間絶縁膜１２６をエッチングマスクに
利用して露出されたエッチング阻止層１２４とその下部
のエッチング保護層１１６およびバッファ層１１４をド
ライエッチングする。
にフォトリソグラフィ工程を通じてコンタクトホールが
形成される領域を画定するフォトレジストパターン（図
示せず）を形成する。続いて、フォトレジストパターン
をエッチングマスクに利用して窒化物からなったエッチ
ング阻止層１２４に対して酸化物からなった層間絶縁膜
１２６のエッチング選択比が１０〜１５：１である混合
ガスを利用したドライエッチング工程により層間絶縁膜
１２６をエッチングする。その後、フォトレジストパタ
ーンを除去し、層間絶縁膜１２６をエッチングマスクに
利用して露出されたエッチング阻止層１２４とその下部
のエッチング保護層１１６およびバッファ層１１４をド
ライエッチングする。
【００４９】そうすると、ゲート電極１０９間の半導体
基板１００の表面を露出させる第１コンタクトホール１
２８ａおよびフィールド酸化膜１０２に隣接する半導体
基板１００の表面とフィールド酸化膜１０２の一部表面
を露出させるボーダレスコンタクト用第２コンタクトホ
ール１２８ｂが形成される。
基板１００の表面を露出させる第１コンタクトホール１
２８ａおよびフィールド酸化膜１０２に隣接する半導体
基板１００の表面とフィールド酸化膜１０２の一部表面
を露出させるボーダレスコンタクト用第２コンタクトホ
ール１２８ｂが形成される。
【００５０】上述したように、本発明の第１実施例によ
ると、高濃度のソース／ドレーンイオン注入後、トラン
ジスターのＬＤＤ構造を具現するためにゲート電極１０
９の側壁に形成されたスペーサー１１８を除去すること
により、ゲート電極１０９間の幅を十分に確保する。
ると、高濃度のソース／ドレーンイオン注入後、トラン
ジスターのＬＤＤ構造を具現するためにゲート電極１０
９の側壁に形成されたスペーサー１１８を除去すること
により、ゲート電極１０９間の幅を十分に確保する。
【００５１】その後、ボーダレスコンタクト工程のため
のエッチング阻止層１２４を形成することにより、フィ
ールド酸化膜１０２上に形成されるエッチング阻止層１
２４の厚さとゲート電極１０９間に形成されるエッチン
グ阻止層１２４の厚さが均一になる。したがって、コン
タクトホールを形成するために、エッチング阻止層１２
４をエッチングするとき、ゲート電極１０９間に蒸着さ
れたエッチング阻止層１２４が除去されない問題を解決
することにより、コンタクトホールのｎｏｔ−オープン
を防止することができる。
のエッチング阻止層１２４を形成することにより、フィ
ールド酸化膜１０２上に形成されるエッチング阻止層１
２４の厚さとゲート電極１０９間に形成されるエッチン
グ阻止層１２４の厚さが均一になる。したがって、コン
タクトホールを形成するために、エッチング阻止層１２
４をエッチングするとき、ゲート電極１０９間に蒸着さ
れたエッチング阻止層１２４が除去されない問題を解決
することにより、コンタクトホールのｎｏｔ−オープン
を防止することができる。
【００５２】また、ゲート電極１０９の上面および側面
の上に残留するエッチング保護層１１６がエッチング阻
止層１２４と同一または類似する窒化物で形成されるた
めに、エッチング保護層１１６の厚さを考慮してエッチ
ング阻止層１２４を約２００Å以下の厚さに薄く形成し
てもコンタクトホールエッチング工程時フィールド酸化
膜１０２がエッチングされることを十分に防止すること
ができる。
の上に残留するエッチング保護層１１６がエッチング阻
止層１２４と同一または類似する窒化物で形成されるた
めに、エッチング保護層１１６の厚さを考慮してエッチ
ング阻止層１２４を約２００Å以下の厚さに薄く形成し
てもコンタクトホールエッチング工程時フィールド酸化
膜１０２がエッチングされることを十分に防止すること
ができる。
【００５３】図１４ないし図１８は、本発明の第２実施
例による半導体装置のコンタクトホール形成方法を説明
するための断面図である。
例による半導体装置のコンタクトホール形成方法を説明
するための断面図である。
【００５４】図１４に示すように、通常の素子分離工
程、例えばシャロートレンチ素子分離（ｓｈａｌｌｏｗ
ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ；ＳＴＩ）工程に
より半導体基板２００上にフィールド酸化膜２０２を形
成して半導体基板２００を活性領域とフィールド領域に
分離する。続いて、半導体基板２００の活性領域上にゲ
ート酸化膜２０４およびゲート電極２０９を形成する。
望ましくは、ゲート電極２０９は不純物がドーピングさ
れたポリシリコン層２０６および金属シリサイド層２０
８が積層されたポリサイド構造で形成する。
程、例えばシャロートレンチ素子分離（ｓｈａｌｌｏｗ
ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ；ＳＴＩ）工程に
より半導体基板２００上にフィールド酸化膜２０２を形
成して半導体基板２００を活性領域とフィールド領域に
分離する。続いて、半導体基板２００の活性領域上にゲ
ート酸化膜２０４およびゲート電極２０９を形成する。
望ましくは、ゲート電極２０９は不純物がドーピングさ
れたポリシリコン層２０６および金属シリサイド層２０
８が積層されたポリサイド構造で形成する。
【００５５】続いて、ゲート電極２０９をマスクに利用
して第１不純物をイオン注入することにより、ゲート電
極２０９両側の半導体基板２００の表面に低濃度のソー
ス／ドレーン領域２１２、即ちＬＤＤ領域を形成する。
その後、注入されたイオンを活性化させると同時に、イ
オン注入により発生する半導体基板２００の格子欠陥な
どを補償するために熱処理工程を実施する。
して第１不純物をイオン注入することにより、ゲート電
極２０９両側の半導体基板２００の表面に低濃度のソー
ス／ドレーン領域２１２、即ちＬＤＤ領域を形成する。
その後、注入されたイオンを活性化させると同時に、イ
オン注入により発生する半導体基板２００の格子欠陥な
どを補償するために熱処理工程を実施する。
【００５６】ゲート電極２０９および低濃度のソース／
ドレーン領域２１２が形成された半導体基板２００の全
面に酸化シリコン（ＳｉＯ２）のような酸化物を約５０
〜３００Åの厚さに蒸着してエッチング保護層２１６を
形成する。エッチング保護層２１６は後続するＬＤＤ用
スペーサーの除去のときに、その下部のゲート電極２０
９、半導体基板２００およびフィールド酸化膜２０２が
損傷することを防止する役割を有する。
ドレーン領域２１２が形成された半導体基板２００の全
面に酸化シリコン（ＳｉＯ２）のような酸化物を約５０
〜３００Åの厚さに蒸着してエッチング保護層２１６を
形成する。エッチング保護層２１６は後続するＬＤＤ用
スペーサーの除去のときに、その下部のゲート電極２０
９、半導体基板２００およびフィールド酸化膜２０２が
損傷することを防止する役割を有する。
【００５７】続いて、エッチング保護層２１６上に任意
のエッチング工程に対して、エッチング保護層２１６を
構成する物質とエッチング選択比を有する物質からなっ
た絶縁層２１７を約５００〜８００Åの厚さに形成す
る。望ましくは、絶縁層２１７はポリシリコン層によっ
て形成する。
のエッチング工程に対して、エッチング保護層２１６を
構成する物質とエッチング選択比を有する物質からなっ
た絶縁層２１７を約５００〜８００Åの厚さに形成す
る。望ましくは、絶縁層２１７はポリシリコン層によっ
て形成する。
【００５８】図１５に示すように、絶縁層２１７をエッ
チバックしてゲート電極２０９の両側壁にポリシリコン
層からなったスペーサー２１８を形成する。続いて、ス
ペーサー２１８およびゲート電極２０９をマスクに利用
して第２不純物を注入することにより、スペーサー２１
８両側の半導体基板２００の表面に高濃度のソース／ド
レーン領域２２２を形成する。
チバックしてゲート電極２０９の両側壁にポリシリコン
層からなったスペーサー２１８を形成する。続いて、ス
ペーサー２１８およびゲート電極２０９をマスクに利用
して第２不純物を注入することにより、スペーサー２１
８両側の半導体基板２００の表面に高濃度のソース／ド
レーン領域２２２を形成する。
【００５９】本実施例では、ソース／ドレーンイオン注
入時に半導体基板２００上に形成されているエッチング
保護層２１６が酸化物で形成されるために、イオン注入
ブロッキングによるトランジスター特性の劣化を防止す
ることができる。
入時に半導体基板２００上に形成されているエッチング
保護層２１６が酸化物で形成されるために、イオン注入
ブロッキングによるトランジスター特性の劣化を防止す
ることができる。
【００６０】続いて、注入されたイオンを活性化させる
と同時に、イオンの注入により発生する半導体基板２０
０の格子欠陥などを補償するために熱処理工程を実施す
る。
と同時に、イオンの注入により発生する半導体基板２０
０の格子欠陥などを補償するために熱処理工程を実施す
る。
【００６１】図１６に示すように、上述したように、高
濃度のソース／ドレーン領域２２２を形成した後、ポリ
シリコンに対する酸化物のエッチング選択比が３０：１
であるポリシリコンエッチ液を利用したウェットエッチ
ングを実施してスペーサー２１８のみ除去する。この
時、エッチング保護層２１６は上述したウェットエッチ
ング工程のとき、ゲート電極２０９、半導体基板２００
の活性領域およびフィールド酸化膜２０２が損傷するこ
とを防止する。上述したように、スペーサー２１８を除
去すると、ゲート電極２０９の上面および側面上にはエ
ッチング保護層２１６のみが均一な厚さに残留すること
になる。
濃度のソース／ドレーン領域２２２を形成した後、ポリ
シリコンに対する酸化物のエッチング選択比が３０：１
であるポリシリコンエッチ液を利用したウェットエッチ
ングを実施してスペーサー２１８のみ除去する。この
時、エッチング保護層２１６は上述したウェットエッチ
ング工程のとき、ゲート電極２０９、半導体基板２００
の活性領域およびフィールド酸化膜２０２が損傷するこ
とを防止する。上述したように、スペーサー２１８を除
去すると、ゲート電極２０９の上面および側面上にはエ
ッチング保護層２１６のみが均一な厚さに残留すること
になる。
【００６２】このように、スペーサー２１８を除去する
と、ゲート電極２０９間の幅が広くなってゲート電極２
０９間に形成されるコンタクトホールの基底面臨界寸法
を確保することができる。
と、ゲート電極２０９間の幅が広くなってゲート電極２
０９間に形成されるコンタクトホールの基底面臨界寸法
を確保することができる。
【００６３】図１７に示すように、上述したようにスペ
ーサー２１８を除去した後、ゲート電極２０９および半
導体基板２００の全面にシリコンナイトライド（Ｓｉ
Ｎ）のような窒化物を約３００Å以上の厚さに蒸着して
エッチング阻止層２２４を形成する。
ーサー２１８を除去した後、ゲート電極２０９および半
導体基板２００の全面にシリコンナイトライド（Ｓｉ
Ｎ）のような窒化物を約３００Å以上の厚さに蒸着して
エッチング阻止層２２４を形成する。
【００６４】エッチング阻止層２２４は後続工程で、そ
の上に蒸着される層間絶縁膜をエッチングし、フィール
ド酸化膜２０２に隣接する半導体基板２００の表面から
フィールド酸化膜２０２の一部表面までボーダレスコン
タクトホールを形成するとき、層間絶縁膜と同一または
類似する物質からなったフィールド酸化膜２０２の一部
が共にエッチングされることを防止する役割を有する。
の上に蒸着される層間絶縁膜をエッチングし、フィール
ド酸化膜２０２に隣接する半導体基板２００の表面から
フィールド酸化膜２０２の一部表面までボーダレスコン
タクトホールを形成するとき、層間絶縁膜と同一または
類似する物質からなったフィールド酸化膜２０２の一部
が共にエッチングされることを防止する役割を有する。
【００６５】本実施例では、エッチング阻止層２２４の
下部に残留するエッチング保護層２１６が酸化物で形成
されるため、コンタクトホールエッチング工程時フィー
ルド酸化膜２０２の凹所を十分に防止するために、エッ
チング阻止層２２４を約３００Å以上の厚さに形成しな
ければならない。
下部に残留するエッチング保護層２１６が酸化物で形成
されるため、コンタクトホールエッチング工程時フィー
ルド酸化膜２０２の凹所を十分に防止するために、エッ
チング阻止層２２４を約３００Å以上の厚さに形成しな
ければならない。
【００６６】図１８に示すように、エッチング阻止層２
２４上に酸化物、例えば、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏ
ｓｐｈｏＳｉｌｉｃａｔｅ ｇｌａｓｓ）またはＰＳＧ
（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ ｇｌａｓｓ）をプ
ラズマ−励起化学気相成長（ＰＥＣＶＤ）方法により約
３０００〜１００００Åの厚さに蒸着して層間絶縁膜２
２６を形成する。この時、層間絶縁膜２２６の表面を平
坦化させるために、エッチバックまたは化学機械的研磨
（ＣＭＰ）工程をさらに実施することもできる。
２４上に酸化物、例えば、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏ
ｓｐｈｏＳｉｌｉｃａｔｅ ｇｌａｓｓ）またはＰＳＧ
（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ ｇｌａｓｓ）をプ
ラズマ−励起化学気相成長（ＰＥＣＶＤ）方法により約
３０００〜１００００Åの厚さに蒸着して層間絶縁膜２
２６を形成する。この時、層間絶縁膜２２６の表面を平
坦化させるために、エッチバックまたは化学機械的研磨
（ＣＭＰ）工程をさらに実施することもできる。
【００６７】層間絶縁膜２２６上にフォトリソグラフィ
工程を通じてコンタクトホールが形成される領域を定義
するフォトレジストパターン（図示せず）を形成する。
続いて、フォトレジストパターンをエッチングマスクに
利用して窒化物からなったエッチング阻止層２２４に対
して酸化物からなった層間絶縁膜２２６のエッチング選
択比が１０〜１５：１である混合ガスを利用したドライ
エッチング工程により層間絶縁膜２２６をエッチングす
る。その後、フォトレジストパターンを除去し、層間絶
縁膜２２６をエッチングマスクに利用して露出されたエ
ッチング阻止層２２４とその下部のエッチング保護層２
１６をドライエッチングする。
工程を通じてコンタクトホールが形成される領域を定義
するフォトレジストパターン（図示せず）を形成する。
続いて、フォトレジストパターンをエッチングマスクに
利用して窒化物からなったエッチング阻止層２２４に対
して酸化物からなった層間絶縁膜２２６のエッチング選
択比が１０〜１５：１である混合ガスを利用したドライ
エッチング工程により層間絶縁膜２２６をエッチングす
る。その後、フォトレジストパターンを除去し、層間絶
縁膜２２６をエッチングマスクに利用して露出されたエ
ッチング阻止層２２４とその下部のエッチング保護層２
１６をドライエッチングする。
【００６８】そうすると、ゲート電極２０９間の半導体
基板２００の表面を露出させる第１コンタクトホール２
２８ａおよびフィールド酸化膜２０２に隣接する半導体
基板２００の表面とフィールド酸化膜２０２の一部表面
を露出させるボーダレスコンタクト用第２コンタクトホ
ール２２８ｂが形成される。
基板２００の表面を露出させる第１コンタクトホール２
２８ａおよびフィールド酸化膜２０２に隣接する半導体
基板２００の表面とフィールド酸化膜２０２の一部表面
を露出させるボーダレスコンタクト用第２コンタクトホ
ール２２８ｂが形成される。
【００６９】上述したように、本発明の第２実施例によ
ると、ＬＤＤ用スペーサー２１８の除去のために提供さ
れるエッチング保護層２１６を酸化シリコン（Ｓｉ
Ｏ２）のような酸化物で形成することにより、ソース／
ドレーンイオン注入のブロッキング効果を防止してトラ
ンジスターの電気的特性を向上させることができる。
ると、ＬＤＤ用スペーサー２１８の除去のために提供さ
れるエッチング保護層２１６を酸化シリコン（Ｓｉ
Ｏ２）のような酸化物で形成することにより、ソース／
ドレーンイオン注入のブロッキング効果を防止してトラ
ンジスターの電気的特性を向上させることができる。
【００７０】以上、本発明の実施例によって詳細に説明
したが、本発明はこれに限定されず、本発明が属する技
術分野において通常の知識を有するものであれば本発明
の思想と精神を離れることなく、本発明を修正または変
更できるであろう。
したが、本発明はこれに限定されず、本発明が属する技
術分野において通常の知識を有するものであれば本発明
の思想と精神を離れることなく、本発明を修正または変
更できるであろう。
【００７１】
【発明の効果】本発明によると、半導体基板上に形成さ
れたゲート電極の側壁にＬＤＤ構造を具現するためのス
ペーサーを形成し、これを利用して高濃度のソース／ド
レーン領域を形成した後、スペーサーを除去してゲート
電極間にコンタクトホールが形成される領域を確保す
る。その後、ボーダレスコンタクト工程のときにフィー
ルド酸化膜を保護するためのエッチング阻止層および層
間絶縁膜を結果物の全面に順次に形成し、これをエッチ
ングしてコンタクトホールを形成する。
れたゲート電極の側壁にＬＤＤ構造を具現するためのス
ペーサーを形成し、これを利用して高濃度のソース／ド
レーン領域を形成した後、スペーサーを除去してゲート
電極間にコンタクトホールが形成される領域を確保す
る。その後、ボーダレスコンタクト工程のときにフィー
ルド酸化膜を保護するためのエッチング阻止層および層
間絶縁膜を結果物の全面に順次に形成し、これをエッチ
ングしてコンタクトホールを形成する。
【００７２】したがって、ゲート電極間に形成されるエ
ッチング阻止層がフィールド酸化膜上に形成されるエッ
チング阻止層より厚く形成されることを防止することが
できるので、エッチング阻止層のエッチング工程時、ゲ
ート電極間の半導体基板の表面を露出させるコンタクト
ホールがｎｏｔ−オープンとなることを防止することが
できる。
ッチング阻止層がフィールド酸化膜上に形成されるエッ
チング阻止層より厚く形成されることを防止することが
できるので、エッチング阻止層のエッチング工程時、ゲ
ート電極間の半導体基板の表面を露出させるコンタクト
ホールがｎｏｔ−オープンとなることを防止することが
できる。
【図１】 従来方法による半導体装置のコンタクトホー
ル形成方法を説明するための断面図である。
ル形成方法を説明するための断面図である。
【図２】 従来方法による半導体装置のコンタクトホー
ル形成方法を説明するための断面図である。
ル形成方法を説明するための断面図である。
【図３】 従来方法による半導体装置のコンタクトホー
ル形成方法を説明するための断面図である。
ル形成方法を説明するための断面図である。
【図４】 従来方法による半導体装置のコンタクトホー
ル形成方法を説明するための断面図である。
ル形成方法を説明するための断面図である。
【図５】 本発明の第１実施例による半導体装置のコン
タクトホール形成方法を説明するための断面図である。
タクトホール形成方法を説明するための断面図である。
【図６】 本発明の第１実施例による半導体装置のコン
タクトホール形成方法を説明するための断面図である。
タクトホール形成方法を説明するための断面図である。
【図７】 本発明の第１実施例による半導体装置のコン
タクトホール形成方法を説明するための断面図である。
タクトホール形成方法を説明するための断面図である。
【図８】 本発明の第１実施例による半導体装置のコン
タクトホール形成方法を説明するための断面図である。
タクトホール形成方法を説明するための断面図である。
【図９】 本発明の第１実施例による半導体装置のコン
タクトホール形成方法を説明するための断面図である。
タクトホール形成方法を説明するための断面図である。
【図１０】 本発明の第１実施例による半導体装置のコ
ンタクトホール形成方法を説明するための断面図であ
る。
ンタクトホール形成方法を説明するための断面図であ
る。
【図１１】 本発明の第１実施例による半導体装置のコ
ンタクトホール形成方法を説明するための断面図であ
る。
ンタクトホール形成方法を説明するための断面図であ
る。
【図１２】 本発明の第１実施例による半導体装置のコ
ンタクトホール形成方法を説明するための断面図であ
る。
ンタクトホール形成方法を説明するための断面図であ
る。
【図１３】 本発明の第１実施例による半導体装置のコ
ンタクトホール形成方法を説明するための断面図であ
る。
ンタクトホール形成方法を説明するための断面図であ
る。
【図１４】 本発明の第２実施例による半導体装置のコ
ンタクトホール形成方法を説明するための断面図であ
る。
ンタクトホール形成方法を説明するための断面図であ
る。
【図１５】 本発明の第２実施例による半導体装置のコ
ンタクトホール形成方法を説明するための断面図であ
る。
ンタクトホール形成方法を説明するための断面図であ
る。
【図１６】 本発明の第２実施例による半導体装置のコ
ンタクトホール形成方法を説明するための断面図であ
る。
ンタクトホール形成方法を説明するための断面図であ
る。
【図１７】 本発明の第２実施例による半導体装置のコ
ンタクトホール形成方法を説明するための断面図であ
る。
ンタクトホール形成方法を説明するための断面図であ
る。
【図１８】 本発明の第２実施例による半導体装置のコ
ンタクトホール形成方法を説明するための断面図であ
る。
ンタクトホール形成方法を説明するための断面図であ
る。
１００、２００ 半導体基板
１０２、２０２ フィールド酸化膜
１０４、２０４ ゲート酸化膜
１０９、２０９ ゲート電極
１１２、２１２ 低濃度ソース／ドレーン領域
１１４ バッファ層
１１６、２１６ エッチング保護層
１１８、２１８ スペーサー
１２２、２２２ 高濃度ソース／ドレーンイ領域
１２４、２２４ エッチング阻止層
１２６、２２６ 層間絶縁膜
１２８ａ、２２８ａ 第１コンタクトホール
１２８ｂ、２２８ｂ 第２コンタクトホール
フロントページの続き
Ｆターム(参考） 4M104 AA01 BB01 BB40 CC05 DD04
DD07 DD08 DD09 DD15 DD16
DD17 DD18 DD19 DD26 DD34
DD65 EE05 EE12 EE14 EE17
FF14 HH12 HH14 HH20
5F033 HH04 HH28 HH29 HH30 LL04
MM07 PP19 QQ04 QQ08 QQ09
QQ10 QQ11 QQ19 QQ21 QQ25
QQ28 QQ37 QQ48 QQ65 QQ73
RR04 RR05 RR06 RR08 RR14
RR15 SS10 SS13 SS15 TT02
TT08 WW02 XX01 XX02 XX03
XX04
Claims (27)
- 【請求項１】フィールド酸化膜により活性領域とフィー
ルド領域に分離された半導体基板と、 前記半導体基板の活性領域上に形成された複数個のゲー
ト電極と、 前記ゲート電極をスペーサーのない構造により作って、
前記ゲート電極間の幅を広くするためのエッチング工程
から前記ゲート電極および前記半導体基板を保護するた
めに、前記ゲート電極および前記半導体基板上に形成さ
れたエッチング保護層と、 ボーダレスコンタクト形成による前記フィールド酸化膜
の凹所を防止するために前記エッチング保護層上に積層
され、前記スペーサーのないゲート電極により幅が広く
なった前記ゲート電極間に第１コンタクトホールが形成
される空間が生ずるように形成されたエッチング阻止層
と、 前記エッチング阻止層上に形成され、前記ゲート電極間
の半導体基板表面を露出させるように前記エッチング保
護層およびエッチング阻止層を貫通する第１コンタクト
ホールおよび前記フィールド酸化膜に隣接した半導体基
板の表面と前記フィールド酸化膜の一部表面を露出させ
るように前記エッチング保護層およびエッチング阻止層
を貫通するボーダレスコンタクト用第２コンタクトホー
ルを有する層間絶縁膜とを備え、 前記ゲート電極間にスペーサーを形成することなしに、
前記ゲート電極間の拡張された幅を得るための前記第１
コンタクトホールと前記第２コンタクトホールを形成す
るエッチング工程中に、前記エッチング保護層と前記エ
ッチング阻止層が前記ゲート電極および前記半導体基板
を保護することを特徴とする半導体装置。 - 【請求項２】前記半導体基板の前記活性領域に高濃度の
ソース領域とドレーン領域をさらに含むことを特徴とす
る請求項１に記載の半導体装置。 - 【請求項３】前記フィールド酸化膜に形成された前記エ
ッチング阻止層の厚さと前記ゲート電極との間に形成さ
れたエッチング阻止層の厚さが均一であることを特徴と
する請求項１に記載の半導体装置。 - 【請求項４】前記エッチング阻止層がフィールド酸化膜
上の凹所形成を防止するための層間絶縁膜の物質と類似
する物質を含むことを特徴とする請求項１に記載の半導
体装置。 - 【請求項５】前記エッチング保護層が前記エッチング阻
止層の物質と類似する物質を含むことを特徴とする請求
項１に記載の半導体装置。 - 【請求項６】前記エッチング保護層が窒化物からなるこ
とを特徴とする請求項５に記載の半導体装置。 - 【請求項７】前記エッチング保護層が５０〜３００Å程
度の厚さで形成され、前記エッチング阻止層は１００〜
１０００Å程度の厚さで形成されたことを特徴とする請
求項６に記載の半導体装置。 - 【請求項８】前記ゲート電極を含む前記半導体基板と前
記エッチング保護層との間に形成された酸化物からなっ
たバッファ層をさらに備えることを特徴とする請求項５
に記載の半導体装置。 - 【請求項９】前記エッチング保護層は酸化物を含み、５
０〜３００Å程度の厚さであることを特徴とする請求項
１に記載の半導体装置。 - 【請求項１０】前記エッチング阻止層は３００Å以上の
厚さで形成されることを特徴とする請求項９に記載の半
導体装置。 - 【請求項１１】フィールド酸化膜により活性領域とフィ
ールド領域に分離された半導体基板の前記活性領域上に
複数個のゲート電極を形成する段階と、 前記ゲート電極および前記半導体基板上にエッチング保
護層を形成する段階と、 各ゲート電極の両側面上の前記エッチング保護層上に前
記エッチング保護層とエッチング選択比を有する物質か
らなったスペーサーを形成する段階と、 前記スペーサーを含む前記ゲート電極をマスクに利用し
てソース／ドレーンイオン注入を実施する段階と、 前記ゲート電極間に第１コンタクトホールが形成される
空間を確保するために、前記スペーサーを除去する段階
と、 前記結果物の前面にボーダレスコンタクト形成による前
記フィールド酸化膜の凹所を防止するためのエッチング
阻止層を形成する段階と、 前記エッチング阻止層上に層間絶縁膜を形成する段階
と、 前記層間絶縁膜、前記エッチング阻止層および前記エッ
チング保護層を順次にエッチングして、前記ゲート電極
間の半導体基板の表面を露出させる第１コンタクトホー
ルおよび前記フィールド酸化膜に隣接する半導体基板の
表面と前記フィールド酸化膜の一部表面を露出させるボ
ーダレスコンタクト用第２コンタクトホールを形成し、
前記フィールド領域と活性領域との間のボーダレスコン
タクトを形成する段階とを備えることを特徴とする半導
体装置のコンタクトホール形成方法。 - 【請求項１２】前記層間絶縁膜を形成する段階が酸化膜
上の凹所形成を防止するためのエッチング阻止層の物質
と類似する物質を有する層間絶縁膜を形成する段階を含
むことを特徴とする請求項１１に記載の半導体装置のコ
ンタクトホール形成方法。 - 【請求項１３】前記エッチング阻止層を形成する段階が
フィールド酸化膜に形成された前記エッチング阻止層の
厚さと前記ゲート電極との間に形成されたエッチング阻
止層の厚さが均一であるようにエッチング阻止層を形成
する段階とを含むことを特徴とする請求項１１に記載の
半導体装置のコンタクトホール形成方法。 - 【請求項１４】前記エッチング保護層が酸化物で形成さ
れ、前記スペーサーはポリシリコンで形成されることを
特徴とする請求項１１に記載の半導体装置のコンタクト
ホール形成方法。 - 【請求項１５】前記スペーサーを除去する段階は、ポリ
シリコンに対する酸化物のエッチング選択比が３０：１
であるエッチ液を利用したウェットエッチングにより実
施することを特徴とする請求項１４に記載の半導体装置
のコンタクトホール形成方法。 - 【請求項１６】前記エッチング保護層は５０〜３００Å
程度の厚さで形成することを特徴とする請求項１４に記
載の半導体装置のコンタクトホール形成方法。 - 【請求項１７】前記エッチング阻止層は窒化物を３００
Å以上の厚さに蒸着して形成することを特徴とする請求
項１１に記載の半導体装置のコンタクトホール形成方
法。 - 【請求項１８】フィールド酸化膜により活性領域とフィ
ールド領域に分離された半導体基板の前記活性領域上に
複数個のゲート電極を形成する段階と、 前記ゲート電極および前記半導体基板上にエッチング保
護層を形成する段階と、 各ゲート電極の両側面上の前記エッチング保護層上に前
記エッチング保護層とエッチング選択比を有する物質か
らなるスペーサーを形成する段階と、 前記スペーサーを含む前記ゲート電極をマスクに利用し
てソース／ドレーンイオン注入を実施する段階と、 前記スペーサーを除去する段階と、 前記エッチング保護層の物質と類似する物質を含み、前
記結果物の全面にエッチング阻止層を形成する段階と、 前記エッチング阻止層上に層間絶縁膜を形成する段階
と、 前記層間絶縁膜、前記エッチング阻止層および前記エッ
チング保護層を順次にエッチングし、前記ゲート電極間
の半導体基板の表面を露出させる第１コンタクトホール
および前記フィールド酸化膜に隣接する半導体基板の表
面と前記フィールド酸化膜の一部表面を露出させるボー
ダレスコンタクト用第２コンタクトホールを形成し、前
記フィールド領域と活性領域間のボーダレスコンタクト
を形成する段階とを備えることを特徴とする半導体装置
のコンタクトホール形成方法。 - 【請求項１９】前記エッチング保護層を形成する段階前
に、前記ゲート電極をマスクに利用してＬＤＤイオン注
入を実施する段階をさらに備えることを特徴とする請求
項１８に記載の半導体装置のコンタクトホール形成方
法。 - 【請求項２０】前記エッチング保護層を形成する段階
は、窒化物を前記ゲート電極と半導体基板上に蒸着する
段階を含み、前記スペーサーを形成する段階は前記エッ
チング保護層に酸化物を蒸着する段階とを含むことを特
徴とする請求項１８に記載の半導体装置のコンタクトホ
ール形成方法。 - 【請求項２１】前記窒化物はＳｉＮ、ＳｉＯＮおよびＢ
Ｎ群より選択されるいずれか一つであることを特徴とす
る請求項２０に記載の半導体装置のコンタクトホール形
成方法。 - 【請求項２２】前記スペーサーを除去する段階は、酸化
物に対する窒化物のエッチング選択比が２０：１である
エッチ液を利用したウェットエッチングにより実施する
ことを特徴とする請求項２０に記載の半導体装置のコン
タクトホール形成方法。 - 【請求項２３】前記エッチング保護層を形成する段階が
前記ソース／ドレーンイオン注入工程を実施する段階の
ブロッキング効果を減少させることができる厚さを有す
るエッチング保護層を形成する段階を含むことを特徴と
する請求項２０に記載の半導体装置のコンタクトホール
形成方法。 - 【請求項２４】前記エッチング保護層の厚さが約５０乃
至３００Åであることを特徴とする請求項２３に記載の
半導体装置のコンタクトホール形成方法。 - 【請求項２５】前記エッチング阻止層を形成する段階が
約１００乃至１０００Åの厚さを有するエッチング阻止
層を形成する段階を含むことを特徴とする請求項１８に
記載の半導体装置のコンタクトホール形成方法。 - 【請求項２６】前記窒化物を蒸着してエッチング保護層
を形成する段階前に、前記ゲート電極と前記半導体基板
に酸化物を蒸着してバッファ層を形成する段階をさらに
含むことを特徴とする請求項２０に記載の半導体装置の
コンタクトホール形成方法。 - 【請求項２７】前記バッファ層は３０〜１００Å程度の
厚さに形成することを特徴とする請求項２６に記載の半
導体装置のコンタクトホール形成方法。
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