JPS5880870A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5880870A JPS5880870A JP56180099A JP18009981A JPS5880870A JP S5880870 A JPS5880870 A JP S5880870A JP 56180099 A JP56180099 A JP 56180099A JP 18009981 A JP18009981 A JP 18009981A JP S5880870 A JPS5880870 A JP S5880870A
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- JP
- Japan
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- film
- oxide film
- polysilicon film
- polysilicon
- gate
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- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体装置の製造方法に関し、特に二重シ
リコンゲート構造電界効果型の不揮発性半導体装置にお
ける記憶保持特性等め信頼性の向上を図るため、ゲート
とソース、ドレインとのセルフアライメント工程の改良
を行った半導体装置の製造方法に関するものである。
リコンゲート構造電界効果型の不揮発性半導体装置にお
ける記憶保持特性等め信頼性の向上を図るため、ゲート
とソース、ドレインとのセルフアライメント工程の改良
を行った半導体装置の製造方法に関するものである。
従来、不揮発性半導体装置の製造においては、ポリシリ
コンの二層ゲートとソース、ドレインとのセルフアライ
メント工程が一般的に用いられている。即ち、第１図は
それぞれ従来方法による二重シリコンゲート構造電界効
果型の不揮発性半導体装置の製造各工程での状態を示す
。従来の方法では、まずシリコン基板（１）上にゲート
酸化膜（２）、第１のゲートとしてのポリシリコン膜（
３）、層間酸化膜（４）及び第２のゲートとしてのポリ
シリコン膜（５）を順次形成した後、＄２のポリシリコ
ン膜（２）上にレジストマスク（６１を形成し、素子を
第１図＋１１１に示すような構造にする。次に第２のポ
リシリコン膜（５）を通常ＣＦ４ガスを用いたドライエ
ツチングにより、その下側の層間酸化膜（４）をフッ酸
系エツチングＤｉ用いた湿式エツチングにより順次パタ
ーニングし、次にその下側の第１ポリシリコン膜（３）
をＣＦ４ガスを用いたドライエツチングにより、さらに
その下側のゲート酸化膜（２）を再度フッ酸系エツチン
グ液を用いた湿式エツチングにより順次パターニングし
、二重ゲート部ｕ３を第１図（ｂ）に示すような構造に
形成する。そしてレジストマスク（６）を除去し、イオ
ン注入法あるいはリン拡散法によって基板（１）にソー
スｍ （７１及びドレイン部（８）を形成する。その後
ソース部（７）及びドレイン部（８）上に酸化膜（９）
を被覆形成し、こ−の素子をさらにリンガラス膜（１ω
で覆う。このようにして第１図（Ｃ）＃こ示す構造の半
導体装置か形成される。
コンの二層ゲートとソース、ドレインとのセルフアライ
メント工程が一般的に用いられている。即ち、第１図は
それぞれ従来方法による二重シリコンゲート構造電界効
果型の不揮発性半導体装置の製造各工程での状態を示す
。従来の方法では、まずシリコン基板（１）上にゲート
酸化膜（２）、第１のゲートとしてのポリシリコン膜（
３）、層間酸化膜（４）及び第２のゲートとしてのポリ
シリコン膜（５）を順次形成した後、＄２のポリシリコ
ン膜（２）上にレジストマスク（６１を形成し、素子を
第１図＋１１１に示すような構造にする。次に第２のポ
リシリコン膜（５）を通常ＣＦ４ガスを用いたドライエ
ツチングにより、その下側の層間酸化膜（４）をフッ酸
系エツチングＤｉ用いた湿式エツチングにより順次パタ
ーニングし、次にその下側の第１ポリシリコン膜（３）
をＣＦ４ガスを用いたドライエツチングにより、さらに
その下側のゲート酸化膜（２）を再度フッ酸系エツチン
グ液を用いた湿式エツチングにより順次パターニングし
、二重ゲート部ｕ３を第１図（ｂ）に示すような構造に
形成する。そしてレジストマスク（６）を除去し、イオ
ン注入法あるいはリン拡散法によって基板（１）にソー
スｍ （７１及びドレイン部（８）を形成する。その後
ソース部（７）及びドレイン部（８）上に酸化膜（９）
を被覆形成し、こ−の素子をさらにリンガラス膜（１ω
で覆う。このようにして第１図（Ｃ）＃こ示す構造の半
導体装置か形成される。
しかるにこのような従来方法では、例えばダイナミック
ＲＡＭ、スタティックＲＡＭ等の製造に用いられる通常
の一層ポリシリコン膜ゲートとソース、ドレインとのセ
ルフアライメント方法とは違った信頼性上の問題を有す
る。即ち、不揮発性半導体装置においては、２層のポリ
シリコン膜（３）（５）をゲートとして必要とし、第１
鳩目のポリシリコン膜（３）に電荷を記憶保持させるこ
とが特徴であることから、薯１層と第２層のポリシリコ
ン膜（３）（５）間のｊ−１絶縁膜（４）が質的に極め
て事要であるか、従来方法では、各層＋２１ ＋３１
＋４１ ＋５１を順次違ったエツチング方法でパターニ
ングするため、でき上かった二重ゲート部α３の構造は
第１図（ｄ）に示すようにその層間酸化膜（４）のパタ
ーン端がポリシリコン膜（３）（５）のパターン端より
内方に後退している。その結果、両ポリシリコン膜＋３
１ ＋５１間は後工程の酸化膜（９）で少しおおわれる
が、該両膜ｆ３１ ＋５１間にはリンガラス膜ｆ１１か
侵入し、このことは二重ゲート＋３１ ＋５１間の絶縁
特性を劣悪化さ−せ、第１のポリシリコン膜（３）の電
荷保持特性を劣悪なものとし、素子の品質を低下させる
。
ＲＡＭ、スタティックＲＡＭ等の製造に用いられる通常
の一層ポリシリコン膜ゲートとソース、ドレインとのセ
ルフアライメント方法とは違った信頼性上の問題を有す
る。即ち、不揮発性半導体装置においては、２層のポリ
シリコン膜（３）（５）をゲートとして必要とし、第１
鳩目のポリシリコン膜（３）に電荷を記憶保持させるこ
とが特徴であることから、薯１層と第２層のポリシリコ
ン膜（３）（５）間のｊ−１絶縁膜（４）が質的に極め
て事要であるか、従来方法では、各層＋２１ ＋３１
＋４１ ＋５１を順次違ったエツチング方法でパターニ
ングするため、でき上かった二重ゲート部α３の構造は
第１図（ｄ）に示すようにその層間酸化膜（４）のパタ
ーン端がポリシリコン膜（３）（５）のパターン端より
内方に後退している。その結果、両ポリシリコン膜＋３
１ ＋５１間は後工程の酸化膜（９）で少しおおわれる
が、該両膜ｆ３１ ＋５１間にはリンガラス膜ｆ１１か
侵入し、このことは二重ゲート＋３１ ＋５１間の絶縁
特性を劣悪化さ−せ、第１のポリシリコン膜（３）の電
荷保持特性を劣悪なものとし、素子の品質を低下させる
。
この発明は以上のような従来の間鎗点に鑑みてなされた
もので、二重シリコンゲート構造電界効果型の不揮発性
半導体装置の製造方法において、二重ゲート構造のパタ
ーニング後でかつソース。
もので、二重シリコンゲート構造電界効果型の不揮発性
半導体装置の製造方法において、二重ゲート構造のパタ
ーニング後でかつソース。
レレイン形成前に、第１．第２のポリシリコン膜及び層
間酸化膜からなる二重ゲート部のパターン形状を改良す
るための酸化膜を形成することにより、記憶保持特性等
の信頼性の向上を図れるようにした半導体装置の製造方
法を提供することを目的としている。
間酸化膜からなる二重ゲート部のパターン形状を改良す
るための酸化膜を形成することにより、記憶保持特性等
の信頼性の向上を図れるようにした半導体装置の製造方
法を提供することを目的としている。
以下本発明の一実施例を図について説明する。
第２図は本発明の一実施例方法による二重シリコンゲー
ト構造電界効果型の不揮発性半導体装置の製造各工程で
の状態を示す。この製造方法では、まずシリコン基板（
１）上に各層＋２１ ＋３１ ＋４１ （５１を形成す
る。
ト構造電界効果型の不揮発性半導体装置の製造各工程で
の状態を示す。この製造方法では、まずシリコン基板（
１）上に各層＋２１ ＋３１ ＋４１ （５１を形成す
る。
即ちシリコン基板（１）上に熱酸化法により膜厚６００
又のゲート酸化膜（２）を形成し、このゲート酸化膜（
２）上に６３０℃におけるシラン（Ｓ ｉ Ｈ４）とフ
オスヒン（ＰＨｓ）との熱分解を利用した減圧ＣＶＤ法
により膜厚３５００ Ｘ、の第１のポリシリコン膜（３
）を形成する。そしてこの第１のポリシリコン膜（３）
上に熱酸化法により膜厚８００久の層間酸化膜（４）を
形成し、この層間酸化膜（４）上に上述の減圧ＣＶＤ法
によ゛り膜厚４０００ Ａの第２のポリシリコン膜（５
）を形成する。
又のゲート酸化膜（２）を形成し、このゲート酸化膜（
２）上に６３０℃におけるシラン（Ｓ ｉ Ｈ４）とフ
オスヒン（ＰＨｓ）との熱分解を利用した減圧ＣＶＤ法
により膜厚３５００ Ｘ、の第１のポリシリコン膜（３
）を形成する。そしてこの第１のポリシリコン膜（３）
上に熱酸化法により膜厚８００久の層間酸化膜（４）を
形成し、この層間酸化膜（４）上に上述の減圧ＣＶＤ法
によ゛り膜厚４０００ Ａの第２のポリシリコン膜（５
）を形成する。
次にこのようにして形成した各層（３１＋４１１５１を
第２図（ａｌに示すような所定のパターン形状に順次パ
ターニングする。即ち、まず第２のポリシリコン膜ｔｅ
ｌ上にレジストマスク（６）を形成し、この第２のポリ
シリコン膜（５）をＣＦ、ガスプラズマを用いたドライ
エツチングによってパターニングし、次にその下側の層
間酸化膜（４）を比率６：１のフッ酸系水溶液を用いた
湿式エツチングによってパターニングし、さらに層間酸
化膜（４）の下側の第１のポリシリコン膜（３）を上記
ドライエツチングによってパターニングした後、上記レ
ジストマスク（６）を酸素プラズマによって除去する。
第２図（ａｌに示すような所定のパターン形状に順次パ
ターニングする。即ち、まず第２のポリシリコン膜ｔｅ
ｌ上にレジストマスク（６）を形成し、この第２のポリ
シリコン膜（５）をＣＦ、ガスプラズマを用いたドライ
エツチングによってパターニングし、次にその下側の層
間酸化膜（４）を比率６：１のフッ酸系水溶液を用いた
湿式エツチングによってパターニングし、さらに層間酸
化膜（４）の下側の第１のポリシリコン膜（３）を上記
ドライエツチングによってパターニングした後、上記レ
ジストマスク（６）を酸素プラズマによって除去する。
そしてレジストマスク（６）を除去した素子を１１００
℃、 ＨＣｌ２ ％の乾燥酸素雰囲気中に２０分間装い
て酸化を行なう。これによって第２のポリシリコン膜（
５）上及び露出した第１のポリシリコン膜（３）の端部
上には膜厚的１０００１の第１の酸化膜０１１が形成さ
れ、第１と第２のポリシリコン膜＋３１１５１間の凹部
（ｌりはこの酸化膜ＯＢによってほぼ充填されて二重ゲ
ート部ａ腸のパターン形状は改良されるが、基板（１）
上のゲート酸化膜（３）は約７００又にしか増加しない
。
℃、 ＨＣｌ２ ％の乾燥酸素雰囲気中に２０分間装い
て酸化を行なう。これによって第２のポリシリコン膜（
５）上及び露出した第１のポリシリコン膜（３）の端部
上には膜厚的１０００１の第１の酸化膜０１１が形成さ
れ、第１と第２のポリシリコン膜＋３１１５１間の凹部
（ｌりはこの酸化膜ＯＢによってほぼ充填されて二重ゲ
ート部ａ腸のパターン形状は改良されるが、基板（１）
上のゲート酸化膜（３）は約７００又にしか増加しない
。
その後、基板ｆｉｔ ｉｃ １６０ ＫｅＶ、−イオン
数４×１♂２ ｃｍ のヒ素イオン注入を行ない（第２図１ｄｌ参照
）。
数４×１♂２ ｃｍ のヒ素イオン注入を行ない（第２図１ｄｌ参照
）。
それを１０５０℃の窒素雰囲内に２時間置き、窒素中処
理を行なって基板（１）にソース部（７）とドレイン部
（８）とを形成する。そして最後に従来方法と同様の方
法により、基板（１）上にソース部（７）、ドレイン部
（８）及び第ｌの酸化膜（１υを被覆して第２の酸化膜
（９）及びリンガラス膜１１ωを形成する。このように
すれは第２図（Ｃ）に示す構造の半導体装置を製造する
ことかできる。
理を行なって基板（１）にソース部（７）とドレイン部
（８）とを形成する。そして最後に従来方法と同様の方
法により、基板（１）上にソース部（７）、ドレイン部
（８）及び第ｌの酸化膜（１υを被覆して第２の酸化膜
（９）及びリンガラス膜１１ωを形成する。このように
すれは第２図（Ｃ）に示す構造の半導体装置を製造する
ことかできる。
以上のような本実施例の製造方法では、第２のポリシリ
コン膜（５１，１−間酸化膜（４）及び第１のポリシリ
コン膜（３）のパターニングを行なった後、酸化Ｍ （
１１） ＋形成して二重ゲート部α３のパターン形状の
改良を行なうようにしたので、リンガラス膜ｉ１１は第
２図１ｄｌに示す形状となり、第１．第２のポリシリコ
ン膜＋３１ ＋５１間にはほとんど侵入しない。このこ
とは走査型電子顕微鏡（ＳＥＭ）による新曲形状観察に
よって確かめられている。従って第１．第２のポリシリ
コン膜ｆ３） １５１間の階間絶縁膜（４）の耐比は従
来品の６５Ｖから８５Ｖに上昇し、その結果、電荷保持
特性等の信頼性は大きく改善され、３２にビット不揮発
性メモリへの適用では良好な結果を示した。
コン膜（５１，１−間酸化膜（４）及び第１のポリシリ
コン膜（３）のパターニングを行なった後、酸化Ｍ （
１１） ＋形成して二重ゲート部α３のパターン形状の
改良を行なうようにしたので、リンガラス膜ｉ１１は第
２図１ｄｌに示す形状となり、第１．第２のポリシリコ
ン膜＋３１ ＋５１間にはほとんど侵入しない。このこ
とは走査型電子顕微鏡（ＳＥＭ）による新曲形状観察に
よって確かめられている。従って第１．第２のポリシリ
コン膜ｆ３） １５１間の階間絶縁膜（４）の耐比は従
来品の６５Ｖから８５Ｖに上昇し、その結果、電荷保持
特性等の信頼性は大きく改善され、３２にビット不揮発
性メモリへの適用では良好な結果を示した。
なお本党明は上記実施例に限疋されるものではなく、例
えばゲート酸化膜（２）は二組ゲートのパターニング時
にエツチングを行なうようにしてもよく、又パターン形
状改良のための熱酸化後にエツ≠ングそ行なうようにし
てもよい。
えばゲート酸化膜（２）は二組ゲートのパターニング時
にエツチングを行なうようにしてもよく、又パターン形
状改良のための熱酸化後にエツ≠ングそ行なうようにし
てもよい。
以上のように本発明に係る単導体装置の製造方法によれ
ば、二重シリコンゲート構造電界効果型の不揮発性半導
体装置の製造方法において、二車ゲート構造のパターニ
ング後でかつソース、ドレイン形成前に、第１．第２の
ポリシリコン膜及び）−間酸化膜から二重ゲート部のパ
ターン形状を改良するための酸化膜を形成するようにし
たので、記憶保持特性等の信頼性を大きく向上できる効
果がある。
ば、二重シリコンゲート構造電界効果型の不揮発性半導
体装置の製造方法において、二車ゲート構造のパターニ
ング後でかつソース、ドレイン形成前に、第１．第２の
ポリシリコン膜及び）−間酸化膜から二重ゲート部のパ
ターン形状を改良するための酸化膜を形成するようにし
たので、記憶保持特性等の信頼性を大きく向上できる効
果がある。
実施例方法による半導体装置の製造各工程での断圓図で
ある。 は）・・・シリコン基板、（２）・・・ゲート酸化膜、
（３）・・・第１のポリシリコン膜、（４）・・・層間
酸化膜、（５）・・・第２のポリシリコン膜、（７）・
・・ソース部、（８）・・・ドレイン部、（９）・・・
第２の酸化膜、ＩＩ・・・リンガラス族、０ト・・第１
の酸化膜、０ト・・二重ゲート部。 なお図中、同一符号は同−又は相当部分を示す。 代理人 為野信− 第１図 第１図 第２図
ある。 は）・・・シリコン基板、（２）・・・ゲート酸化膜、
（３）・・・第１のポリシリコン膜、（４）・・・層間
酸化膜、（５）・・・第２のポリシリコン膜、（７）・
・・ソース部、（８）・・・ドレイン部、（９）・・・
第２の酸化膜、ＩＩ・・・リンガラス族、０ト・・第１
の酸化膜、０ト・・二重ゲート部。 なお図中、同一符号は同−又は相当部分を示す。 代理人 為野信− 第１図 第１図 第２図
Claims (1)
- （１）二重シリコンゲート構造電界効果型の不揮発性の
半導体装置の製造方法であって、シリコン基板上にゲー
ト酸化膜、第１のポリシリコン膜１層間酸化膜及び１８
２のポリシリコン膜を形成する工程と、上記第２のポリ
シリコン膜９層間酸化膜及び第１のポリシリコン膜を所
定のパターン形状に形成する工程と、上記第１．！＋１
２のポリシリコン膜及び層間酸化膜からなる二重ゲート
部のパターン形状を改良するため上記層間酸化膜の側面
を覆って＊ｉの酸化膜を形成する工程と、上記シリコン
基板にソース部とドレイン部と゛を形成する工程と、上
記シリコン基板上に上記二重ゲート部、ソース部及びド
レイン部を覆って第２の酸化膜及びリンガラス膜を形成
する工程とからなる特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180099A JPS5880870A (ja) | 1981-11-09 | 1981-11-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180099A JPS5880870A (ja) | 1981-11-09 | 1981-11-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5880870A true JPS5880870A (ja) | 1983-05-16 |
| JPS6312388B2 JPS6312388B2 (ja) | 1988-03-18 |
Family
ID=16077408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56180099A Granted JPS5880870A (ja) | 1981-11-09 | 1981-11-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5880870A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2670951A1 (fr) * | 1990-12-21 | 1992-06-26 | Samsung Electronics Co Ltd | Dispositif de memoire a semiconducteurs non-volatile et procede de fabrication de celui-ci. |
| US5491100A (en) * | 1992-11-23 | 1996-02-13 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device having a contact window structure |
-
1981
- 1981-11-09 JP JP56180099A patent/JPS5880870A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2670951A1 (fr) * | 1990-12-21 | 1992-06-26 | Samsung Electronics Co Ltd | Dispositif de memoire a semiconducteurs non-volatile et procede de fabrication de celui-ci. |
| US5491100A (en) * | 1992-11-23 | 1996-02-13 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device having a contact window structure |
| US5751048A (en) * | 1992-11-23 | 1998-05-12 | Samsung Electronics Co., Ltd. | Semiconductor device having a contact window structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6312388B2 (ja) | 1988-03-18 |
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