JPS5880870A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5880870A JPS5880870A JP56180099A JP18009981A JPS5880870A JP S5880870 A JPS5880870 A JP S5880870A JP 56180099 A JP56180099 A JP 56180099A JP 18009981 A JP18009981 A JP 18009981A JP S5880870 A JPS5880870 A JP S5880870A
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- JP
- Japan
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- film
- oxide film
- polysilicon film
- polysilicon
- gate
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体装置の製造方法に関し、特に二重シ
リコンゲート構造電界効果型の不揮発性半導体装置にお
ける記憶保持特性等め信頼性の向上を図るため、ゲート
とソース、ドレインとのセルフアライメント工程の改良
を行った半導体装置の製造方法に関するものである。
リコンゲート構造電界効果型の不揮発性半導体装置にお
ける記憶保持特性等め信頼性の向上を図るため、ゲート
とソース、ドレインとのセルフアライメント工程の改良
を行った半導体装置の製造方法に関するものである。
従来、不揮発性半導体装置の製造においては、ポリシリ
コンの二層ゲートとソース、ドレインとのセルフアライ
メント工程が一般的に用いられている。即ち、第1図は
それぞれ従来方法による二重シリコンゲート構造電界効
果型の不揮発性半導体装置の製造各工程での状態を示す
。従来の方法では、まずシリコン基板(1)上にゲート
酸化膜(2)、第1のゲートとしてのポリシリコン膜(
3)、層間酸化膜(4)及び第2のゲートとしてのポリ
シリコン膜(5)を順次形成した後、$2のポリシリコ
ン膜(2)上にレジストマスク(61を形成し、素子を
第1図+111に示すような構造にする。次に第2のポ
リシリコン膜(5)を通常CF4ガスを用いたドライエ
ツチングにより、その下側の層間酸化膜(4)をフッ酸
系エツチングDi用いた湿式エツチングにより順次パタ
ーニングし、次にその下側の第1ポリシリコン膜(3)
をCF4ガスを用いたドライエツチングにより、さらに
その下側のゲート酸化膜(2)を再度フッ酸系エツチン
グ液を用いた湿式エツチングにより順次パターニングし
、二重ゲート部u3を第1図(b)に示すような構造に
形成する。そしてレジストマスク(6)を除去し、イオ
ン注入法あるいはリン拡散法によって基板(1)にソー
スm (71及びドレイン部(8)を形成する。その後
ソース部(7)及びドレイン部(8)上に酸化膜(9)
を被覆形成し、こ−の素子をさらにリンガラス膜(1ω
で覆う。このようにして第1図(C)#こ示す構造の半
導体装置か形成される。
コンの二層ゲートとソース、ドレインとのセルフアライ
メント工程が一般的に用いられている。即ち、第1図は
それぞれ従来方法による二重シリコンゲート構造電界効
果型の不揮発性半導体装置の製造各工程での状態を示す
。従来の方法では、まずシリコン基板(1)上にゲート
酸化膜(2)、第1のゲートとしてのポリシリコン膜(
3)、層間酸化膜(4)及び第2のゲートとしてのポリ
シリコン膜(5)を順次形成した後、$2のポリシリコ
ン膜(2)上にレジストマスク(61を形成し、素子を
第1図+111に示すような構造にする。次に第2のポ
リシリコン膜(5)を通常CF4ガスを用いたドライエ
ツチングにより、その下側の層間酸化膜(4)をフッ酸
系エツチングDi用いた湿式エツチングにより順次パタ
ーニングし、次にその下側の第1ポリシリコン膜(3)
をCF4ガスを用いたドライエツチングにより、さらに
その下側のゲート酸化膜(2)を再度フッ酸系エツチン
グ液を用いた湿式エツチングにより順次パターニングし
、二重ゲート部u3を第1図(b)に示すような構造に
形成する。そしてレジストマスク(6)を除去し、イオ
ン注入法あるいはリン拡散法によって基板(1)にソー
スm (71及びドレイン部(8)を形成する。その後
ソース部(7)及びドレイン部(8)上に酸化膜(9)
を被覆形成し、こ−の素子をさらにリンガラス膜(1ω
で覆う。このようにして第1図(C)#こ示す構造の半
導体装置か形成される。
しかるにこのような従来方法では、例えばダイナミック
RAM、スタティックRAM等の製造に用いられる通常
の一層ポリシリコン膜ゲートとソース、ドレインとのセ
ルフアライメント方法とは違った信頼性上の問題を有す
る。即ち、不揮発性半導体装置においては、2層のポリ
シリコン膜(3)(5)をゲートとして必要とし、第1
鳩目のポリシリコン膜(3)に電荷を記憶保持させるこ
とが特徴であることから、薯1層と第2層のポリシリコ
ン膜(3)(5)間のj−1絶縁膜(4)が質的に極め
て事要であるか、従来方法では、各層+21 +31
+41 +51を順次違ったエツチング方法でパターニ
ングするため、でき上かった二重ゲート部α3の構造は
第1図(d)に示すようにその層間酸化膜(4)のパタ
ーン端がポリシリコン膜(3)(5)のパターン端より
内方に後退している。その結果、両ポリシリコン膜+3
1 +51間は後工程の酸化膜(9)で少しおおわれる
が、該両膜f31 +51間にはリンガラス膜f11か
侵入し、このことは二重ゲート+31 +51間の絶縁
特性を劣悪化さ−せ、第1のポリシリコン膜(3)の電
荷保持特性を劣悪なものとし、素子の品質を低下させる
。
RAM、スタティックRAM等の製造に用いられる通常
の一層ポリシリコン膜ゲートとソース、ドレインとのセ
ルフアライメント方法とは違った信頼性上の問題を有す
る。即ち、不揮発性半導体装置においては、2層のポリ
シリコン膜(3)(5)をゲートとして必要とし、第1
鳩目のポリシリコン膜(3)に電荷を記憶保持させるこ
とが特徴であることから、薯1層と第2層のポリシリコ
ン膜(3)(5)間のj−1絶縁膜(4)が質的に極め
て事要であるか、従来方法では、各層+21 +31
+41 +51を順次違ったエツチング方法でパターニ
ングするため、でき上かった二重ゲート部α3の構造は
第1図(d)に示すようにその層間酸化膜(4)のパタ
ーン端がポリシリコン膜(3)(5)のパターン端より
内方に後退している。その結果、両ポリシリコン膜+3
1 +51間は後工程の酸化膜(9)で少しおおわれる
が、該両膜f31 +51間にはリンガラス膜f11か
侵入し、このことは二重ゲート+31 +51間の絶縁
特性を劣悪化さ−せ、第1のポリシリコン膜(3)の電
荷保持特性を劣悪なものとし、素子の品質を低下させる
。
この発明は以上のような従来の間鎗点に鑑みてなされた
もので、二重シリコンゲート構造電界効果型の不揮発性
半導体装置の製造方法において、二重ゲート構造のパタ
ーニング後でかつソース。
もので、二重シリコンゲート構造電界効果型の不揮発性
半導体装置の製造方法において、二重ゲート構造のパタ
ーニング後でかつソース。
レレイン形成前に、第1.第2のポリシリコン膜及び層
間酸化膜からなる二重ゲート部のパターン形状を改良す
るための酸化膜を形成することにより、記憶保持特性等
の信頼性の向上を図れるようにした半導体装置の製造方
法を提供することを目的としている。
間酸化膜からなる二重ゲート部のパターン形状を改良す
るための酸化膜を形成することにより、記憶保持特性等
の信頼性の向上を図れるようにした半導体装置の製造方
法を提供することを目的としている。
以下本発明の一実施例を図について説明する。
第2図は本発明の一実施例方法による二重シリコンゲー
ト構造電界効果型の不揮発性半導体装置の製造各工程で
の状態を示す。この製造方法では、まずシリコン基板(
1)上に各層+21 +31 +41 (51を形成す
る。
ト構造電界効果型の不揮発性半導体装置の製造各工程で
の状態を示す。この製造方法では、まずシリコン基板(
1)上に各層+21 +31 +41 (51を形成す
る。
即ちシリコン基板(1)上に熱酸化法により膜厚600
又のゲート酸化膜(2)を形成し、このゲート酸化膜(
2)上に630℃におけるシラン(S i H4)とフ
オスヒン(PHs)との熱分解を利用した減圧CVD法
により膜厚3500 X、の第1のポリシリコン膜(3
)を形成する。そしてこの第1のポリシリコン膜(3)
上に熱酸化法により膜厚800久の層間酸化膜(4)を
形成し、この層間酸化膜(4)上に上述の減圧CVD法
によ゛り膜厚4000 Aの第2のポリシリコン膜(5
)を形成する。
又のゲート酸化膜(2)を形成し、このゲート酸化膜(
2)上に630℃におけるシラン(S i H4)とフ
オスヒン(PHs)との熱分解を利用した減圧CVD法
により膜厚3500 X、の第1のポリシリコン膜(3
)を形成する。そしてこの第1のポリシリコン膜(3)
上に熱酸化法により膜厚800久の層間酸化膜(4)を
形成し、この層間酸化膜(4)上に上述の減圧CVD法
によ゛り膜厚4000 Aの第2のポリシリコン膜(5
)を形成する。
次にこのようにして形成した各層(31+41151を
第2図(alに示すような所定のパターン形状に順次パ
ターニングする。即ち、まず第2のポリシリコン膜te
l上にレジストマスク(6)を形成し、この第2のポリ
シリコン膜(5)をCF、ガスプラズマを用いたドライ
エツチングによってパターニングし、次にその下側の層
間酸化膜(4)を比率6:1のフッ酸系水溶液を用いた
湿式エツチングによってパターニングし、さらに層間酸
化膜(4)の下側の第1のポリシリコン膜(3)を上記
ドライエツチングによってパターニングした後、上記レ
ジストマスク(6)を酸素プラズマによって除去する。
第2図(alに示すような所定のパターン形状に順次パ
ターニングする。即ち、まず第2のポリシリコン膜te
l上にレジストマスク(6)を形成し、この第2のポリ
シリコン膜(5)をCF、ガスプラズマを用いたドライ
エツチングによってパターニングし、次にその下側の層
間酸化膜(4)を比率6:1のフッ酸系水溶液を用いた
湿式エツチングによってパターニングし、さらに層間酸
化膜(4)の下側の第1のポリシリコン膜(3)を上記
ドライエツチングによってパターニングした後、上記レ
ジストマスク(6)を酸素プラズマによって除去する。
そしてレジストマスク(6)を除去した素子を1100
℃、 HCl2 %の乾燥酸素雰囲気中に20分間装い
て酸化を行なう。これによって第2のポリシリコン膜(
5)上及び露出した第1のポリシリコン膜(3)の端部
上には膜厚的10001の第1の酸化膜011が形成さ
れ、第1と第2のポリシリコン膜+31151間の凹部
(lりはこの酸化膜OBによってほぼ充填されて二重ゲ
ート部a腸のパターン形状は改良されるが、基板(1)
上のゲート酸化膜(3)は約700又にしか増加しない
。
℃、 HCl2 %の乾燥酸素雰囲気中に20分間装い
て酸化を行なう。これによって第2のポリシリコン膜(
5)上及び露出した第1のポリシリコン膜(3)の端部
上には膜厚的10001の第1の酸化膜011が形成さ
れ、第1と第2のポリシリコン膜+31151間の凹部
(lりはこの酸化膜OBによってほぼ充填されて二重ゲ
ート部a腸のパターン形状は改良されるが、基板(1)
上のゲート酸化膜(3)は約700又にしか増加しない
。
その後、基板fit ic 160 KeV、−イオン
数4×1♂2 cm のヒ素イオン注入を行ない(第2図1dl参照
)。
数4×1♂2 cm のヒ素イオン注入を行ない(第2図1dl参照
)。
それを1050℃の窒素雰囲内に2時間置き、窒素中処
理を行なって基板(1)にソース部(7)とドレイン部
(8)とを形成する。そして最後に従来方法と同様の方
法により、基板(1)上にソース部(7)、ドレイン部
(8)及び第lの酸化膜(1υを被覆して第2の酸化膜
(9)及びリンガラス膜11ωを形成する。このように
すれは第2図(C)に示す構造の半導体装置を製造する
ことかできる。
理を行なって基板(1)にソース部(7)とドレイン部
(8)とを形成する。そして最後に従来方法と同様の方
法により、基板(1)上にソース部(7)、ドレイン部
(8)及び第lの酸化膜(1υを被覆して第2の酸化膜
(9)及びリンガラス膜11ωを形成する。このように
すれは第2図(C)に示す構造の半導体装置を製造する
ことかできる。
以上のような本実施例の製造方法では、第2のポリシリ
コン膜(51,1−間酸化膜(4)及び第1のポリシリ
コン膜(3)のパターニングを行なった後、酸化M (
11) +形成して二重ゲート部α3のパターン形状の
改良を行なうようにしたので、リンガラス膜i11は第
2図1dlに示す形状となり、第1.第2のポリシリコ
ン膜+31 +51間にはほとんど侵入しない。このこ
とは走査型電子顕微鏡(SEM)による新曲形状観察に
よって確かめられている。従って第1.第2のポリシリ
コン膜f3) 151間の階間絶縁膜(4)の耐比は従
来品の65Vから85Vに上昇し、その結果、電荷保持
特性等の信頼性は大きく改善され、32にビット不揮発
性メモリへの適用では良好な結果を示した。
コン膜(51,1−間酸化膜(4)及び第1のポリシリ
コン膜(3)のパターニングを行なった後、酸化M (
11) +形成して二重ゲート部α3のパターン形状の
改良を行なうようにしたので、リンガラス膜i11は第
2図1dlに示す形状となり、第1.第2のポリシリコ
ン膜+31 +51間にはほとんど侵入しない。このこ
とは走査型電子顕微鏡(SEM)による新曲形状観察に
よって確かめられている。従って第1.第2のポリシリ
コン膜f3) 151間の階間絶縁膜(4)の耐比は従
来品の65Vから85Vに上昇し、その結果、電荷保持
特性等の信頼性は大きく改善され、32にビット不揮発
性メモリへの適用では良好な結果を示した。
なお本党明は上記実施例に限疋されるものではなく、例
えばゲート酸化膜(2)は二組ゲートのパターニング時
にエツチングを行なうようにしてもよく、又パターン形
状改良のための熱酸化後にエツ≠ングそ行なうようにし
てもよい。
えばゲート酸化膜(2)は二組ゲートのパターニング時
にエツチングを行なうようにしてもよく、又パターン形
状改良のための熱酸化後にエツ≠ングそ行なうようにし
てもよい。
以上のように本発明に係る単導体装置の製造方法によれ
ば、二重シリコンゲート構造電界効果型の不揮発性半導
体装置の製造方法において、二車ゲート構造のパターニ
ング後でかつソース、ドレイン形成前に、第1.第2の
ポリシリコン膜及び)−間酸化膜から二重ゲート部のパ
ターン形状を改良するための酸化膜を形成するようにし
たので、記憶保持特性等の信頼性を大きく向上できる効
果がある。
ば、二重シリコンゲート構造電界効果型の不揮発性半導
体装置の製造方法において、二車ゲート構造のパターニ
ング後でかつソース、ドレイン形成前に、第1.第2の
ポリシリコン膜及び)−間酸化膜から二重ゲート部のパ
ターン形状を改良するための酸化膜を形成するようにし
たので、記憶保持特性等の信頼性を大きく向上できる効
果がある。
実施例方法による半導体装置の製造各工程での断圓図で
ある。 は)・・・シリコン基板、(2)・・・ゲート酸化膜、
(3)・・・第1のポリシリコン膜、(4)・・・層間
酸化膜、(5)・・・第2のポリシリコン膜、(7)・
・・ソース部、(8)・・・ドレイン部、(9)・・・
第2の酸化膜、II・・・リンガラス族、0ト・・第1
の酸化膜、0ト・・二重ゲート部。 なお図中、同一符号は同−又は相当部分を示す。 代理人 為野信− 第1図 第1図 第2図
ある。 は)・・・シリコン基板、(2)・・・ゲート酸化膜、
(3)・・・第1のポリシリコン膜、(4)・・・層間
酸化膜、(5)・・・第2のポリシリコン膜、(7)・
・・ソース部、(8)・・・ドレイン部、(9)・・・
第2の酸化膜、II・・・リンガラス族、0ト・・第1
の酸化膜、0ト・・二重ゲート部。 なお図中、同一符号は同−又は相当部分を示す。 代理人 為野信− 第1図 第1図 第2図
Claims (1)
- (1)二重シリコンゲート構造電界効果型の不揮発性の
半導体装置の製造方法であって、シリコン基板上にゲー
ト酸化膜、第1のポリシリコン膜1層間酸化膜及び18
2のポリシリコン膜を形成する工程と、上記第2のポリ
シリコン膜9層間酸化膜及び第1のポリシリコン膜を所
定のパターン形状に形成する工程と、上記第1.!+1
2のポリシリコン膜及び層間酸化膜からなる二重ゲート
部のパターン形状を改良するため上記層間酸化膜の側面
を覆って*iの酸化膜を形成する工程と、上記シリコン
基板にソース部とドレイン部と゛を形成する工程と、上
記シリコン基板上に上記二重ゲート部、ソース部及びド
レイン部を覆って第2の酸化膜及びリンガラス膜を形成
する工程とからなる特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56180099A JPS5880870A (ja) | 1981-11-09 | 1981-11-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56180099A JPS5880870A (ja) | 1981-11-09 | 1981-11-09 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5880870A true JPS5880870A (ja) | 1983-05-16 |
JPS6312388B2 JPS6312388B2 (ja) | 1988-03-18 |
Family
ID=16077408
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56180099A Granted JPS5880870A (ja) | 1981-11-09 | 1981-11-09 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5880870A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2670951A1 (fr) * | 1990-12-21 | 1992-06-26 | Samsung Electronics Co Ltd | Dispositif de memoire a semiconducteurs non-volatile et procede de fabrication de celui-ci. |
US5491100A (en) * | 1992-11-23 | 1996-02-13 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device having a contact window structure |
-
1981
- 1981-11-09 JP JP56180099A patent/JPS5880870A/ja active Granted
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2670951A1 (fr) * | 1990-12-21 | 1992-06-26 | Samsung Electronics Co Ltd | Dispositif de memoire a semiconducteurs non-volatile et procede de fabrication de celui-ci. |
US5491100A (en) * | 1992-11-23 | 1996-02-13 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device having a contact window structure |
US5751048A (en) * | 1992-11-23 | 1998-05-12 | Samsung Electronics Co., Ltd. | Semiconductor device having a contact window structure |
Also Published As
Publication number | Publication date |
---|---|
JPS6312388B2 (ja) | 1988-03-18 |
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