JPH05235338A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05235338A JPH05235338A JP3597992A JP3597992A JPH05235338A JP H05235338 A JPH05235338 A JP H05235338A JP 3597992 A JP3597992 A JP 3597992A JP 3597992 A JP3597992 A JP 3597992A JP H05235338 A JPH05235338 A JP H05235338A
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- polycrystalline silicon
- layer
- silicide
- gate electrode
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Abstract
(57)【要約】
【目的】 平坦化に有利で、寸法制御性に優れた形状の
ポリサイドゲート電極を形成する。 【構成】 ゲート酸化膜１２上に多結晶シリコン層１３
とシリサイド層１４を積層してから、垂直断面形状が得
られるドライエッチングを施したのち、ポリサイドと多
結晶シリコンでエッチング速度が異なるエッチング液で
追加エッチングする。これにより、シリサイド層１４の
寸法が多結晶シリコン層１３に比べて細く、角がとれて
おり、多結晶シリコン層１３のシリサイド層１４付近で
はテーパーを有し、ゲート酸化膜１２付近ではほぼ垂直
な形状が得られる。
ポリサイドゲート電極を形成する。 【構成】 ゲート酸化膜１２上に多結晶シリコン層１３
とシリサイド層１４を積層してから、垂直断面形状が得
られるドライエッチングを施したのち、ポリサイドと多
結晶シリコンでエッチング速度が異なるエッチング液で
追加エッチングする。これにより、シリサイド層１４の
寸法が多結晶シリコン層１３に比べて細く、角がとれて
おり、多結晶シリコン層１３のシリサイド層１４付近で
はテーパーを有し、ゲート酸化膜１２付近ではほぼ垂直
な形状が得られる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特にＭＯＳ
トランジスタをもちいた微細寸法の集積回路素子の構造
およびその製造方法に関するものである。
トランジスタをもちいた微細寸法の集積回路素子の構造
およびその製造方法に関するものである。
【０００２】
【従来の技術】半導体素子は、加工精度の微細化や高集
積化によって、その性能と機能を向上させている。素子
寸法の微細化は膜厚方向の微細化を伴う必要があるが、
実際には素子の電気的特性や信頼性を悪化させたり、膜
厚の制御性が低下するため、膜厚をあまり薄くすること
ができない。
積化によって、その性能と機能を向上させている。素子
寸法の微細化は膜厚方向の微細化を伴う必要があるが、
実際には素子の電気的特性や信頼性を悪化させたり、膜
厚の制御性が低下するため、膜厚をあまり薄くすること
ができない。
【０００３】その結果、素子の断面はパターンが複雑に
入り組んだ状態であり、絶縁膜が充分に平坦化されず
に、絶縁膜の段差が残ることになる。薄膜を形成する際
には、下地の形状によって、絶縁膜の段差や被覆性が変
化するため、平坦化されていない下地では最悪の場合、
配線層の断線や配線層間の絶縁不良が発生することにな
る。
入り組んだ状態であり、絶縁膜が充分に平坦化されず
に、絶縁膜の段差が残ることになる。薄膜を形成する際
には、下地の形状によって、絶縁膜の段差や被覆性が変
化するため、平坦化されていない下地では最悪の場合、
配線層の断線や配線層間の絶縁不良が発生することにな
る。
【０００４】ゲート電極に関しては微細化とともに、シ
ート抵抗の低い材料が従来の多結晶シリコンに変わって
用いられており、各種のシリサイド（タングステンシリ
サイド、チタンシリサイド、モリブデンシリサイドな
ど）を上層に用い、下層に多結晶シリコンを用いるポリ
サイド構造が一般的になっている。多結晶シリコン単層
のゲート電極のドライエッチングは、レジスト層に対し
て比較的忠実に７０〜９０度の側壁角度の断面形状が得
られる。しかし、ポリサイド構造では一般的にシリサイ
ドのエッチング速度に比べて、多結晶シリコンのエッチ
ング速度が大きく、下層の多結晶シリコンが上層のシリ
サイドに対して細く加工されるため、オーバーハングが
形成されて、後の工程で堆積する上層の絶縁膜の段差の
被覆性が不十分になり、トランジスタ特性のばらつきが
生じやすい。
ート抵抗の低い材料が従来の多結晶シリコンに変わって
用いられており、各種のシリサイド（タングステンシリ
サイド、チタンシリサイド、モリブデンシリサイドな
ど）を上層に用い、下層に多結晶シリコンを用いるポリ
サイド構造が一般的になっている。多結晶シリコン単層
のゲート電極のドライエッチングは、レジスト層に対し
て比較的忠実に７０〜９０度の側壁角度の断面形状が得
られる。しかし、ポリサイド構造では一般的にシリサイ
ドのエッチング速度に比べて、多結晶シリコンのエッチ
ング速度が大きく、下層の多結晶シリコンが上層のシリ
サイドに対して細く加工されるため、オーバーハングが
形成されて、後の工程で堆積する上層の絶縁膜の段差の
被覆性が不十分になり、トランジスタ特性のばらつきが
生じやすい。
【０００５】この様子を、図４に示す従来のポリサイド
ゲート電極の構造を示す断面図を用いて説明する。
ゲート電極の構造を示す断面図を用いて説明する。
【０００６】図４において、シリコン基板１１の主面上
にゲート酸化膜１２が形成され、その上に多結晶シリコ
ン層１３、シリサイド層１４が順次積層される。所定パ
ターンに転写されたレジスト層１５をマスクにしてエッ
チングすると、シリサイド１４はレジスト層１５ほぼ同
一形状でエッチングされるが、多結晶シリコン１３はア
ンダーカットが生じ、シリサイド層１４よりも細くな
る。ところが、ゲート電極寸法はトランジスタ特性を決
定する重要な因子であるから、このようなエッチングで
は、所望のゲート電極寸法が得られず、また寸法のばら
つきが大きくなるため、所望の素子特性を得ることが困
難である。また、後の工程で上層に積層される層間絶縁
膜が、こうしたオーバーハング部分に堆積できないため
に何も積層されない空間が生じ、素子の信頼性の面から
も好ましい構造ではない。
にゲート酸化膜１２が形成され、その上に多結晶シリコ
ン層１３、シリサイド層１４が順次積層される。所定パ
ターンに転写されたレジスト層１５をマスクにしてエッ
チングすると、シリサイド１４はレジスト層１５ほぼ同
一形状でエッチングされるが、多結晶シリコン１３はア
ンダーカットが生じ、シリサイド層１４よりも細くな
る。ところが、ゲート電極寸法はトランジスタ特性を決
定する重要な因子であるから、このようなエッチングで
は、所望のゲート電極寸法が得られず、また寸法のばら
つきが大きくなるため、所望の素子特性を得ることが困
難である。また、後の工程で上層に積層される層間絶縁
膜が、こうしたオーバーハング部分に堆積できないため
に何も積層されない空間が生じ、素子の信頼性の面から
も好ましい構造ではない。
【０００７】その後のドライエッチング技術の進歩によ
り、下層の多結晶シリコンにアンダーカットが生じない
加工方法が可能になっている。この形状を図５に示す。
り、下層の多結晶シリコンにアンダーカットが生じない
加工方法が可能になっている。この形状を図５に示す。
【０００８】図５において、シリコン基板１１の主面上
にゲート酸化膜１２が形成され、その上に多結晶シリコ
ン層１３、シリサイド層１４が順次積層されている。所
定のパターンに転写されたレジスト１５に従ってエッチ
ングを行なうと、シリサイド１４はほぼレジスト層１５
をマスクにエッチングされ、多結晶シリコン層１３にア
ンダーカットのないエッチングがなされ、ゲート電極寸
法がレジスト寸法とほとんど同じになる。
にゲート酸化膜１２が形成され、その上に多結晶シリコ
ン層１３、シリサイド層１４が順次積層されている。所
定のパターンに転写されたレジスト１５に従ってエッチ
ングを行なうと、シリサイド１４はほぼレジスト層１５
をマスクにエッチングされ、多結晶シリコン層１３にア
ンダーカットのないエッチングがなされ、ゲート電極寸
法がレジスト寸法とほとんど同じになる。
【０００９】
【発明が解決しようとする課題】ドライエッチング技術
の進歩により、垂直な断面形状をもつゲート電極の加工
が可能になったが、今度は微細寸法プロセスでの平坦化
という観点から問題が生ずる。ゲート電極の膜厚を薄く
すると、シート抵抗の増大、堆積膜厚に対するばらつき
の増大、および、ソース・ドレイン領域を形成するため
のイオン注入に対するマスク性の低下を生じるので、ゲ
ート電極の薄膜化に十分には対応できず、垂直な断面形
状のコーナー部分が平坦化の妨げとなる。ゲート電極の
ドライエッチングでテーパーを形成したり、コーナーに
丸みをもたせることは実際には困難なことであるし、ま
たそれがゲート電極寸法にばらつきを生じさせる原因と
もなりやすい。
の進歩により、垂直な断面形状をもつゲート電極の加工
が可能になったが、今度は微細寸法プロセスでの平坦化
という観点から問題が生ずる。ゲート電極の膜厚を薄く
すると、シート抵抗の増大、堆積膜厚に対するばらつき
の増大、および、ソース・ドレイン領域を形成するため
のイオン注入に対するマスク性の低下を生じるので、ゲ
ート電極の薄膜化に十分には対応できず、垂直な断面形
状のコーナー部分が平坦化の妨げとなる。ゲート電極の
ドライエッチングでテーパーを形成したり、コーナーに
丸みをもたせることは実際には困難なことであるし、ま
たそれがゲート電極寸法にばらつきを生じさせる原因と
もなりやすい。
【００１０】シリサイドのエッチングにおいては、下層
の多結晶シリコンにアンダーカットが生じないように、
ポリマー等の堆積性の薄膜ができる条件にエッチングガ
スを設定されている。この薄膜の成長速度を少し大きく
すれば、図６（ａ）に示すようにテーパーを形成するこ
とができる。しかし、このテーパー角度の制御性は十分
なものではなく、図６（ｂ）に示すように、テーパー角
度が少し異なるだけで、ゲート電極底面の寸法にばらつ
きｔを生じてしまう。また、電界緩和を目的としてゲー
トとドレインの重なりを作るために、ソース・ドレイン
のイオン注入に角度をつける場合には、ゲート長が同じ
でも実質的なゲート長がテーパーの角度によって変化
し、トランジスタ特性のばらつきが生ずることも問題に
なる。
の多結晶シリコンにアンダーカットが生じないように、
ポリマー等の堆積性の薄膜ができる条件にエッチングガ
スを設定されている。この薄膜の成長速度を少し大きく
すれば、図６（ａ）に示すようにテーパーを形成するこ
とができる。しかし、このテーパー角度の制御性は十分
なものではなく、図６（ｂ）に示すように、テーパー角
度が少し異なるだけで、ゲート電極底面の寸法にばらつ
きｔを生じてしまう。また、電界緩和を目的としてゲー
トとドレインの重なりを作るために、ソース・ドレイン
のイオン注入に角度をつける場合には、ゲート長が同じ
でも実質的なゲート長がテーパーの角度によって変化
し、トランジスタ特性のばらつきが生ずることも問題に
なる。
【００１１】本発明は上記の問題点を解消し、トランジ
スタ特性のばらつきが少なく、ゲート電極の平坦化が容
易になる半導体装置およびその製造方法を提供すること
を目的とする。
スタ特性のばらつきが少なく、ゲート電極の平坦化が容
易になる半導体装置およびその製造方法を提供すること
を目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の主面のゲート酸化膜上に所定のパターンで
形成された多結晶シリコン領域と、この多結晶シリコン
層上に積層されたシリサイド層とで構成された積層構造
のゲート電極を備え、シリサイド層が多結晶シリコン層
に対して０.０３〜０.３μｍ細く形成されたものであ
る。
半導体基板の主面のゲート酸化膜上に所定のパターンで
形成された多結晶シリコン領域と、この多結晶シリコン
層上に積層されたシリサイド層とで構成された積層構造
のゲート電極を備え、シリサイド層が多結晶シリコン層
に対して０.０３〜０.３μｍ細く形成されたものであ
る。
【００１３】本発明の半導体装置の製造方法は、半導体
基板の主面のゲート酸化膜上に多結晶シリコン層および
シリサイド層を積層した後、所定のパターンに従ってエ
ッチングして積層構造のゲート電極を形成し、さらに、
多結晶シリコン層およびシリサイド層の表面が露出した
状態で所定温度に保たれたエッチング液を用いてエッチ
ングするものである。
基板の主面のゲート酸化膜上に多結晶シリコン層および
シリサイド層を積層した後、所定のパターンに従ってエ
ッチングして積層構造のゲート電極を形成し、さらに、
多結晶シリコン層およびシリサイド層の表面が露出した
状態で所定温度に保たれたエッチング液を用いてエッチ
ングするものである。
【００１４】
【作用】このような構成によれば、新たなドライエッチ
ング条件を開発することなく、コーナー（角）の部分が
丸くなっており、断面側壁がややテーパーを有してい
て、さらにそれがゲート酸化膜に接する付近ではほぼ垂
直になっているゲート電極断面形状が、比較的簡単に得
られ、平坦化が容易になる。
ング条件を開発することなく、コーナー（角）の部分が
丸くなっており、断面側壁がややテーパーを有してい
て、さらにそれがゲート酸化膜に接する付近ではほぼ垂
直になっているゲート電極断面形状が、比較的簡単に得
られ、平坦化が容易になる。
【００１５】
【実施例】次に、図面を用いながら本発明にかかる半導
体装置の構造について説明する。理想的な断面形状を図
１に示す。すなわちコーナー（角）の部分は丸くなって
おり、断面側壁はややテーパーを有しているがゲート酸
化膜に接する付近ではほほ垂直になっている。この形状
では平坦化に有利でかつゲート電極寸法の制御性が良好
である。このような複雑な形状はドライエッチングのみ
ではとうてい実現できるものではなく、追加の微量ウェ
ットエッチングにより実現できる。
体装置の構造について説明する。理想的な断面形状を図
１に示す。すなわちコーナー（角）の部分は丸くなって
おり、断面側壁はややテーパーを有しているがゲート酸
化膜に接する付近ではほほ垂直になっている。この形状
では平坦化に有利でかつゲート電極寸法の制御性が良好
である。このような複雑な形状はドライエッチングのみ
ではとうてい実現できるものではなく、追加の微量ウェ
ットエッチングにより実現できる。
【００１６】シリコン、シリコン酸化膜などを一括して
微量エッチングする洗浄方法としてアンモニア、過酸化
水素水混合液がよく知られている。通常、洗浄のため、
エッチング膜厚がそれほど多くならない程度にとどめて
いるが、適度のエッチング量に設定すれば断面形状を改
良することができる。シリサイドはシリコンあるいは多
結晶シリコンに比べてエッチング速度が大きく、洗浄の
目的では液の温度を下げて適度なエッチング速度とエッ
チング量になるように設定するが、本発明ではむしろシ
リサイドを適量エッチングすることを目的としているの
で、断面形状が変わる程度のエッチング量を設定する。
ドライエッチングに用いる条件は従来技術で説明した、
断面が垂直になる条件である。アンモニア、過酸化水素
水によるエッチングの経時変化を図２に示す。多結晶シ
リコン層１３に比べてシリサイド層１４のエッチング速
度が大きいので、シリサイド層１４のコーナー部には丸
みが形成されるとともに、その寸法が多結晶シリコン層
１３に比べて小さくなる。シリサイド１４に近い多結晶
シリコン層１３の側壁では、上面側と横方向からのエッ
チングが進行するので、テーパーが形成されるが、その
ゲート酸化膜１２に近い部分は垂直なままである。この
エッチングは１回で行なう必要はない。もともとが洗浄
を目的としているから、それを兼ねて何回かのエッチン
グの後に目的とする形状になるように設定すればよい。
微量エッチングする洗浄方法としてアンモニア、過酸化
水素水混合液がよく知られている。通常、洗浄のため、
エッチング膜厚がそれほど多くならない程度にとどめて
いるが、適度のエッチング量に設定すれば断面形状を改
良することができる。シリサイドはシリコンあるいは多
結晶シリコンに比べてエッチング速度が大きく、洗浄の
目的では液の温度を下げて適度なエッチング速度とエッ
チング量になるように設定するが、本発明ではむしろシ
リサイドを適量エッチングすることを目的としているの
で、断面形状が変わる程度のエッチング量を設定する。
ドライエッチングに用いる条件は従来技術で説明した、
断面が垂直になる条件である。アンモニア、過酸化水素
水によるエッチングの経時変化を図２に示す。多結晶シ
リコン層１３に比べてシリサイド層１４のエッチング速
度が大きいので、シリサイド層１４のコーナー部には丸
みが形成されるとともに、その寸法が多結晶シリコン層
１３に比べて小さくなる。シリサイド１４に近い多結晶
シリコン層１３の側壁では、上面側と横方向からのエッ
チングが進行するので、テーパーが形成されるが、その
ゲート酸化膜１２に近い部分は垂直なままである。この
エッチングは１回で行なう必要はない。もともとが洗浄
を目的としているから、それを兼ねて何回かのエッチン
グの後に目的とする形状になるように設定すればよい。
【００１７】なお、低不純物濃度ドレイン（ＬＤＤ）を
形成するために、図３に示すように、スペーサとしての
シリコン酸化膜１６を、ゲート電極１４の下層多結晶シ
リコン層１４ｂ上であって、その上部多結晶シリコン層
１４ａの側壁部分に形成することが行われる。この場合
にも、シリコン酸化膜６のコーナー（角）部分に丸みを
つければ、本発明の効果が得られるのは言うまでもない
ことである。
形成するために、図３に示すように、スペーサとしての
シリコン酸化膜１６を、ゲート電極１４の下層多結晶シ
リコン層１４ｂ上であって、その上部多結晶シリコン層
１４ａの側壁部分に形成することが行われる。この場合
にも、シリコン酸化膜６のコーナー（角）部分に丸みを
つければ、本発明の効果が得られるのは言うまでもない
ことである。
【００１８】本発明の方法の実施例について述べる。ア
ンモニアと過酸化水との混合比、液温、ならびに時間を
示す。
ンモニアと過酸化水との混合比、液温、ならびに時間を
示す。
【００１９】 混合比 ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：８ 液 温 ５０℃ 時 間 ２０分 シリサイドとしてタングステンシリサイドを用いた。そ
の組成は成長時でＷ：Ｓｉ＝１：２.４であり、膜厚は
１５０ｎｍである。多結晶シリコン層は、ジクロルシラ
ンを原料ガスとして圧力２００ｍＴｏｒｒ、成長温度６
１０℃で２００ｎｍの膜厚に成長させて形成した。
の組成は成長時でＷ：Ｓｉ＝１：２.４であり、膜厚は
１５０ｎｍである。多結晶シリコン層は、ジクロルシラ
ンを原料ガスとして圧力２００ｍＴｏｒｒ、成長温度６
１０℃で２００ｎｍの膜厚に成長させて形成した。
【００２０】何回かに分けてエッチングする場合には、
積算時間が同じになるように設定する。実施例では２回
に分けて実施した。
積算時間が同じになるように設定する。実施例では２回
に分けて実施した。
【００２１】上述の混合比や温度、時間は一例であり、
所定の形状が得られる条件であれば特にそれについての
制約はない。高濃度イオン注入によって多少の速度上昇
が認められるが、目的とする断面形状が得られるならば
問題は生じない。シリサイドと多結晶シリコンのエッチ
ング速度比は、３〜８倍程度以上になるように液組成と
温度を選択する。シリサイドの総エッチング量としては
３０〜８０ｎｍ程度が適当である。このときの多結晶シ
リコンのエッチング量は４〜８ｎｍ程度である。このほ
かの液組成でも上記エッチング量とエッチング速度比の
条件を満たすならば適用可能である。また、実施例につ
いてはポリサイド構造で説明したが、異なる積層膜であ
っても本発明を同様に適用することができる。
所定の形状が得られる条件であれば特にそれについての
制約はない。高濃度イオン注入によって多少の速度上昇
が認められるが、目的とする断面形状が得られるならば
問題は生じない。シリサイドと多結晶シリコンのエッチ
ング速度比は、３〜８倍程度以上になるように液組成と
温度を選択する。シリサイドの総エッチング量としては
３０〜８０ｎｍ程度が適当である。このときの多結晶シ
リコンのエッチング量は４〜８ｎｍ程度である。このほ
かの液組成でも上記エッチング量とエッチング速度比の
条件を満たすならば適用可能である。また、実施例につ
いてはポリサイド構造で説明したが、異なる積層膜であ
っても本発明を同様に適用することができる。
【００２２】ドライエッチング条件は本発明に直接関係
しないが、例として下記に示す。 装置名 マイクロ波プラズマエッチャー ガ ス Ｃｌ2、ＣＨ2Ｆ2，ＳＦ6、Ｈｅ 真空度 １０ｍＴｏｒｒ 図３に示すように、シリコン基板１１上にゲート酸化膜
１２を形成し、さらに下層多結晶シリコン層１３ａを形
成し、その上に自然酸化膜を残したまま上層多結晶シリ
コン層１４ａを成長させ、所定のパターンを有するレジ
ストをマスクとして、上層多結晶シリコン層１４ａのみ
をエッチングする。このとき、下層多結晶シリコン層１
３ａ上の自然酸化膜がエッチングストッパーとなる。そ
ののち、トランジスタのスペーサを形成するため酸化膜
を成長させてエッチングすると、酸化膜スペーサ１６が
形成される。この酸化膜スペーサ１６をマスクにして下
層多結晶シリコン層１３ａをエッチングすると、図３に
示した構造ができあがる。逆Ｔ字型ゲート電極構造は、
素子寸法の微細化によってドレイン近傍の電界が上昇す
ることを防止するため、ゲート電極とドレインとがオー
バーラップさせた構造にするための工夫である。上述し
たように下層多結晶シリコン層１３ａ上の自然酸化膜で
上層多結晶シリコン層１４ａのエッチングを停止させる
ため、非常に選択比の高い異方性エッチング技術が必要
となるが、ウェットエッチングの選択比を利用すれば逆
Ｔ字型ゲート電極構造をきわめて容易に作ることがで
き、特性も安定している。
しないが、例として下記に示す。 装置名 マイクロ波プラズマエッチャー ガ ス Ｃｌ2、ＣＨ2Ｆ2，ＳＦ6、Ｈｅ 真空度 １０ｍＴｏｒｒ 図３に示すように、シリコン基板１１上にゲート酸化膜
１２を形成し、さらに下層多結晶シリコン層１３ａを形
成し、その上に自然酸化膜を残したまま上層多結晶シリ
コン層１４ａを成長させ、所定のパターンを有するレジ
ストをマスクとして、上層多結晶シリコン層１４ａのみ
をエッチングする。このとき、下層多結晶シリコン層１
３ａ上の自然酸化膜がエッチングストッパーとなる。そ
ののち、トランジスタのスペーサを形成するため酸化膜
を成長させてエッチングすると、酸化膜スペーサ１６が
形成される。この酸化膜スペーサ１６をマスクにして下
層多結晶シリコン層１３ａをエッチングすると、図３に
示した構造ができあがる。逆Ｔ字型ゲート電極構造は、
素子寸法の微細化によってドレイン近傍の電界が上昇す
ることを防止するため、ゲート電極とドレインとがオー
バーラップさせた構造にするための工夫である。上述し
たように下層多結晶シリコン層１３ａ上の自然酸化膜で
上層多結晶シリコン層１４ａのエッチングを停止させる
ため、非常に選択比の高い異方性エッチング技術が必要
となるが、ウェットエッチングの選択比を利用すれば逆
Ｔ字型ゲート電極構造をきわめて容易に作ることがで
き、特性も安定している。
【００２３】本発明の方法をこの構造の半導体装置に適
用する場合、下層の多結晶シリコン層１３を膜厚１００
ｎｍ、上層のシリサイド１４をは膜厚２５０〜３００ｎ
ｍで形成し、最終膜厚をそれぞれ１００ｎｍ、１５０〜
２００ｎｍとすれば、ゲート電極１４の上層部分と下層
部分とでおよそ１００ｎｍの幅の段差が形成される。
用する場合、下層の多結晶シリコン層１３を膜厚１００
ｎｍ、上層のシリサイド１４をは膜厚２５０〜３００ｎ
ｍで形成し、最終膜厚をそれぞれ１００ｎｍ、１５０〜
２００ｎｍとすれば、ゲート電極１４の上層部分と下層
部分とでおよそ１００ｎｍの幅の段差が形成される。
【００２４】
【発明の効果】以上説明したように本発明では、コーナ
ー（角）の部分は丸く、断面側壁はややテーパーを有し
ているがゲート酸化膜に接する付近ではほぼ垂直になる
理想的なゲート電極の断面形状が比較的簡単に得られ、
トランジスタ特性のばらつきが少なく、ゲート電極の平
坦化が容易になる。
ー（角）の部分は丸く、断面側壁はややテーパーを有し
ているがゲート酸化膜に接する付近ではほぼ垂直になる
理想的なゲート電極の断面形状が比較的簡単に得られ、
トランジスタ特性のばらつきが少なく、ゲート電極の平
坦化が容易になる。
【図１】本発明のゲート電極における理想的な断面形状
を説明するための要部断面図
を説明するための要部断面図
【図２】本発明の半導体装置の製造方法の一実施例を説
明するための断面図
明するための断面図
【図３】本発明の半導体装置の実施例における逆Ｔ字型
ゲート電極の構造を示す断面図
ゲート電極の構造を示す断面図
【図４】従来の半導体装置の電極部分の構造の一例を示
す断面図
す断面図
【図５】従来の半導体装置の電極部分の構造の他の例を
示す断面図
示す断面図
【図６】従来のゲート電極にテーパーを形成する方法を
説明するための断面図
説明するための断面図
１１ シリコン基板 １２ ゲート酸化膜 １３ 多結晶シリコン層 １４ シリサイド １５ レジスト
Claims (2)
- 【請求項１】 半導体基板の主面のゲート酸化膜上に所
定のパターンで形成された多結晶シリコン層、および、
前記多結晶シリコン層上に積層されたシリサイド層で構
成された積層構造のゲート電極を備え、前記シリサイド
層が前記多結晶シリコン層に対して０.０３〜０.３μｍ
細いことを特徴とする半導体装置。 - 【請求項２】 半導体基板の主面のゲート酸化膜上に多
結晶シリコン層およびシリサイド層を積層した後、所定
のパターンに従ってエッチングして積層構造のゲート電
極を形成してから、前記多結晶シリコン層およびシリサ
イド層の表面が露出した状態で所定温度に保たれたエッ
チング液を用いてエッチングすることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3597992A JPH05235338A (ja) | 1992-02-24 | 1992-02-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3597992A JPH05235338A (ja) | 1992-02-24 | 1992-02-24 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235338A true JPH05235338A (ja) | 1993-09-10 |
Family
ID=12457011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3597992A Pending JPH05235338A (ja) | 1992-02-24 | 1992-02-24 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235338A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5491100A (en) * | 1992-11-23 | 1996-02-13 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device having a contact window structure |
| US7538039B2 (en) | 2004-04-28 | 2009-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a wiring over a substrate |
| DE102015117230B4 (de) | 2015-09-30 | 2023-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Verfahren zum Bilden einer Halbleitervorrichtungsstruktur |
-
1992
- 1992-02-24 JP JP3597992A patent/JPH05235338A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5491100A (en) * | 1992-11-23 | 1996-02-13 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device having a contact window structure |
| US5751048A (en) * | 1992-11-23 | 1998-05-12 | Samsung Electronics Co., Ltd. | Semiconductor device having a contact window structure |
| US7538039B2 (en) | 2004-04-28 | 2009-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a wiring over a substrate |
| US7989351B2 (en) | 2004-04-28 | 2011-08-02 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a wiring over a substrate |
| US8669663B2 (en) | 2004-04-28 | 2014-03-11 | Semiconductor Energy Laboratory Co., Ltd. | Wiring over substrate, semiconductor device, and methods for manufacturing thereof |
| DE102015117230B4 (de) | 2015-09-30 | 2023-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Verfahren zum Bilden einer Halbleitervorrichtungsstruktur |
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