JPH11317458A

JPH11317458A - 半導体集積回路装置の製造方法および半導体集積回路装置

Info

Publication number: JPH11317458A
Application number: JP10124365A
Authority: JP
Inventors: Atsushi Hiraiwa; 篤平岩; Yuzuru Oji; 譲大路; Kazuki Sakuma; 一樹佐久間; Norio Suzuki; 範夫鈴木; Takayuki Kanda; 隆行神田; 健治 ▲高▼橋; Kenji Takahashi; Hirobumi Shimizu; 博文清水; Satoru Sakai; 哲酒井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-05-07
Filing date: 1998-05-07
Publication date: 1999-11-16

Abstract

(57)【要約】【課題】厚さが異なる２種以上のゲート絶縁膜を半導
体基板上に設けている半導体集積回路装置において、そ
のゲート絶縁膜中の欠陥を低減する。【解決手段】半導体基板１ｓ上に形成された結晶欠陥
の少ないエピタキシャル層上に厚さの異なる２種以上の
ゲート絶縁膜１６ｉ1,１６ｉ2 を形成するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法および半導体集積回路装置技術に関し、特
に、設計上の厚さが異なる２種以上のゲート絶縁膜を素
子形成基板上に設けている半導体集積回路装置の製造技
術に適用して有効な技術に関するものである。

【０００２】

【従来の技術】大規模集積回路（ＬＳＩ；Large Scale
Integrated Circuit）を構成するＭＩＳ（Metal Insula
tor Semiconductor ）トランジスタのうち入出力回路を
構成するものには外部からの供給電源および入出力の規
格で決まる電圧が付加される一方で、内部回路を構成す
るものにはその性能を最適化するために異なる電圧を付
加する必要が生じている。例えば記憶保持動作が必要な
随時書き込み読み出し型記憶装置（ＤＲＡＭ；Dynamic
Random Access Memory）においてはデータ保持時間を長
くするためにメモリセル内のＭＩＳトランジスタには周
辺回路よりも高い電圧を付加する方が有利である。他
方、マイコン・ロジックＬＳＩにおいては消費電力の低
減を図るために、内部回路のＭＩＳトランジスタに加え
る電圧を入力電圧よりも低く設定する必要がある。

【０００３】ところで、ＭＩＳトランジスタのゲート絶
縁破壊を防止するためにはゲート絶縁膜に加わる電界強
度を４MV/cm 程度に留めておく必要があるので、半導体
基板上にゲート絶縁膜を１種類しか形成しない場合（以
下、１種ゲート絶縁膜プロセスと称する）にはその厚さ
を高電圧部に要求される値に合わせて設計することにな
る。この場合、低電圧部においては電界強度が低下する
のでトランジスタの駆動能力が低下し、その結果、ＬＳ
Ｉの処理速度が低下するという問題が生ずる。これを防
止するためには、高電圧部のゲート絶縁膜は相対的に厚
くしたまま、低電圧部のゲート絶縁膜を相対的に薄くす
る必要がある。すなわち、半導体基板上に設計上の厚さ
が異なる２種以上のゲート絶縁膜を形成することにな
る。

【０００４】このような設計上の厚さが異なる２種のゲ
ート絶縁膜を形成する技術については、例えば特開平２
−０９６３７８号公報（第１の文献）、特開平２−１５
３７４号公報（第２の文献）および特開平８−１９５４
４１号公報（第３の文献）に記載がある。

【０００５】上記第１の文献には、低電圧用のＭＩＳト
ランジスタのゲート絶縁膜を高電圧用のＭＩＳトランジ
スタのゲート絶縁膜よりも薄くし、かつ、ゲート電極を
低電圧用と高電圧用とで同一層で形成する技術が開示さ
れており、上記第２の文献には、第１のゲート酸化を行
い、仕上がり膜厚を大きくする部分以外のゲート絶縁膜
を除去した後に第２のゲート酸化を行うことにより膜厚
の異なるゲート絶縁膜を有するＭＩＳトランジスタを形
成する技術が開示されている。以下、ゲート絶縁膜の厚
さを２種類作り分ける技術について詳細に説明する。

【０００６】まず、チョクラルスキー（以下、ＣＺと称
す）法で引き上げられた半導体基板上に、素子分離膜、
ウエルおよび犠牲酸化膜をそれぞれ形成し、しきい値電
圧調整用のイオン打ち込みを１種ゲート絶縁膜プロセス
と同様に行った後、第１のゲート絶縁膜を形成する。続
いて、ゲート絶縁膜の仕上がり膜厚を大きくする領域上
に選択的にエッチングマスクを形成した後、その絶縁膜
をエッチングする作用のある溶液を用いて同マスクに被
覆されていない領域のゲート絶縁膜を除去する。その
後、そのエッチングマスクの除去と洗浄とを行なった後
に第２のゲート酸化を行う。その際、上記マスクに被覆
されていた領域においては第１のゲート酸化による絶縁
膜が残存したまま更にゲート酸化が行われるので、マス
クに被覆されていなかった領域よりも厚いゲート絶縁膜
が形成される。その後は、１種ゲート絶縁膜プロセスと
同様な工程を経て半導体装置を完成する。なお、以下に
おいては、従来方法であるか本発明であるかを問わず、
ゲート絶縁膜の厚さを２種類作り分ける一連の工程を２
種ゲート絶縁膜プロセスと称することにする。

【０００７】また、上記した第３の文献（特開平８−１
９５４４１号公報）には、バイポーラ型とＭＯＳ型トラ
ンジスタとを混載したＢｉＣＭＯＳ（Bipolar Complime
ntary MOS ）型のＬＳＩにおいて、半導体基板の表面に
エピタキシャル薄膜を成長させた後に厚さの異なる２種
類のゲート絶縁膜を形成した例がある。同例において
は、まず高濃度のｎ型およびｐ型の埋め込み拡散層を形
成する。これら拡散層は選択的に形成する必要があると
ころから、通常はレジストマスクの形成、イオン打ち込
みによるドーパントの導入、レジスト除去、打ち込み損
傷の回復を目的とした８００℃以上の熱処理からなる一
連の工程により形成している。

【０００８】

【発明が解決しようとする課題】ところが、上記した２
種ゲート絶縁膜プロセス技術においては、以下の課題が
あることを本発明者は見出した。

【０００９】まず、上記第１および第２の文献の技術に
おいては、ＣＺ法により形成された半導体基板を用いて
いるので、第１の酸化工程で形成した第１のゲート絶縁
膜（相対的に厚くするゲート絶縁膜）にＣＺ法に特有な
結晶欠陥に起因する欠陥が形成されており、その欠陥の
多くは一般的に実用上問題のない軽度の欠陥であるが、
その後の２種ゲート絶縁膜プロセスにおいて必要な洗浄
工程を経ると絶縁破壊をもたらす重度の欠陥へと変質し
てしまう結果、その後の第２の酸化工程を経て形成され
た厚いゲート絶縁膜に絶縁破壊不良が発生するという問
題がある。

【００１０】すなわち、上述のようにゲート絶縁膜の仕
上がり膜厚を大きくする領域上に選択的にエッチングマ
スクを形成した後、そのマスクに被覆されていない領域
のゲート絶縁膜をエッチング除去する場合、そのエッチ
ングマスクの形成処理およびエッチング処理により半導
体ウエハに汚染物が付着する。同汚染物を十分に除去し
ないまま第２のゲート酸化処理を行うと、レジストに被
覆されていた領域はもとより、被覆されていなかった領
域においてもゲート絶縁膜中に欠陥が形成されるという
問題が生ずる。また、酸化炉等に汚染が蓄積していくと
いう問題もある。そこで、２種ゲート絶縁膜プロセスで
は、第２のゲート酸化処理工程前の洗浄処理において汚
染を十分に除去することが重要であり、その洗浄処理時
に第１の酸化工程で形成したゲート絶縁膜を多少なりと
もエッチング除去する、いわゆるリフトオフ作用により
汚染物を除去している。しかしながら、上記技術では、
ＣＺ法により作成された半導体基板を用いているので、
ＣＺ法に特有な結晶欠陥に起因した欠陥が第１のゲート
絶縁膜中に形成されている。その欠陥の多くは一般的に
実用上問題のない軽度の欠陥であるが、上記洗浄工程を
経ると、その洗浄工程時におけるエッチング作用により
絶縁破壊をもたらす重度の欠陥へと変質してしまう。こ
のため、その洗浄工程後の第２の酸化工程を経て形成さ
れた厚いゲート酸化膜に絶縁破壊不良が発生する。本問
題については、例えばテクニルダイジェスト・オブ・ア
イイーディーエム１９８５、第３７２頁〜第３７５頁に
詳細に説明されている。

【００１１】また、上記第３の文献の技術においては、
ドーパントを打ち込んだ後にエピタキシャル薄膜を形成
しているので、エピタキシャル薄膜中に多数の欠陥が発
生する結果、ゲート絶縁膜の膜質向上を主な目的として
エピタキシャル薄膜上にゲート絶縁膜を形成したにもか
かわらず、そのエピタキシャル薄膜上に形成したゲート
絶縁膜には絶縁破壊不良が多発する問題がある。すなわ
ち、高濃度にドーパントを打ち込んだ半導体基板におい
ては、１１００℃以上の熱処理をもってしても打ち込み
損傷に起因した結晶欠陥を解消することはできない。本
発明者等がジルトルエッチング法を用いて行った実験結
果によると、１平方センチメートル当たり約１万個もの
結晶欠陥を観察した。これら欠陥のうち少なくとも一部
分は転位として半導体基板の表面に到達しているので、
これらが原因となってその後に形成するエピタキシャル
薄膜にも多数の欠陥が発生する。その結果、このような
エピタキシャル薄膜上に形成したゲート絶縁膜には絶縁
破壊不良が多いという問題がある。このような問題は、
ゲート絶縁膜の総面積がＬＳＩの高集積化に伴い増加し
ているので、より一層深刻なものとなってきている。

【００１２】本発明の目的は、厚さが異なる２種以上の
ゲート絶縁膜を半導体基板上に設けている半導体集積回
路装置において、そのゲート絶縁膜中の欠陥を低減する
ことのできる技術を提供することにある。

【００１３】また、本発明の他の目的は、厚さが異なる
２種以上のゲート絶縁膜を半導体基板上に設けている半
導体集積回路装置の歩留まりおよび信頼性を向上させる
ことのできる技術を提供することにある。

【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１６】本発明の半導体集積回路装置の製造方法
は、半導体基板上に素子形成のためのプロセスを経るこ
となくエピタキシャル法により半導体単結晶層を形成し
た後、その半導体単結晶層上に厚さの異なるゲート絶縁
膜を形成する工程を有するものである。

【００１７】また、本発明の半導体集積回路装置の製造
方法は、（ａ）半導体基板上に素子形成のためのプロセ
スを経ることなくエピタキシャル法により半導体単結晶
層を形成する工程、（ｂ）前記半導体単結晶層上に第１
のゲート絶縁膜を形成する工程、（ｃ）前記第１のゲー
ト絶縁膜上に、第２のゲート絶縁膜の形成領域が露出す
るマスクを形成した後、それをエッチングマスクとして
マスクから露出する第１のゲート絶縁膜を除去する工
程、（ｄ）前記（ｃ）工程の後、前記マスクを除去した
後、洗浄処理を施す工程、（ｅ）前記（ｄ）工程の後、
第２のゲート絶縁膜を形成する工程、（ｆ）第２のゲー
ト絶縁膜形成処理を施した前記第１のゲート絶縁膜およ
び第２のゲート絶縁膜上にゲート電極を形成する工程、
（ｇ）前記半導体単結晶層に電界効果トランジスタのソ
ース・ドレイン用の半導体領域を形成する工程を有する
ものである。

【００１８】また、本発明の半導体集積回路装置の製造
方法は、前記半導体基板に汚染元素を捕縛するゲッタリ
ング能力を付加する工程を有するものである。

【００１９】また、本発明の半導体集積回路装置の製造
方法は、（ａ）半導体基板上に素子形成のためのプロセ
スを経ることなくエピタキシャル法により半導体単結晶
層を形成する工程、（ｂ）前記半導体単結晶層上に第１
のゲート絶縁膜を形成する工程、（ｃ）前記第１のゲー
ト絶縁膜上に第２のゲート絶縁膜の形成領域が露出する
第１のマスクを形成した後、それをエッチングマスクと
して第１のマスクから露出する第１のゲート絶縁膜を除
去する工程、（ｄ）前記（ｃ）工程の後、前記第１のマ
スクを除去した後、洗浄処理を施す工程、（ｅ）前記
（ｄ）工程の後、第２のゲート絶縁膜を形成する工程、
（ｆ）第２のゲート絶縁膜形成処理を施した前記第１の
ゲート絶縁膜および第２のゲート絶縁膜上に第３のゲー
ト絶縁膜の形成領域が露出する第２のマスクを形成した
後、それをエッチングマスクとして第２のマスクから露
出する上記第１もしくは第２のゲート絶縁膜を除去する
工程、（ｇ）前記（ｆ）工程の後、前記第２のマスクを
除去した後、洗浄処理を施す工程、（ｈ）前記（ｇ）工
程の後、第３のゲート絶縁膜を形成する工程、（ｉ）第
２もしくは第３もしくはその両者のゲート絶縁膜形成処
理を施した前記第１のゲート絶縁膜、第３のゲート絶縁
膜形成処理を施した第２のゲート絶縁膜および第３のゲ
ート絶縁膜上にゲート電極を形成する工程、（ｊ）前記
半導体単結晶層に電界効果トランジスタのソース・ドレ
イン用の半導体領域を形成する工程を有することもので
ある。

【００２０】上記以外の本発明の概要を簡単に記載すれ
ば、以下の通りである。

【００２１】すなわち、本発明の半導体集積回路装置の
製造方法は、（ａ）半導体基板上に素子形成のためのプ
ロセスを経ることなくエピタキシャル法により半導体単
結晶層を形成する工程、（ｂ）前記半導体単結晶層上に
第１のゲート絶縁膜を形成する工程、（ｃ）前記第１の
ゲート絶縁膜上に、第２のゲート絶縁膜の形成領域が露
出するマスクを形成した後、それをエッチングマスクと
してマスクから露出する第１のゲート絶縁膜を除去する
工程、（ｄ）前記（ｃ）工程の後、前記マスクを除去し
た後、洗浄処理を施す工程、（ｅ）前記（ｄ）工程の
後、第２のゲート絶縁膜を形成する工程、（ｆ）前記第
１のゲート絶縁膜および第２のゲート絶縁膜上にゲート
電極を形成する工程、（ｇ）前記半導体単結晶層に電界
効果トランジスタのソース・ドレイン用の半導体領域を
形成する工程を有し、前記第１のゲート絶縁膜に第２の
ゲート絶縁膜形成処理を施したゲート絶縁膜を有する電
界効果トランジスタはメモリの周辺回路を構成するＭＩ
Ｓトランジスタであり、前記第２のゲート絶縁膜を有す
る電界効果トランジスタはメモリセルを構成するＭＩＳ
トランジスタである。

【００２２】また、本発明の半導体集積回路装置の製造
方法は、前記半導体基板および前記半導体単結晶層がシ
リコン単結晶からなる。

【００２３】また、本発明の半導体集積回路装置の製造
方法は、前記半導体単結晶層の厚さが１μｍ程度であ
る。

【００２４】また、本発明の半導体集積回路装置の製造
方法は、前記半導体単結晶層中にその厚さよりも浅い位
置まで分布をもつ半導体領域（ウエル）を有するもので
ある。

【００２５】また、本発明の半導体集積回路装置の製造
方法は、前記複数の電界効果トランジスタがｐチャネル
型のＭＩＳトランジスタおよびｎチャネル型のＭＩＳト
ランジスタを有し、その双方のチャネル導電型のＭＩＳ
トランジスタにより相補型のＭＩＳトランジスタを構成
するものである。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００２７】（実施の形態１）図１は本発明の一実施の
形態である半導体集積回路装置の平面図、図２は図１の
半導体集積回路装置の要部断面図、図３〜図７は図１の
半導体集積回路装置の製造工程中における要部断面図、
図８および図９は本発明によるゲート酸化膜の信頼性の
向上をより明確にするための実験結果であってゲート酸
化膜電界強度とゲート酸化膜累積欠陥密度との関係を示
すグラフ図、図１０は本発明によるゲート酸化膜の信頼
性の向上をより明確にするための実験結果であってゲー
ト酸化膜電界強度とゲート酸化膜累積欠陥密度との関係
を示すグラフ図、図１１は欠陥密度を８ＭＶ／ｃｍで判
定する根拠を説明するための図であってゲート酸化膜電
界強度と平均寿命との関係を示すグラフ図、図１２は本
発明を適用するのに特に有効なゲート絶縁膜厚の範囲を
説明するための図であってエッチング膜厚と８ＭＶ／ｃ
ｍにおける累積欠陥密度との関係を示すグラフ図であ
る。

【００２８】本発明の技術思想は、半導体基板の表面に
形成されたエピタキシャル層上に厚さの異なるゲート絶
縁膜を設けるものである。以下、本実施の形態１では、
その本発明の技術思想を、特に限定されるものではない
が、例えばマイクロプロセッサ（半導体集積回路装置）
に適用した場合について説明する。

【００２９】図１に示すように、例えば平面四角形状に
形成された半導体チップ１Ｃの主面には、入出力回路領
域２、フェーズロックループ回路領域３、命令キャッシ
ュ回路領域４、データキャッシュ回路領域５、浮動小数
点演算回路領域６、バスインターフェス回路領域７、入
出力制御回路領域８、中央演算回路領域９、演算制御回
路領域１０、キャッシュ制御回路領域１１およびその他
の回路領域１２が配置されている。なお、半導体チップ
１Ｃの外周近傍に配置された入出力回路領域２には、平
面小四角形状の複数のボンディングパッドＢＰが、半導
体チップ１Ｃの外周に沿って所定の距離を隔てて配置さ
れている。このボンディングパッドＢＰは、半導体チッ
プ１Ｃの内部の集積回路と外部装置とを電気的に接続す
るための電極であり、半導体チップ１Ｃ側において入出
力回路領域２の入力回路、出力回路または入出力双方向
回路と電気的に接続され、かつ、外部装置側においてボ
ンディングワイヤまたは半田バンプ等を通じてパッケー
ジ基板やプリント配線基板等の配線と電気的に接続され
る。このボンディングパッドＢＰの材料には、例えばア
ルミニウムまたはアルミニウム−シリコン−銅合金等が
使用されている。

【００３０】これら回路領域２〜１２のうち、入出力回
路領域２およびフェーズロックループ回路領域３と、そ
れ以外の回路領域４〜１２とでは各々のＭＩＳ・ＦＥＴ
（Metal Insulator Semiconductor Field Effect Trans
istor ）を構成するゲート絶縁膜の厚さが異なり、相対
的に高い電圧が印加される前者には、例えば８ｎｍ程度
の相対的に厚いゲート絶縁膜が形成され、相対的に低い
電圧が印加され動作速度の向上が期待される後者には、
例えば４. ５ｎｍ程度の相対的に薄いゲート絶縁膜が形
成されている。これにより、入出力回路領域２およびフ
ェーズロックループ回路領域３におけるゲート絶縁破壊
不良を防止でき、かつ、それ以外の回路領域４〜１２に
おける動作速度の向上を図ることが可能となっている。
なお、特に限定されるものではないが、入出力回路領域
２およびフェーズロックループ回路領域３の回路の駆動
電圧は、外部装置との整合性を図るべく相対的に高く、
例えば３. ３Ｖ程度であり、それ以外の回路領域４〜１
２の回路の駆動電圧は、動作速度の向上、低消費電力化
および信頼性の確保等の観点から相対的に低く、例えば
１. ８Ｖ程度である。

【００３１】次に、この半導体チップ１Ｃの要部断面図
を図２に示す。半導体チップ１Ｃを構成する素子形成基
板１は、半導体基板１ｓの表面にエピタキシャル層（半
導体単結晶層）１ｅが形成されて構成されている。

【００３２】半導体基板１ｓは、例えば面方位（１０
０）、比抵抗１０Ωｃｍ程度のｐ型のシリコン単結晶等
からなり、例えばＣＺ法による結晶成長法で形成されて
いる。この半導体基板１ｓの導電型を決める不純物に
は、例えばホウ素が用いられており、その不純物濃度分
布は半導体基板１ｓ中においてほぼ均一になっている。
半導体基板１ｓの不純物濃度は、例えば1.５×１０¹⁵ｃ
ｍ^-3程度である。

【００３３】この半導体基板１ｓには汚染金属元素を捕
縛するためのゲッタリング能力を向上させる手段が採ら
れている。これは、エピタキシャルウエハはエピタキシ
ャル層中に欠陥がほとんどないので、そのエピタキシャ
ル層上にゲート絶縁膜を形成することでゲート絶縁膜の
膜質を向上させることができる反面、ゲッタリング能力
が低下してしまうという問題があり、厚さの異なるゲー
ト絶縁膜の形成に際して前記したエッチングマスク形成
処理およびエッチング処理における清浄度が適切でない
場合に洗浄により汚染が十分に除去できず、形成したゲ
ート絶縁膜の欠陥が増加する危険が生じるからである。
これを防ぐには、半導体基板１ｓにゲッタリング能力を
付加するのが望ましい。

【００３４】その第１の方法は、例えばホウ素濃度の高
い（密度１×１０¹⁷個／ｃｍ³以上）半導体基板１ｓを
用いてシリコン膜をエピタキシャル成長させる方法であ
る。第２の方法は、裏面に多結晶シリコン膜を事前に形
成した半導体基板１ｓを用いてシリコン膜をエピタキシ
ャル成長させる方法である。

【００３５】第３の方法は、半導体基板１ｓに対して比
較的低温（６００℃ないし９００℃）の熱処理を事前に
施した上でシリコン膜をエピタキシャル成長させる方法
が挙げられる。第４の方法は、上記第３の方法の熱処理
をシリコン膜のエピタキシャル成長の後に行う方法があ
り、この方法も上記ゲッタリング能力の低下を補う上で
有効である。なお、第３の方法と第４の方法とを比べた
場合、第３の方法の方が、ゲッタリング能力が高く、か
つ、処理時間が短い。

【００３６】さらに、第５の方法は、ゲート酸化工程よ
りも前の工程において１１００℃以上の熱処理を施す方
法である。これは、半導体基板１ｓ中の酸素析出物の成
長を促すことにより金属汚染の捕捉能力を向上させる方
法であり、上記した第３の方法と組み合わせるとさらに
効果的である。

【００３７】これらゲッタリング能力の向上により第２
のゲート酸化前の洗浄処理を軽減できるので、相対的に
厚い方のゲート絶縁膜における膜厚の制御性および均一
性を向上させることができる、という優れた効果を得る
ことが可能となる。

【００３８】エピタキシャル層１ｅは、例えばｐ型のシ
リコン単結晶からなり、その厚さは、少なくとも相対的
に厚いゲート絶縁膜の半分の厚さ以上に設定されてい
る。本実施の形態１では、エピタキシャル層１ｅに形成
される素子の特性、エピタキシャル層１ｅの成長時間お
よび経済性等の種々の要素を考慮して、そのエピタキシ
ャル層１ｅの厚さを、特に限定されないが、例えば１μ
ｍ程度にしている。エピタキシャル層１ｅの不純物濃度
は、半導体基板１ｓと同じである。

【００３９】このエピタキシャル層１ｅには、ｎウエル
１３ＮＷ1,１３ＮＷ2 およびｐウエル１３ＰＷ1,１３Ｐ
Ｗ2 が形成されている。ｎウエル１３ＮＷ1,１３ＮＷ2
は、例えばリンが導入されてなり、ｐウエル１３ＰＷ1,
１３ＰＷ2 は、例えばホウ素が導入されてなる。このｎ
ウエル１３ＮＷ1,１３ＮＷ2 およびｐウエル１３ＰＷ1,
１３ＰＷ2 の不純物濃度は、例えば３×１０¹⁷ｃｍ^-3程
度である。これらｎウエル１３ＮＷ1,１３ＮＷ2 および
ｐウエル１３ＰＷ1,１３ＰＷ2 は、いずれもエピタキシ
ャル層１ｅの主面からエピタキシャル層１ｅの厚さ方向
に延び、エピタキシャル層１ｅの途中の深さ位置まで広
がって形成されている。なお、ｎウエル１３ＮＷ1,１３
ＮＷ2 およびｐウエル１３ＰＷ1,１３ＰＷ2 がエピタキ
シャル層１ｅを越えてさらに深い位置まで広がって形成
される場合もある。

【００４０】また、エピタキシャル層１ｅの主面には、
浅溝型の分離部１４が形成されている。この分離部１４
は、エピタキシャル層１ｅの厚さ方向に掘られた浅溝１
４ａ内に、例えばシリコン酸化膜等からなる分離用絶縁
膜１４ｂが埋め込まれて形成されている。なお、浅溝１
４ａは、上記ｎウエル１３ＮＷ1,１３ＮＷ2 およびｐウ
エル１３ＰＷ1,１３ＰＷ2 よりも浅い位置まで掘られて
いる。

【００４１】この分離部１４に囲まれた素子形成領域に
は、ゲート長が、例えば０. ２５μｍ程度のｐチャネル
型のＭＩＳ・ＦＥＴ（以下、ｐＭＩＳと略す）ＱＰ1,Ｑ
Ｐ2およびｎチャネル型のＭＩＳ・ＦＥＴ（以下、ｎＭ
ＩＳと略す）ＱＮ1,ＱＮ2 が形成されている。そして、
このｐＭＩＳとｎＭＩＳとにより相補型のＭＩＳ・ＦＥ
Ｔが構成されている領域もある。

【００４２】このｐＭＩＳＱＰ1,ＱＰ2 の各々は、ｎウ
エル１３ＮＷ1,１３ＮＷ2 の各々に形成された一対の半
導体領域１５ｐｄ, １５ｐｄと、エピタキシャル層１ｅ
の主面上に形成されたゲート絶縁膜１６ｉ1,１６ｉ2
と、その各々の上に形成されたゲート電極１７ｇとを有
している。また、ｎＭＩＳＱＮ1,ＱＮ2 の各々は、ｐウ
エル１３ＰＷ1,１３ＰＷ2 の各々に形成された一対の半
導体領域１５ｎｄ, １５ｎｄと、エピタキシャル層１ｅ
の主面上に形成されたゲート絶縁膜１６ｉ1,１６ｉ2
と、その各々の上に形成されたゲート電極１７ｇとを有
している。

【００４３】一対の半導体領域１５ｐｄ, １５ｐｄは、
ｐＭＩＳＱＰ1,ＱＰ2 のソース・ドレイン領域を形成す
るための領域であり、チャネル領域を挟んで互いに離間
して形成されている。また、一対の半導体領域１５ｎ
ｄ, １５ｎｄは、ｎＭＩＳＱＮ1,ＱＮ2 のソース・ドレ
イン領域を形成するための領域であり、チャネル領域を
挟んで互いに離間して形成されている。

【００４４】各半導体領域１５ｐｄ, １５ｎｄは、低濃
度領域１５ｐｄ1,１５ｎｄ1 と、高濃度領域１５ｐｄ2,
１５ｎｄ2 と、シリサイド層１５ｄ3 とを有している。
低濃度領域１５ｐｄ1,１５ｎｄ1 は、主としてホットキ
ャリア効果を抑制するための領域であり、チャネル領域
に隣接している。また、高濃度領域１５ｐｄ2,１５ｎｄ
2 は、低濃度領域１５ｐｄ1,１５ｎｄ1 の平面寸法分だ
けチャネル領域から平面的に離間した位置に形成されて
いる。この低濃度領域１５ｐｄ1 および高濃度領域１５
ｐｄ2 は、例えばホウ素が導入されてｐ型に設定されて
いる。また、この低濃度領域１５ｎｄ1 および高濃度領
域１５ｎｄ2 は、例えばリンまたはヒ素が導入されてｎ
型に設定されている。なお、低濃度領域１５ｐｄ1,１５
ｎｄ1 の導電型を決める不純物の濃度は、それぞれ高濃
度領域１５ｐｄ2,１５ｎｄ2 のそれに比べて低く設定さ
れている。

【００４５】また、シリサイド層１５ｄ3 は、半導体領
域１５ｐｄ, １５ｎｄと配線との接触抵抗を下げる機能
を有しており、例えばチタンシリサイド等からなり、半
導体領域１５ｐｄ, １５ｎｄの上部に形成されている。
なお、低濃度領域１５ｐｄ1,１５ｎｄ1 の上記チャネル
領域側の底部角近傍にソース・ドレイン間のパンチスル
ーを抑制するためのポケット領域を設けても良い。この
ポケット領域は、半導体領域１５ｐｄ, １５ｎｄの導電
型とは反対の導電型に設定される。

【００４６】ゲート絶縁膜１６ｉ1,１６ｉ2 は、共に、
例えばシリコン酸化膜からなるが、その厚さが異なり、
ゲート絶縁膜（第１のゲート絶縁膜）１６ｉ1 の厚さの
方が、ゲート絶縁膜（第２のゲート絶縁膜）１６ｉ2 の
厚さよりも厚く形成されている。ゲート絶縁膜１６ｉ1
の厚さは、例えば８ｎｍ程度であり、上記した入出力回
路領域２およびフェーズロックループ回路領域３（図１
参照）のＭＩＳ・ＦＥＴを構成し、ゲート絶縁膜１６ｉ
2 の厚さは、例えば４. ５ｎｍ程度であり、上記した回
路領域４〜１２（図１参照）のＭＩＳ・ＦＥＴを構成し
ている。いずれのゲート絶縁膜１６ｉ1,１６ｉ2 もエピ
タキシャル層１ｅ上に形成することにより、膜質を向上
させることができるので、高い信頼性が得られている。

【００４７】なお、ゲート絶縁膜１６ｉ1,１６ｉ2 の両
方または薄い方を酸窒化膜（ＳｉＯＮ）で形成しても良
い。これにより、ゲート絶縁膜１６ｉ1,１６ｉ2 中にお
ける界面準位の発生を抑制でき、また、ゲート絶縁膜１
６ｉ1,１６ｉ2 中の電子トラップを低減できるので、ゲ
ート絶縁膜１６ｉ1,１６ｉ2 におけるホットキャリア耐
性を向上させることが可能となる。したがって、ゲート
絶縁膜１６ｉ1,１６ｉ2 の信頼性（特に、膜厚の薄いゲ
ート絶縁膜１６ｉ2 の信頼性）を向上させることが可能
となる。

【００４８】このようなゲート絶縁膜１６ｉ1,１６ｉ2
の酸窒化方法としては、例えばゲート絶縁膜１６ｉ1,１
６ｉ2 を酸化処理によって成膜する際にＮＨ₃ガス雰囲
気やＮＯ₂ガス雰囲気中において高温熱処理を施す方
法、シリコン酸化膜等からなるゲート絶縁膜１６ｉ1,１
６ｉ2 を形成した後、その上面に窒化膜を形成する方
法、エピタキシャル層１ｅの主面に窒素をイオン注入し
た後にゲート絶縁膜１６ｉ1,１６ｉ2 の形成のための酸
化処理を施す方法またはゲート電極形成用のポリシリコ
ン膜に窒素をイオン注入した後、熱処理を施して窒素を
ゲート絶縁膜１６ｉ1,１６ｉ2 に析出させる方法等があ
る。

【００４９】また、ゲート電極１７ｇは、導体膜１７ｇ
1 上にシリサイド層１７ｇ2 を設けた２層構造となって
いる。この導体膜１７ｇ1 は、例えば低抵抗ポリシリコ
ンからなる。また、シリサイド層１７ｇ2 は、ゲート電
極１７ｇの電気抵抗を下げ、かつ、配線との接触抵抗を
下げる機能を有し、例えばチタンシリサイド等からな
り、上記シリサイド層１５ｄ3 と同じ形成工程時に形成
されている。

【００５０】ただし、ゲート電極１７ｇの構造は、これ
に限定されるものではなく種々変更可能であり、例えば
低抵抗ポリシリコンの単体膜構造または低抵抗ポリシリ
コン上に窒化チタンや窒化タングステン等のバリア金属
膜を介してタングステン等のような金属膜を設けたポリ
メタル構造でも良い。ポリメタル構造を採用した場合に
はゲート電極１７ｇの電気抵抗を大幅に下げることがで
きる。この構造は、特にゲート電極１７ｇのゲート幅が
長い場合に有効である。

【００５１】なお、ゲート電極１７ｇの側面には、例え
ばシリコン酸化膜、シリコン窒化膜またはそれらの複合
膜等からなるサイドウォール１８が形成されている。サ
イドウォール１８をシリコン窒化膜で形成した場合に
は、層間絶縁膜に半導体領域１５ｐｄ, １５ｎｄが露出
するような接続孔を穿孔する際にそのサイドウォール１
８をエッチングストッパとして機能させることで当該接
続孔を自己整合的に位置合わせ良く形成することができ
るので、素子のレイアウト面積の微細化、信頼性の向上
および特性の向上を実現できる。

【００５２】このような素子形成基板１の主面上には、
第１層から第５層の配線１９Ｌ1 〜１９Ｌ5 が形成され
ている。第１層の配線１９Ｌ1 の配線層とエピタキシャ
ル層１ｅの主面との間には層間絶縁膜２０ａが設けられ
ている。この層間絶縁膜２０ａの一部には、半導体領域
１５ｐｄ, １５ｎｄが露出するような接続孔２１ａが穿
孔されており、その接続孔２１ａには、例えば低抵抗ポ
リシリコンが埋め込まれプラグ２２ａが形成されてい
る。上記した第１層の配線１９Ｌ1 は、例えばタングス
テン等からなり、プラグ２２ａを通じて半導体領域１５
ｐｄ, １５ｎｄと電気的に接続されている。

【００５３】また、第２層から第５層の配線１９Ｌ2 〜
１９Ｌ5 は、例えばアルミニウムまたはアルミニウム−
シリコン−銅合金からなり、各配線層の間には、それぞ
れ層間絶縁膜２０ｂ〜２０ｅが設けられている。層間絶
縁膜２０ｂ〜２０ｅの各々の一部には、下層の配線が露
出するような接続孔２１ｂ〜２１ｅが穿孔され、その各
々にプラグ２２ｂ〜２２ｅが形成されている。このプラ
グ２２ｂ〜２２ｅは、例えば低抵抗ポリシリコン、タン
グステンまたは窒化チタンからなり、これを通じてその
上下の配線間が電気的に接続されている。なお、層間絶
縁膜２０ａ〜２０ｅは、例えばシリコン酸化膜からな
る。この層間絶縁膜２０ｅ上には、表面保護膜２３が被
着されており、これにより、第５の配線１９Ｌ5 が被覆
されている。表面保護膜２３は、例えばシリコン酸化膜
の単体膜またはシリコン酸化膜上にシリコン窒化膜を堆
積した複合膜で形成されている。

【００５４】次に、本実施の形態１の半導体集積回路装
置の製造方法を図３〜図７により説明する。なお、図３
〜図７の断面図は、説明を簡単にするため図１の一部を
抜き出して示したものである。

【００５５】まず、図３に示すように、半導体基板１ｓ
上にエピタキシャル層１ｅを形成した素子形成基板１を
用意する。

【００５６】半導体基板１ｓは、例えばＣＺ法により得
られた半導体インゴットを、外形整形、切断（スライ
ス）、周辺形状加工、ラッピング、エッチング、鏡面研
磨、洗浄および検査等のような処理工程を適宜経て作成
されている。なお、この半導体基板１ｓ中のホウ素等
は、ＣＺ法等による結晶成長時に導入される。

【００５７】また、エピタキシャル層１ｅは、例えばＣ
ＶＤ法で形成されている。すなわち、例えば四塩化ケイ
素、三塩化シラン、ジクロルシランまたはモノシラン等
の原料ガスを水素等のようなキャリアガスにのせて半導
体基板１ｓの表面に流し、水素還元または熱分解により
半導体基板１ｓの表面にシリコンを析出させることで形
成されている。

【００５８】続いて、この素子形成基板１に浅溝型の分
離部１４を形成する。この分離部１４は、エピタキシャ
ル層１ｅに浅溝１４ａをフォトリソグラフィ技術および
ドライエッチング技術により掘った後、その浅溝１４ａ
を含むエピタキシャル層１ｅ上に、例えばシリコン酸化
膜等からなる分離用絶縁膜１４ｂをＣＶＤ法等により堆
積し、さらに、その分離用絶縁膜１４ｂをＣＭＰ（Chem
ical Mechanical Polishing ）法等により削り、浅溝１
４ａ内のみに分離用絶縁膜１４ｂを残すことで形成され
ている。

【００５９】その後、エピタキシャル層１ｅの表面層の
改質と次工程以降における汚染に対する表面保護を兼ね
た犠牲酸化膜の形成処理、ｎウエル１３ＮＷ1,１３ＮＷ
2 およびｐウェル１３ＰＷ1,１３ＰＷ2 （図１参照）の
形成処理および各ＭＩＳ・ＦＥＴのしきい値電圧調整用
のイオン打ち込み処理を順に行った後、例えば希フッ酸
水溶液を用いて上記犠牲酸化膜を除去する。ここまでの
工程は、上記素子形成基板１を用いること以外通常の方
法によった。

【００６０】次いで、素子形成基板１に対して、第１回
目の酸化処理を施すことにより、図４に示すように、エ
ピタキシャル層１ｅ上にゲート絶縁膜１６ｉを形成す
る。この酸化処理では、例えば８００℃程度のウェット
酸化処理を採用した。また、この段階におけるゲート絶
縁膜１６ｉの厚さは、エピタキシャル層１ｅの主面の全
領域において設計上等しく、例えば7.７ｎｍ程度であ
る。

【００６１】ここで、設計上とは誤差の範囲を含むこと
を意味し、設計上等しいとは、その酸化処理工程で目的
とした厚さが等しいことを意味するものであり、実物を
観測した場合に厳密に見れば厚さが異なっている部分が
あったとしてもそれが誤差の範囲内であるならば等しい
と解することを意味するものである。

【００６２】続いて、図５に示すように、この素子形成
基板１の主面上に、相対的に厚いゲート絶縁膜を形成す
る領域が被覆され、かつ、相対的に薄いゲート絶縁膜を
形成する領域が露出されるフォトレジストパターン２４
ａをフォトリソグラフィ技術により形成した後、これを
エッチングマスクとして、例えばフッ酸とフッ化アンモ
ニウムの混合水溶液を用いたエッチング処理を施すこと
により、フォトレジストパターン２４ａから露出する領
域ではゲート絶縁膜１６ｉを除去し、フォトレジストパ
ターン２４ａで覆われた領域ではゲート絶縁膜１６ｉを
残す。

【００６３】その後、フォトレジストパターン２４ａを
オゾンアッシャ等により除去した後、例えば５０℃程度
に加熱したアンモニア水と過酸化水素水との混合水溶
液、８０℃程度に加熱した塩酸と過酸化水素水との混合
水溶液および希釈したフッ酸水溶液を順に用いて洗浄す
る。

【００６４】この際、本実施の形態１では、ゲート絶縁
膜１６ｉをエピタキシャル層１ｅ上に形成していること
により、ゲート絶縁膜１６ｉ中の欠陥誘発要素が非常に
少ないので、この洗浄処理によってゲート絶縁膜１６ｉ
に致命的な欠陥が生じるのを、エピタキシャル層１ｅを
設けない通常の半導体基板上にそのゲート絶縁膜を形成
した場合に比較して大幅に低減することができる。

【００６５】次いで、素子形成基板１に対して、第２回
目の酸化処理を施すことにより、図６に示すように、エ
ピタキシャル層１ｅ上に厚さの異なるゲート絶縁膜１６
ｉ1,１６ｉ2 を形成する。この酸化処理では、例えば７
５０℃程度のウェット酸化処理を採用した。また、この
段階におけるゲート絶縁膜１６ｉ1,１６ｉ2 の厚さは互
いに異なり、相対的に厚いゲート絶縁膜１６ｉ1 の厚さ
は、例えば８ｎｍ程度、相対的に薄いゲート絶縁膜１６
ｉ2 の厚さは、例えば４. ５ｎｍ程度である。

【００６６】この相対的に厚いゲート絶縁膜１６ｉ1 の
厚さが、第１回目の酸化処理後のゲート絶縁膜１６ｉの
厚さ（7.７ｎｍ程度）にほぼ等しいのは、第１回目の酸
化処理後の洗浄工程によりゲート絶縁膜１６ｉの上層部
分が若干削られた後再度酸化処理を受けたからである。
ただし、上記したようにゲート絶縁膜１６ｉは膜質が良
好なので、その洗浄処理等によりゲート絶縁膜１６ｉの
上層部分が削られたとしてもそれは設計（誤差）の範囲
内であり、致命的な欠陥になるものを大幅に低減できる
のである。なお、エピタキシャル層を設けない通常の半
導体基板上に形成したゲート絶縁膜の場合にはその洗浄
工程等により上層部が削られると、そのゲート絶縁膜中
に存在し、それまでは問題とならなかった欠陥が露出す
るようになり、その露出した欠陥部分を起点として、そ
のゲート絶縁膜に半導体基板の主面に達するような微細
な孔が形成され致命的な欠陥に到る場合等がある。

【００６７】続いて、図７に示すように、ゲート絶縁膜
１６ｉ1,１６ｉ2 および分離部１４上に、例えば低抵抗
ポリシリコンからなる導体膜１７をＣＶＤ法等により形
成した後、この導体膜１７をフォトリソグラフィ技術お
よびドライエッチング技術によりパターニングすること
により、上記図１に示したゲート電極１７ｇの導体膜１
７ｇ1 を形成する。

【００６８】その後、素子形成基板１の主面上に導体膜
１７ｇ1 の表面を覆うような絶縁膜をＣＶＤ法等により
形成した後、その絶縁膜を異方性のドライエッチング処
理によってエッチバックすることにより、導体膜１７ｇ
1 の側面にサイドウォール１８（図１参照）を形成す
る。

【００６９】さらに、その後、導体膜１７ｇ1 の上面お
よび半導体領域１５ｐｄ, １５ｎｄの上面を露出させた
後、素子形成基板１の主面上に、例えばチタン等のよう
な導体膜をスパッタリング法等により被着し熱処理を施
すことにより、導体膜１７ｇ1 の上部および半導体領域
１５ｐｄ, １５ｎｄの上部に、それぞれシリサイド層１
７ｇ2,１５ｄ3,１５ｄ3 を形成する。これ以降は、半導
体集積回路装置の通常の製造プロセスを経て、図１およ
び図２に示したマイクロプロセッサを完成させた。

【００７０】次に、本発明の技術思想によるゲート絶縁
膜の信頼性の向上効果をより明確に確認するための実験
結果を図８および図９により説明する。

【００７１】図８および図９は、第１のゲート電極の形
成工程までを、後述する点を除き、上記実施の形態１と
同一工程を経て形成したＭＯＳ（Metal Oxide Semicond
uctor ）キャパシタを用いて、ゲート酸化膜に加える電
界を増加させていった際に絶縁破壊したキャパシタの数
を元にポアッソン分布を仮定して欠陥の累積密度を求
め、これを酸化膜電界強度の関数として示したものであ
る。

【００７２】なお、同ＭＯＳキャパシタの作成方法は、
上記エッチングマスクを半導体チップ全体に形成したも
のと全く形成しないものとを同一半導体ウエハ上に形成
した点およびゲート電極が素子形成領域の全体を被覆す
るように形成されている点が上記実施の形態１の作成方
法と異なる。これにより、ゲート酸化膜の厚さをチップ
単位で作り分けた。各々のゲート酸化膜の厚さはそれぞ
れ4.５ｎｍと８ｎｍである。

【００７３】図８および図９は、薄膜側および厚膜側の
ゲート酸化膜の累積欠陥をゲート酸化膜に印加した電界
強度の関数としてそれぞれ示す。通常の使用状態におい
てゲート酸化膜に加わる電界の強度は４ＭＶ／ｃｍ程度
であるが、長期間（通常は１０年）の使用でも絶縁破壊
をもたらさないようにするためには、図８および図９に
おける測定の場合のように短期的には常用状態より高め
の８ＭＶ／ｃｍ程度の電界を加えても絶縁破壊しないよ
うにすることが必要である。今日のＬＳＩの集積度を考
慮すると絶縁破壊をもたらす欠陥の密度を多くとも２個
／ｃｍ²、望ましくは１個／ｃｍ²以下にすることが必
要である。図８および図９から、本発明によればゲート
酸化膜の絶縁破壊をもたらす欠陥密度は薄い方のゲート
酸化膜ではほとんど０、厚い方では１個／ｃｍ²以下と
今日のＬＳＩに必要とされるレベルに十分到達している
ことが分かる。

【００７４】図１０には、素子形成基板として本発明で
説明したエピタキシャルシリコン基板等とＣＺ法による
半導体基板（ＣＺ基板と略す）とを用いた場合の結果を
比較して示す。同図を求めるのに使用したＭＯＳキャパ
シタは、第１の熱酸化膜の厚さを１８ｎｍ、第２の熱酸
化膜の厚さを１２ｎｍとした点、およびレジストマスク
をオゾン送気しながら１２０℃に加熱した濃硫酸（以下
オゾン硫酸と称す）中で除去した点以外は、図８および
図９のＭＯＳキャパソタと同様にして作成した。仕上が
りのゲート酸化膜の厚さはそれぞれ１２ｎｍと２５ｎｍ
であった。

【００７５】図８および図９から明らかなように相対的
に厚い方のゲート酸化膜の信頼性の方が劣るので、図１
０には相対的に厚い方のゲート酸化膜に関する結果を示
した。この図１０から、本発明によればゲート酸化膜の
絶縁破壊をもたらす欠陥密度は、ＣＺ基板を用いた場合
の技術の５個／ｃｍ²から0.７個／ｃｍ²へと大きく低
減され、本発明の有効性が改めて確認できる。

【００７６】なお、図８〜図１０の結果を比較するとレ
ジスト除去をオゾンアッシャとオゾン硫酸のいずれで行
おうとも厚膜側のゲート酸化膜の欠陥密度は同等のレベ
ルにあることが分かる。したがって、レジスト除去をオ
ゾンアッシャで行った方が危険な作業および有害薬品の
使用量を減らすことができるという製造上の利点があ
る。また、レジスト除去に低損傷と称するプラズマアッ
シャを用いた場合にもゲート酸化膜の信頼性に関してほ
ぼ同等の結果を得ることができる場合もあったが、プラ
ズマアッシャの中には厚膜側のゲート酸化膜の絶縁破壊
を増加させたり、膜厚を減少させたりするものがあっ
た。また、同一方式のプラズマアッシャを用いた場合に
も生産ラインによってゲート酸化膜の絶縁破壊がオゾン
アッシャと同等の場合と増加する場合とがあった。した
がって、レジスト除去にプラズマアッシャを用いる場合
には十分な吟味が必要である。

【００７７】次に、欠陥密度を８ＭＶ／ｃｍで判定する
根拠について説明する。通常の動作条件（印加電圧４Ｍ
Ｖ／ｃｍ）で１０年（３×１０⁸秒）以内にゲート酸化
膜に絶縁破壊をもたらす欠陥は、絶縁耐圧測定では８Ｍ
Ｖ／ｃｍ以下の印加電圧で絶縁破壊をもたらすと推定し
ている。その根拠は以下の通りである。

【００７８】無欠陥のゲート酸化膜は図１１のＴａ（Ｉ
ＮＴＲＩＮＳＩＣ）で示した絶縁破壊寿命を有する。同
図は微小（面積１０^-6ｃｍ²）なＭＯＳキャパシタを用
いて１１〜１５ＭＶ／ｃｍの範囲内で実験的に求めた平
均寿命ｔ50をもとにｔ50＝Ａｅｘｐ（Ｂ／Ｆｏｘ）（た
だし、ＡとＢは実験時とのフィッティングにより求まる
定数）の関係を用いて内挿および外挿したものである。
なお、上記式はＰｒｏｃ. ＩＥＥＥ１９９１Ｉｎ
ｔ. Ｃｏｎｆ. ＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃＴｅｓ
ｔＳｔｒｕｃｔｕｒｅｓ４, １７−２１（１９９１）
に記載がある。

【００７９】酸化膜の欠陥においては局所的に膜厚が薄
いと仮定することにより欠陥起因の絶縁破壊の電界加速
性を予測できることが知られている。そこで、動作条件
（４ＭＶ／ｃｍ）での平均寿命ｔ50が１０年（３×１０
⁸秒）となるように酸化膜欠陥の膜厚をフィッティング
により求める。本来の厚さの半分の欠陥が酸化膜中に存
在するとして寿命予測を行った結果を図１１中のＴｂ
（ＷＥＡＫＳＰＯＴ）で表示した実線で示す。通常の
絶縁耐圧測定（ＴＺＤＢ）では絶縁膜へ約０. １秒程度
電圧を印加した後、絶縁破壊の有無を判定するので、こ
れに相当する電界強度を上記Ｔｂから読みとると８ＭＶ
／ｃｍとなる。

【００８０】次に、本発明に至った検討過程において、
本発明が特に有効であるゲート絶縁膜厚の範囲を見出し
たので、図１２を用いてこれを説明する。同図はＣＺ基
板（発明者検討技術）およびＣＺ基板上にエピタキシャ
ルシリコン膜を形成した基板（本発明）をそれぞれ用い
てゲート酸化膜を形成し、例えば希フッ酸水溶液中にお
いて同酸化膜をエッチングした後にゲート電極を形成す
ることにより作成したＭＯＳキャパシタのゲート酸化膜
の欠陥密度を図８〜図１０と同様にして測定した結果を
示したものである。

【００８１】同図に示した実験においてはゲート酸化膜
の初期の膜厚を５ｎｍから１５０ｎｍまで種々に変化さ
せ、かつ、エッチング量も種々に変化させて作成した試
料を測定に用いた。このように作成条件が様々であって
もエッチング量を初期の膜厚で除した値を用いると、８
ＭＶ／ｃｍ以下の電界強度で絶縁破壊をもたらす欠陥の
密度が同図中のハッチングで示した領域の中におおむね
分布することが明らかになった。なお、２種ゲート酸化
膜プロセスのように洗浄後に再度酸化した場合について
も検討したところ、欠陥密度が若干減少する傾向にある
ものの図１０と大差ない結果が得られた。

【００８２】どのように簡略化した洗浄を用いても酸化
膜のエッチング量を２ｎｍ以下にすることは容易ではな
いので、上記実施の形態１のように初期膜厚が１０ｎｍ
と薄くなると規格化したエッチング量は0.２以上とな
る。その結果、本発明のようにエピタキシャルシリコン
基板を用いない限りゲート酸化膜の欠陥密度を目標とす
る２個／ｃｍ²以下とすることが困難であることが図１
０からも確認できる。なお、ゲート酸化膜の厚さが１０
０ｎｍ程度以上であれば、安価なＣＺ基板を用いても必
要な信頼性を確保することができる。しかしながら、ゲ
ート酸化膜の厚さが３０ｎｍ以下の場合には規格化した
エッチング量が0.０７以上となり欠陥密度の目標値を達
成することが困難となる。

【００８３】このような本実施の形態１によれば、以下
の効果を得ることが可能となる。

【００８４】(1).２種ゲート絶縁膜プロセスにおいて、
結晶欠陥が極めて少ないエピタキシャル層１ｅ上に相対
的に厚さの異なるゲート絶縁膜１６ｉ1,１６ｉ2 を形成
することにより、ゲート絶縁膜の形成プロセス中におい
てゲート絶縁膜１６ｉ中に生じる欠陥を低減できるの
で、２種ゲート絶縁膜プロセスにおいて必要な第２のゲ
ート酸化前の洗浄処理において、ゲート絶縁膜１６ｉ中
の欠陥が絶縁破壊をもたらすような重度の欠陥に変質す
る現象を抑制することができる。このため、相対的に厚
さの異なるゲート絶縁膜１６ｉ1,１６ｉ2 の絶縁破壊の
発生率を低減することができるので、その絶縁破壊に起
因する半導体集積回路装置の不良発生率を低減すること
ができる。

【００８５】(2).半導体基板１ｓにゲッタリング機能を
付加したことにより、第２のゲート酸化前の洗浄処理を
軽減することができるので、相対的に厚い方のゲート絶
縁膜１６ｉ1 の膜厚制御性および均一性を向上させるこ
とができる。

【００８６】(3).上記(1) 、(2) により、半導体集積回
路装置の歩留まり、信頼性および電気的特性を向上させ
ることが可能となる。

【００８７】(4).上記(1) 、(2) および(3) により、信
頼性が高く、電気的性能の高い半導体集積回路装置のコ
スト低減を推進することが可能となる。

【００８８】（実施の形態２）図１３および図１４は本
発明の他の実施の形態である半導体集積回路装置の要部
断面図である。

【００８９】本実施の形態２においては、本発明の技術
思想を、例えばＤＲＡＭ（DynamicRandom Access Memor
y）に適用した場合について説明する。図１３はＤＲＡ
ＭのメモリセルＭＣの一部を示し、図１４はその周辺回
路の一部を示している。

【００９０】本実施の形態２においては、例えば厚さ２
μｍ程度のシリコン単結晶膜からなるエピタキシャル層
１ｅをエピタキシャル成長法により形成した素子形成基
板１を用いた。２種ゲート絶縁膜プロセスを前記実施の
形態１と同様にして行った点以外は、通常の方法により
ＤＲＡＭを完成させた。

【００９１】メモリセル領域においてエピタキシャル層
１ｅ中にはｐウエル１３ＰＷ3 が形成され、周辺回路領
域においてエピタキシャル層１ｅ中にはｐウエル１３Ｐ
Ｗ4が形成されている。このｐウエル１３ＰＷ3,１３Ｐ
Ｗ4 は、例えばホウ素等のような不純物がエピタキシャ
ル層１ｅの途中の深さ位置まで広がって形成されてい
る。メモリセル領域におけるｐウエル１３ＰＷ3 の側部
および底部を含む全体をｎ型の半導体領域で取り囲み、
ｐウエル１３ＰＷ3 に外部ノイズが入るのを抑制するウ
エル分離構造を形成しても良い。分離部１４ＡはＬＯＣ
ＯＳ（Local Oxidization Of Silicon）法等によるフィ
ールド絶縁膜で形成されている。この分離部１４Ａを前
記実施の形態１と同様に浅溝型で形成しても良い。

【００９２】メモリセルＭＣは、メモリセル選択ＭＩＳ
・ＦＥＴＱとキャパシタＣとを有している。メモリセル
選択ＭＩＳ・ＦＥＴＱは、一対の半導体領域２５ｎｄ,
２５ｎｄとゲート絶縁膜１６ｉ1 とゲート電極１７ｇと
を有している。半導体領域２５ｎｄには、例えばリンま
たはヒ素が導入されている。ゲート絶縁膜１６ｉ1 の厚
さは、例えば８ｎｍ程度に形成した。ゲート電極１７ｇ
はＤＲＡＭのワード線ＷＬの一部でもある。ゲート電極
１７ｇ（ワード線ＷＬ）上には、例えばシリコン酸化膜
またはシリコン窒化膜からなるキャップ絶縁膜２６が形
成されている。

【００９３】このメモリセル選択ＭＩＳ・ＦＥＴＱの一
方の半導体領域２５ｎｄにはキャパシタＣが電気的に接
続され、他方の半導体領域２５ｎｄにはビット線ＢＬが
電気的に接続されている。キャパシタＣは、蓄積電極２
７ａ上に容量絶縁膜２７ｂを介してプレート電極２７ｃ
を設けて成る。蓄積電極２７ａは、例えば低抵抗ポリシ
リコンからなり、半導体領域２５ｎｄに直接接続されて
いる。容量絶縁膜２７ｂは、情報記憶用の電荷を蓄える
ための部分であり、例えばシリコン酸化膜またはシリコ
ン酸化膜とシリコン窒化膜との積層構造で構成されてい
る。プレート電極２７ｃは、例えば低抵抗ポリシリコン
またはタングステンからなる。また、ビット線ＢＬは、
例えばアルミニウムまたはアルミニウム−シリコン−銅
合金からなり、キャパシタＣの上層に層間絶縁膜２０ａ
を介して形成されている。

【００９４】一方、周辺回路領域にはｎＭＩＳＱＮ3 が
示されている。このｎＭＩＳＱＮ3は、一対の半導体領
域２８ｎｄ, ２８ｎｄとゲート絶縁膜１６ｉ2 とゲート
電極１７ｇとを有している。半導体領域２８ｎｄには、
例えばリンまたはヒ素が導入されている。ゲート絶縁膜
１６ｉ2 の厚さは、例えば４. ５ｎｍ程度に形成した。
ゲート電極１７ｇ上には、例えばシリコン酸化膜または
シリコン窒化膜からなるキャップ絶縁膜２６が形成され
ている。このｎＭＩＳＱＮ3 の一方の半導体領域２８ｎ
ｄには第１層目の配線１９Ｌ1 が電気的に接続され、他
方の半導体領域２８ｎｄには第２層目の配線１９Ｌ2 が
電気的に接続されている。なお、図１３および図１４に
は第２の配線層までの工程により形成した構造のみを示
し、それ以降の工程による構造は省略した。

【００９５】このような本実施の形態２においては、前
記実施の形態１で得られた効果の他に、以下の効果を得
ることができた。

【００９６】すなわち、メモリセルＭＣ部分には１種ゲ
ート絶縁膜プロセスを用いた場合よりも相対的に厚いゲ
ート絶縁膜１６ｉ1 を形成することができたので、キャ
パシタＣに電荷を蓄積する際の書き込み電圧を高く設定
でき蓄積電荷量が増加した。これにより、データ保持特
性、雑音耐性、ソフトエラー耐性が向上した。他方、周
辺回路においては１種ゲート絶縁膜プロセスを用いた場
合よりもゲート絶縁膜１６ｉ2 を薄くすることができた
ので動作速度が向上した。

【００９７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１，２に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００９８】例えば前記実施の形態２においては、ビッ
ト線がキャパシタの上に設けられる構造とした場合につ
いて説明したが、これに限定されるものではなく、例え
ばビット線がキャパシタの下に設けられる構造としても
良い。また、そのキャパシタも平面型に限定されるもの
ではなく、例えばクラウン型やフィン型でも良い。

【００９９】また、前記実施の形態１においては本発明
をマイクロプロセッサに適用し、前記実施の形態２にお
いては本発明をＤＲＡＭに適用した場合について説明し
たが、これに限定されるものではなく種々適用可能であ
り、例えばＳＲＡＭやマスクＲＯＭ（Read Only Memor
y）等のような他の半導体メモリまたはメモリ回路とロ
ジック回路とを同一素子形成基板上に設けたメモリ−ロ
ジック混在型の半導体集積回路装置等、他の半導体集積
回路装置に適用することもできる。

【０１００】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１０１】(1).本発明によれば、エピタキシャル成長
法で形成された結晶欠陥が極めて少ない半導体単結晶層
上に相対的に厚さの異なる複数種のゲート絶縁膜を形成
することにより、ゲート絶縁膜の形成プロセス中におい
てゲート絶縁膜中に生じる欠陥を低減できるので、２種
以上のゲート絶縁膜を形成するためのプロセスにおいて
必要な洗浄処理に起因してゲート絶縁膜中の欠陥がゲー
ト絶縁破壊をもたらす重度の欠陥に変質する現象を低減
することができる。このため、相対的に厚さの異なるゲ
ート絶縁膜の絶縁破壊の発生率を低減することができる
ので、その絶縁破壊に起因する半導体集積回路装置の不
良発生率を低減することができる。

【０１０２】(2).本発明によれば、半導体基板にゲッタ
リング機能を付加したことにより、２種以上のゲート絶
縁膜を形成するためのプロセスにおいて必要な洗浄処理
を軽減することができるので、相対的に厚い方のゲート
絶縁膜の膜厚制御性および均一性を向上させることがで
きる。

【０１０３】(3).上記(1) 、(2) により、半導体集積回
路装置の歩留まり、信頼性および電気的特性を向上させ
ることが可能となる。

【０１０４】(4).上記(1) 、(2) および(3) により、信
頼性が高く、電気的性能の高い半導体集積回路装置のコ
スト低減を推進することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の平面図である。

【図２】図１の半導体集積回路装置の要部断面図であ
る。

【図３】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図４】前図に続く図１に示す半導体集積回路装置の製
造工程中の要部断面図である。

【図５】図４に続く図１に示す半導体集積回路装置の製
造工程中の要部断面図である。

【図６】図５に続く図１に示す半導体集積回路装置の製
造工程中の要部断面図である。

【図７】図６に続く図１に示す半導体集積回路装置の製
造工程中の要部断面図である。

【図８】本発明によるゲート酸化膜の信頼性の向上をよ
り明確にするための実験結果であって厚さ４. ５ｎｍの
ゲート酸化膜におけるゲート酸化膜電界強度とゲート酸
化膜累積欠陥密度との関係を示すグラフ図である。

【図９】本発明によるゲート酸化膜の信頼性の向上をよ
り明確にするための実験結果であって厚さ８ｎｍのゲー
ト酸化膜におけるゲート酸化膜電界強度とゲート酸化膜
累積欠陥密度との関係を示すグラフ図である。

【図１０】本発明によるゲート酸化膜の信頼性の向上を
より明確にするための実験結果であってゲート酸化膜電
界強度とゲート酸化膜累積欠陥密度との関係を示すグラ
フ図である。

【図１１】ゲート酸化膜の欠陥密度を８ＭＶ／ｃｍの電
界強度で判定する根拠を説明するための図であってゲー
ト酸化膜電界強度と平均寿命との関係を示すグラフ図で
ある。

【図１２】本発明を適用するのに特に有効なゲート絶縁
膜厚の範囲を説明するための図であってエッチング膜厚
と電界強度８ＭＶ／ｃｍにおける累積欠陥密度との関係
を示すグラフ図である。

【図１３】本発明の他の実施の形態である半導体集積回
路装置のメモリセルにおける要部断面図である。

【図１４】本発明の他の実施の形態である半導体集積回
路装置の周辺回路領域における要部断面図である。

【符号の説明】

１素子形成用基板１ｓ半導体基板１ｅエピタキシャル層（半導体単結晶層）２入出力回路領域３フェーズロックループ回路領域４命令キャッシュ回路領域５データキャッシュ回路領域６浮動小数点演算回路領域７バスインターフェス回路領域８入出力制御回路領域９中央演算回路領域１０演算制御回路領域１１キャッシュ制御回路領域１２その他の回路領域１３ＮＷ1,１３ＮＷ2 ｎウエル１３ＰＷ1,１３ＰＷ2 ｐウエル１４分離部１４ａ浅溝１４ｂ分離用絶縁膜１４Ａ分離部１５ｐｄ半導体領域１５ｐｄ1 低濃度領域１５ｐｄ2 高濃度領域１５ｎｄ1 低濃度領域１５ｎｄ2 高濃度領域１５ｄ3 シリサイド層１６ｉゲート絶縁膜（第１のゲート絶縁膜）１６ｉ1 ゲート絶縁膜（第１のゲート絶縁膜）１６ｉ2 ゲート絶縁膜（第２のゲート絶縁膜）１６ｉ3 ゲート絶縁膜（第３のゲート絶縁膜）１７導体膜１７ｇゲート電極１７ｇ1 導体膜１７ｇ2 シリサイド層１８サイドウォール１９Ｌ1 〜１９Ｌ5 配線２０ａ〜２０ｅ層間絶縁膜２１ａ〜２１ｅ接続孔２２ａ〜２２ｅプラグ２３表面保護膜２４ａ, ２４ｂフォトレジストパターン（第１、第２
のマスク）２５ｎｄ半導体領域２６キャップ絶縁膜２７ａ蓄積電極２７ｂ容量絶縁膜２７ｃプレート電極２８ｎｄ半導体領域２９ａ半導体領域２９ｂ半導体領域３０ｆフローティングゲート電極３０ｃコントロールゲート電極３１層間膜３２ｎｄ半導体領域ＢＰボンディングパッドＱＮ1,ＱＮ2,ＱＮ3 ｎチャネル型のＭＩＳ・ＦＥＴＱＰ1,ＱＰ2 ｐチャネル型のＭＩＳ・ＦＥＴＱメモリセル選択ＭＩＳ・ＦＥＴＣキャパシタＱｍＭＩＳ・ＦＥＴＢＬｓサブビット線ＢＬｍメインビット線

───────────────────────────────────────────────────── フロントページの続き (72)発明者鈴木範夫東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者神田隆行東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者 ▲高▼橋健治東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者清水博文東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者酒井哲東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】半導体基板上に素子形成のためのプロセ
スを経ることなくエピタキシャル法により半導体単結晶
層を形成した後、その半導体単結晶層上に厚さの異なる
ゲート絶縁膜を形成する工程を有することを特徴とする
半導体集積回路装置の製造方法。
【請求項２】請求項１記載の半導体集積回路装置の製
造方法において、前記半導体基板の導電型を決める不純
物濃度がほぼ均一であることを特徴とする半導体集積回
路装置の製造方法。
【請求項３】請求項１記載の半導体集積回路装置の製
造方法において、前記ゲート絶縁膜のうち、相対的に最
も厚いゲート絶縁膜の厚さが３０ｎｍ以下であることを
特徴とする半導体集積回路装置の製造方法。
【請求項４】請求項１記載の半導体集積回路装置の製
造方法において、前記半導体基板に汚染元素を捕縛する
ゲッタリング能力を付加する工程を有することを特徴と
する半導体集積回路装置の製造方法。
【請求項５】請求項１記載の半導体集積回路装置の製
造方法において、前記半導体単結晶層の厚さが、前記ゲ
ート絶縁膜のうち、相対的に最も厚いゲート絶縁膜の厚
さの半分以上あることを特徴とする半導体集積回路装置
の製造方法。
【請求項６】以下の工程を有することを特徴とする半
導体集積回路装置の製造方法；（ａ）半導体基板上に素子形成のためのプロセスを経る
ことなくエピタキシャル法により半導体単結晶層を形成
する工程、（ｂ）前記半導体単結晶層上に第１のゲート
絶縁膜を形成する工程、（ｃ）前記第１のゲート絶縁膜
上に、第２のゲート絶縁膜の形成領域が露出するマスク
を形成した後、それをエッチングマスクとしてマスクか
ら露出する第１のゲート絶縁膜を除去する工程、（ｄ）
前記（ｃ）工程の後、前記マスクを除去した後、洗浄処
理を施す工程、（ｅ）前記（ｄ）工程の後、第２のゲー
ト絶縁膜を形成する工程、（ｆ）第２のゲート絶縁膜形
成処理を施した前記第１のゲート絶縁膜および第２のゲ
ート絶縁膜上にゲート電極を形成する工程、（ｇ）前記
半導体単結晶層に電界効果トランジスタのソース・ドレ
イン用の半導体領域を形成する工程。
【請求項７】請求項６記載の半導体集積回路装置の製
造方法において、前記半導体基板の導電型を決める不純
物濃度がほぼ均一であることを特徴とする半導体集積回
路装置の製造方法。
【請求項８】請求項６記載の半導体集積回路装置の製
造方法において、前記第１のゲート絶縁膜の厚さが３０
ｎｍ以下であることを特徴とする半導体集積回路装置の
製造方法。
【請求項９】請求項６記載の半導体集積回路装置の製
造方法において、前記半導体基板に汚染元素を捕縛する
ゲッタリング能力を付加する工程を有することを特徴と
する半導体集積回路装置の製造方法。
【請求項１０】請求項６記載の半導体集積回路装置の
製造方法において、前記半導体基板はチョクラルスキー
法により結晶成長させた半導体インゴットを板状に切断
することで形成されていることを特徴とする半導体集積
回路装置の製造方法。
【請求項１１】以下の工程を有することを特徴とする
半導体集積回路装置の製造方法；（ａ）半導体基板上に素子形成のためのプロセスを経る
ことなくエピタキシャル法により半導体単結晶層を形成
する工程、（ｂ）前記半導体単結晶層上に第１のゲート
絶縁膜を形成する工程、（ｃ）前記第１のゲート絶縁膜
上に第２のゲート絶縁膜の形成領域が露出する第１のマ
スクを形成した後、それをエッチングマスクとして第１
のマスクから露出する第１のゲート絶縁膜を除去する工
程、（ｄ）前記（ｃ）工程の後、前記第１のマスクを除
去した後、洗浄処理を施す工程、（ｅ）前記（ｄ）工程
の後、第２のゲート絶縁膜を形成する工程、（ｆ）第２
のゲート絶縁膜形成処理を施した前記第１のゲート絶縁
膜および第２のゲート絶縁膜上に第３のゲート絶縁膜の
形成領域が露出する第２のマスクを形成した後、それを
エッチングマスクとして第２のマスクから露出する上記
第１もしくは第２のゲート絶縁膜を除去する工程、
（ｇ）前記（ｆ）工程の後、前記第２のマスクを除去し
た後、洗浄処理を施す工程、（ｈ）前記（ｇ）工程の
後、第３のゲート絶縁膜を形成する工程、（ｉ）第２も
しくは第３もしくはその両者のゲート絶縁膜形成処理を
施した前記第１のゲート絶縁膜、第３のゲート絶縁膜形
成処理を施した第２のゲート絶縁膜および第３のゲート
絶縁膜上にゲート電極を形成する工程、（ｊ）前記半導
体単結晶層に電界効果トランジスタのソース・ドレイン
用の半導体領域を形成する工程。
【請求項１２】請求項１１記載の半導体集積回路装置
の製造方法において、前記半導体基板の導電型を決める
不純物濃度がほぼ均一であることを特徴とする半導体集
積回路装置の製造方法。
【請求項１３】請求項１１記載の半導体集積回路装置
の製造方法において前記第１のゲート絶縁膜の厚さが３
０ｎｍ以下であることを特徴とする半導体集積回路装置
の製造方法。
【請求項１４】請求項１１記載の半導体集積回路装置
の製造方法において、前記半導体基板に汚染元素を捕縛
するゲッタリング能力を付加する工程を有することを特
徴とする半導体集積回路装置の製造方法。
【請求項１５】半導体基板上に素子形成のためのプロ
セスを経ることなくエピタキシャル成長により形成され
た半導体単結晶層を備え、前記半導体単結晶層上に形成
された厚さの異なる複数種のゲート絶縁膜を有する複数
の電界効果トランジスタを備えたことを特徴とする半導
体集積回路装置。
【請求項１６】請求項１５記載の半導体集積回路装置
において、前記半導体基板の導電型を決める不純物濃度
がほぼ均一であることを特徴とする半導体集積回路装
置。
【請求項１７】請求項１５記載の半導体集積回路装置
において、前記複数種のゲート絶縁膜のうち、相対的に
最も厚いゲート絶縁膜の厚さが３０ｎｍ以下であること
を特徴とする半導体集積回路装置。
【請求項１８】請求項１５記載の半導体集積回路装置
において、前記半導体基板に汚染元素を捕縛するゲッタ
リング能力を付加したことを特徴とする半導体集積回路
装置。
【請求項１９】請求項１５記載の半導体集積回路装置
において、前記複数の電界効果トランジスタのうち、相
対的に厚いゲート絶縁膜を有する電界効果トランジスタ
の駆動電圧の方が、相対的に薄いゲート絶縁膜を有する
電界効果トランジスタの駆動電圧よりも高いことを特徴
とする半導体集積回路装置。