JPH11317458A - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents
半導体集積回路装置の製造方法および半導体集積回路装置Info
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- JPH11317458A JPH11317458A JP10124365A JP12436598A JPH11317458A JP H11317458 A JPH11317458 A JP H11317458A JP 10124365 A JP10124365 A JP 10124365A JP 12436598 A JP12436598 A JP 12436598A JP H11317458 A JPH11317458 A JP H11317458A
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- insulating film
- forming
- semiconductor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 厚さが異なる2種以上のゲート絶縁膜を半導
体基板上に設けている半導体集積回路装置において、そ
のゲート絶縁膜中の欠陥を低減する。 【解決手段】 半導体基板1s上に形成された結晶欠陥
の少ないエピタキシャル層上に厚さの異なる2種以上の
ゲート絶縁膜16i1,16i2 を形成するようにした。
体基板上に設けている半導体集積回路装置において、そ
のゲート絶縁膜中の欠陥を低減する。 【解決手段】 半導体基板1s上に形成された結晶欠陥
の少ないエピタキシャル層上に厚さの異なる2種以上の
ゲート絶縁膜16i1,16i2 を形成するようにした。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法および半導体集積回路装置技術に関し、特
に、設計上の厚さが異なる2種以上のゲート絶縁膜を素
子形成基板上に設けている半導体集積回路装置の製造技
術に適用して有効な技術に関するものである。
置の製造方法および半導体集積回路装置技術に関し、特
に、設計上の厚さが異なる2種以上のゲート絶縁膜を素
子形成基板上に設けている半導体集積回路装置の製造技
術に適用して有効な技術に関するものである。
【0002】
【従来の技術】大規模集積回路(LSI;Large Scale
Integrated Circuit)を構成するMIS(Metal Insula
tor Semiconductor )トランジスタのうち入出力回路を
構成するものには外部からの供給電源および入出力の規
格で決まる電圧が付加される一方で、内部回路を構成す
るものにはその性能を最適化するために異なる電圧を付
加する必要が生じている。例えば記憶保持動作が必要な
随時書き込み読み出し型記憶装置(DRAM;Dynamic
Random Access Memory)においてはデータ保持時間を長
くするためにメモリセル内のMISトランジスタには周
辺回路よりも高い電圧を付加する方が有利である。他
方、マイコン・ロジックLSIにおいては消費電力の低
減を図るために、内部回路のMISトランジスタに加え
る電圧を入力電圧よりも低く設定する必要がある。
Integrated Circuit)を構成するMIS(Metal Insula
tor Semiconductor )トランジスタのうち入出力回路を
構成するものには外部からの供給電源および入出力の規
格で決まる電圧が付加される一方で、内部回路を構成す
るものにはその性能を最適化するために異なる電圧を付
加する必要が生じている。例えば記憶保持動作が必要な
随時書き込み読み出し型記憶装置(DRAM;Dynamic
Random Access Memory)においてはデータ保持時間を長
くするためにメモリセル内のMISトランジスタには周
辺回路よりも高い電圧を付加する方が有利である。他
方、マイコン・ロジックLSIにおいては消費電力の低
減を図るために、内部回路のMISトランジスタに加え
る電圧を入力電圧よりも低く設定する必要がある。
【0003】ところで、MISトランジスタのゲート絶
縁破壊を防止するためにはゲート絶縁膜に加わる電界強
度を4MV/cm 程度に留めておく必要があるので、半導体
基板上にゲート絶縁膜を1種類しか形成しない場合(以
下、1種ゲート絶縁膜プロセスと称する)にはその厚さ
を高電圧部に要求される値に合わせて設計することにな
る。この場合、低電圧部においては電界強度が低下する
のでトランジスタの駆動能力が低下し、その結果、LS
Iの処理速度が低下するという問題が生ずる。これを防
止するためには、高電圧部のゲート絶縁膜は相対的に厚
くしたまま、低電圧部のゲート絶縁膜を相対的に薄くす
る必要がある。すなわち、半導体基板上に設計上の厚さ
が異なる2種以上のゲート絶縁膜を形成することにな
る。
縁破壊を防止するためにはゲート絶縁膜に加わる電界強
度を4MV/cm 程度に留めておく必要があるので、半導体
基板上にゲート絶縁膜を1種類しか形成しない場合(以
下、1種ゲート絶縁膜プロセスと称する)にはその厚さ
を高電圧部に要求される値に合わせて設計することにな
る。この場合、低電圧部においては電界強度が低下する
のでトランジスタの駆動能力が低下し、その結果、LS
Iの処理速度が低下するという問題が生ずる。これを防
止するためには、高電圧部のゲート絶縁膜は相対的に厚
くしたまま、低電圧部のゲート絶縁膜を相対的に薄くす
る必要がある。すなわち、半導体基板上に設計上の厚さ
が異なる2種以上のゲート絶縁膜を形成することにな
る。
【0004】このような設計上の厚さが異なる2種のゲ
ート絶縁膜を形成する技術については、例えば特開平2
−096378号公報(第1の文献)、特開平2−15
374号公報(第2の文献)および特開平8−1954
41号公報(第3の文献)に記載がある。
ート絶縁膜を形成する技術については、例えば特開平2
−096378号公報(第1の文献)、特開平2−15
374号公報(第2の文献)および特開平8−1954
41号公報(第3の文献)に記載がある。
【0005】上記第1の文献には、低電圧用のMISト
ランジスタのゲート絶縁膜を高電圧用のMISトランジ
スタのゲート絶縁膜よりも薄くし、かつ、ゲート電極を
低電圧用と高電圧用とで同一層で形成する技術が開示さ
れており、上記第2の文献には、第1のゲート酸化を行
い、仕上がり膜厚を大きくする部分以外のゲート絶縁膜
を除去した後に第2のゲート酸化を行うことにより膜厚
の異なるゲート絶縁膜を有するMISトランジスタを形
成する技術が開示されている。以下、ゲート絶縁膜の厚
さを2種類作り分ける技術について詳細に説明する。
ランジスタのゲート絶縁膜を高電圧用のMISトランジ
スタのゲート絶縁膜よりも薄くし、かつ、ゲート電極を
低電圧用と高電圧用とで同一層で形成する技術が開示さ
れており、上記第2の文献には、第1のゲート酸化を行
い、仕上がり膜厚を大きくする部分以外のゲート絶縁膜
を除去した後に第2のゲート酸化を行うことにより膜厚
の異なるゲート絶縁膜を有するMISトランジスタを形
成する技術が開示されている。以下、ゲート絶縁膜の厚
さを2種類作り分ける技術について詳細に説明する。
【0006】まず、チョクラルスキー(以下、CZと称
す)法で引き上げられた半導体基板上に、素子分離膜、
ウエルおよび犠牲酸化膜をそれぞれ形成し、しきい値電
圧調整用のイオン打ち込みを1種ゲート絶縁膜プロセス
と同様に行った後、第1のゲート絶縁膜を形成する。続
いて、ゲート絶縁膜の仕上がり膜厚を大きくする領域上
に選択的にエッチングマスクを形成した後、その絶縁膜
をエッチングする作用のある溶液を用いて同マスクに被
覆されていない領域のゲート絶縁膜を除去する。その
後、そのエッチングマスクの除去と洗浄とを行なった後
に第2のゲート酸化を行う。その際、上記マスクに被覆
されていた領域においては第1のゲート酸化による絶縁
膜が残存したまま更にゲート酸化が行われるので、マス
クに被覆されていなかった領域よりも厚いゲート絶縁膜
が形成される。その後は、1種ゲート絶縁膜プロセスと
同様な工程を経て半導体装置を完成する。なお、以下に
おいては、従来方法であるか本発明であるかを問わず、
ゲート絶縁膜の厚さを2種類作り分ける一連の工程を2
種ゲート絶縁膜プロセスと称することにする。
す)法で引き上げられた半導体基板上に、素子分離膜、
ウエルおよび犠牲酸化膜をそれぞれ形成し、しきい値電
圧調整用のイオン打ち込みを1種ゲート絶縁膜プロセス
と同様に行った後、第1のゲート絶縁膜を形成する。続
いて、ゲート絶縁膜の仕上がり膜厚を大きくする領域上
に選択的にエッチングマスクを形成した後、その絶縁膜
をエッチングする作用のある溶液を用いて同マスクに被
覆されていない領域のゲート絶縁膜を除去する。その
後、そのエッチングマスクの除去と洗浄とを行なった後
に第2のゲート酸化を行う。その際、上記マスクに被覆
されていた領域においては第1のゲート酸化による絶縁
膜が残存したまま更にゲート酸化が行われるので、マス
クに被覆されていなかった領域よりも厚いゲート絶縁膜
が形成される。その後は、1種ゲート絶縁膜プロセスと
同様な工程を経て半導体装置を完成する。なお、以下に
おいては、従来方法であるか本発明であるかを問わず、
ゲート絶縁膜の厚さを2種類作り分ける一連の工程を2
種ゲート絶縁膜プロセスと称することにする。
【0007】また、上記した第3の文献(特開平8−1
95441号公報)には、バイポーラ型とMOS型トラ
ンジスタとを混載したBiCMOS(Bipolar Complime
ntary MOS )型のLSIにおいて、半導体基板の表面に
エピタキシャル薄膜を成長させた後に厚さの異なる2種
類のゲート絶縁膜を形成した例がある。同例において
は、まず高濃度のn型およびp型の埋め込み拡散層を形
成する。これら拡散層は選択的に形成する必要があると
ころから、通常はレジストマスクの形成、イオン打ち込
みによるドーパントの導入、レジスト除去、打ち込み損
傷の回復を目的とした800℃以上の熱処理からなる一
連の工程により形成している。
95441号公報)には、バイポーラ型とMOS型トラ
ンジスタとを混載したBiCMOS(Bipolar Complime
ntary MOS )型のLSIにおいて、半導体基板の表面に
エピタキシャル薄膜を成長させた後に厚さの異なる2種
類のゲート絶縁膜を形成した例がある。同例において
は、まず高濃度のn型およびp型の埋め込み拡散層を形
成する。これら拡散層は選択的に形成する必要があると
ころから、通常はレジストマスクの形成、イオン打ち込
みによるドーパントの導入、レジスト除去、打ち込み損
傷の回復を目的とした800℃以上の熱処理からなる一
連の工程により形成している。
【0008】
【発明が解決しようとする課題】ところが、上記した2
種ゲート絶縁膜プロセス技術においては、以下の課題が
あることを本発明者は見出した。
種ゲート絶縁膜プロセス技術においては、以下の課題が
あることを本発明者は見出した。
【0009】まず、上記第1および第2の文献の技術に
おいては、CZ法により形成された半導体基板を用いて
いるので、第1の酸化工程で形成した第1のゲート絶縁
膜(相対的に厚くするゲート絶縁膜)にCZ法に特有な
結晶欠陥に起因する欠陥が形成されており、その欠陥の
多くは一般的に実用上問題のない軽度の欠陥であるが、
その後の2種ゲート絶縁膜プロセスにおいて必要な洗浄
工程を経ると絶縁破壊をもたらす重度の欠陥へと変質し
てしまう結果、その後の第2の酸化工程を経て形成され
た厚いゲート絶縁膜に絶縁破壊不良が発生するという問
題がある。
おいては、CZ法により形成された半導体基板を用いて
いるので、第1の酸化工程で形成した第1のゲート絶縁
膜(相対的に厚くするゲート絶縁膜)にCZ法に特有な
結晶欠陥に起因する欠陥が形成されており、その欠陥の
多くは一般的に実用上問題のない軽度の欠陥であるが、
その後の2種ゲート絶縁膜プロセスにおいて必要な洗浄
工程を経ると絶縁破壊をもたらす重度の欠陥へと変質し
てしまう結果、その後の第2の酸化工程を経て形成され
た厚いゲート絶縁膜に絶縁破壊不良が発生するという問
題がある。
【0010】すなわち、上述のようにゲート絶縁膜の仕
上がり膜厚を大きくする領域上に選択的にエッチングマ
スクを形成した後、そのマスクに被覆されていない領域
のゲート絶縁膜をエッチング除去する場合、そのエッチ
ングマスクの形成処理およびエッチング処理により半導
体ウエハに汚染物が付着する。同汚染物を十分に除去し
ないまま第2のゲート酸化処理を行うと、レジストに被
覆されていた領域はもとより、被覆されていなかった領
域においてもゲート絶縁膜中に欠陥が形成されるという
問題が生ずる。また、酸化炉等に汚染が蓄積していくと
いう問題もある。そこで、2種ゲート絶縁膜プロセスで
は、第2のゲート酸化処理工程前の洗浄処理において汚
染を十分に除去することが重要であり、その洗浄処理時
に第1の酸化工程で形成したゲート絶縁膜を多少なりと
もエッチング除去する、いわゆるリフトオフ作用により
汚染物を除去している。しかしながら、上記技術では、
CZ法により作成された半導体基板を用いているので、
CZ法に特有な結晶欠陥に起因した欠陥が第1のゲート
絶縁膜中に形成されている。その欠陥の多くは一般的に
実用上問題のない軽度の欠陥であるが、上記洗浄工程を
経ると、その洗浄工程時におけるエッチング作用により
絶縁破壊をもたらす重度の欠陥へと変質してしまう。こ
のため、その洗浄工程後の第2の酸化工程を経て形成さ
れた厚いゲート酸化膜に絶縁破壊不良が発生する。本問
題については、例えばテクニルダイジェスト・オブ・ア
イイーディーエム1985、第372頁〜第375頁に
詳細に説明されている。
上がり膜厚を大きくする領域上に選択的にエッチングマ
スクを形成した後、そのマスクに被覆されていない領域
のゲート絶縁膜をエッチング除去する場合、そのエッチ
ングマスクの形成処理およびエッチング処理により半導
体ウエハに汚染物が付着する。同汚染物を十分に除去し
ないまま第2のゲート酸化処理を行うと、レジストに被
覆されていた領域はもとより、被覆されていなかった領
域においてもゲート絶縁膜中に欠陥が形成されるという
問題が生ずる。また、酸化炉等に汚染が蓄積していくと
いう問題もある。そこで、2種ゲート絶縁膜プロセスで
は、第2のゲート酸化処理工程前の洗浄処理において汚
染を十分に除去することが重要であり、その洗浄処理時
に第1の酸化工程で形成したゲート絶縁膜を多少なりと
もエッチング除去する、いわゆるリフトオフ作用により
汚染物を除去している。しかしながら、上記技術では、
CZ法により作成された半導体基板を用いているので、
CZ法に特有な結晶欠陥に起因した欠陥が第1のゲート
絶縁膜中に形成されている。その欠陥の多くは一般的に
実用上問題のない軽度の欠陥であるが、上記洗浄工程を
経ると、その洗浄工程時におけるエッチング作用により
絶縁破壊をもたらす重度の欠陥へと変質してしまう。こ
のため、その洗浄工程後の第2の酸化工程を経て形成さ
れた厚いゲート酸化膜に絶縁破壊不良が発生する。本問
題については、例えばテクニルダイジェスト・オブ・ア
イイーディーエム1985、第372頁〜第375頁に
詳細に説明されている。
【0011】また、上記第3の文献の技術においては、
ドーパントを打ち込んだ後にエピタキシャル薄膜を形成
しているので、エピタキシャル薄膜中に多数の欠陥が発
生する結果、ゲート絶縁膜の膜質向上を主な目的として
エピタキシャル薄膜上にゲート絶縁膜を形成したにもか
かわらず、そのエピタキシャル薄膜上に形成したゲート
絶縁膜には絶縁破壊不良が多発する問題がある。すなわ
ち、高濃度にドーパントを打ち込んだ半導体基板におい
ては、1100℃以上の熱処理をもってしても打ち込み
損傷に起因した結晶欠陥を解消することはできない。本
発明者等がジルトルエッチング法を用いて行った実験結
果によると、1平方センチメートル当たり約1万個もの
結晶欠陥を観察した。これら欠陥のうち少なくとも一部
分は転位として半導体基板の表面に到達しているので、
これらが原因となってその後に形成するエピタキシャル
薄膜にも多数の欠陥が発生する。その結果、このような
エピタキシャル薄膜上に形成したゲート絶縁膜には絶縁
破壊不良が多いという問題がある。このような問題は、
ゲート絶縁膜の総面積がLSIの高集積化に伴い増加し
ているので、より一層深刻なものとなってきている。
ドーパントを打ち込んだ後にエピタキシャル薄膜を形成
しているので、エピタキシャル薄膜中に多数の欠陥が発
生する結果、ゲート絶縁膜の膜質向上を主な目的として
エピタキシャル薄膜上にゲート絶縁膜を形成したにもか
かわらず、そのエピタキシャル薄膜上に形成したゲート
絶縁膜には絶縁破壊不良が多発する問題がある。すなわ
ち、高濃度にドーパントを打ち込んだ半導体基板におい
ては、1100℃以上の熱処理をもってしても打ち込み
損傷に起因した結晶欠陥を解消することはできない。本
発明者等がジルトルエッチング法を用いて行った実験結
果によると、1平方センチメートル当たり約1万個もの
結晶欠陥を観察した。これら欠陥のうち少なくとも一部
分は転位として半導体基板の表面に到達しているので、
これらが原因となってその後に形成するエピタキシャル
薄膜にも多数の欠陥が発生する。その結果、このような
エピタキシャル薄膜上に形成したゲート絶縁膜には絶縁
破壊不良が多いという問題がある。このような問題は、
ゲート絶縁膜の総面積がLSIの高集積化に伴い増加し
ているので、より一層深刻なものとなってきている。
【0012】本発明の目的は、厚さが異なる2種以上の
ゲート絶縁膜を半導体基板上に設けている半導体集積回
路装置において、そのゲート絶縁膜中の欠陥を低減する
ことのできる技術を提供することにある。
ゲート絶縁膜を半導体基板上に設けている半導体集積回
路装置において、そのゲート絶縁膜中の欠陥を低減する
ことのできる技術を提供することにある。
【0013】また、本発明の他の目的は、厚さが異なる
2種以上のゲート絶縁膜を半導体基板上に設けている半
導体集積回路装置の歩留まりおよび信頼性を向上させる
ことのできる技術を提供することにある。
2種以上のゲート絶縁膜を半導体基板上に設けている半
導体集積回路装置の歩留まりおよび信頼性を向上させる
ことのできる技術を提供することにある。
【0014】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0015】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0016】本発明の半導体集積回路装置の製造方法
は、半導体基板上に素子形成のためのプロセスを経るこ
となくエピタキシャル法により半導体単結晶層を形成し
た後、その半導体単結晶層上に厚さの異なるゲート絶縁
膜を形成する工程を有するものである。
は、半導体基板上に素子形成のためのプロセスを経るこ
となくエピタキシャル法により半導体単結晶層を形成し
た後、その半導体単結晶層上に厚さの異なるゲート絶縁
膜を形成する工程を有するものである。
【0017】また、本発明の半導体集積回路装置の製造
方法は、(a)半導体基板上に素子形成のためのプロセ
スを経ることなくエピタキシャル法により半導体単結晶
層を形成する工程、(b)前記半導体単結晶層上に第1
のゲート絶縁膜を形成する工程、(c)前記第1のゲー
ト絶縁膜上に、第2のゲート絶縁膜の形成領域が露出す
るマスクを形成した後、それをエッチングマスクとして
マスクから露出する第1のゲート絶縁膜を除去する工
程、(d)前記(c)工程の後、前記マスクを除去した
後、洗浄処理を施す工程、(e)前記(d)工程の後、
第2のゲート絶縁膜を形成する工程、(f)第2のゲー
ト絶縁膜形成処理を施した前記第1のゲート絶縁膜およ
び第2のゲート絶縁膜上にゲート電極を形成する工程、
(g)前記半導体単結晶層に電界効果トランジスタのソ
ース・ドレイン用の半導体領域を形成する工程を有する
ものである。
方法は、(a)半導体基板上に素子形成のためのプロセ
スを経ることなくエピタキシャル法により半導体単結晶
層を形成する工程、(b)前記半導体単結晶層上に第1
のゲート絶縁膜を形成する工程、(c)前記第1のゲー
ト絶縁膜上に、第2のゲート絶縁膜の形成領域が露出す
るマスクを形成した後、それをエッチングマスクとして
マスクから露出する第1のゲート絶縁膜を除去する工
程、(d)前記(c)工程の後、前記マスクを除去した
後、洗浄処理を施す工程、(e)前記(d)工程の後、
第2のゲート絶縁膜を形成する工程、(f)第2のゲー
ト絶縁膜形成処理を施した前記第1のゲート絶縁膜およ
び第2のゲート絶縁膜上にゲート電極を形成する工程、
(g)前記半導体単結晶層に電界効果トランジスタのソ
ース・ドレイン用の半導体領域を形成する工程を有する
ものである。
【0018】また、本発明の半導体集積回路装置の製造
方法は、前記半導体基板に汚染元素を捕縛するゲッタリ
ング能力を付加する工程を有するものである。
方法は、前記半導体基板に汚染元素を捕縛するゲッタリ
ング能力を付加する工程を有するものである。
【0019】また、本発明の半導体集積回路装置の製造
方法は、(a)半導体基板上に素子形成のためのプロセ
スを経ることなくエピタキシャル法により半導体単結晶
層を形成する工程、(b)前記半導体単結晶層上に第1
のゲート絶縁膜を形成する工程、(c)前記第1のゲー
ト絶縁膜上に第2のゲート絶縁膜の形成領域が露出する
第1のマスクを形成した後、それをエッチングマスクと
して第1のマスクから露出する第1のゲート絶縁膜を除
去する工程、(d)前記(c)工程の後、前記第1のマ
スクを除去した後、洗浄処理を施す工程、(e)前記
(d)工程の後、第2のゲート絶縁膜を形成する工程、
(f)第2のゲート絶縁膜形成処理を施した前記第1の
ゲート絶縁膜および第2のゲート絶縁膜上に第3のゲー
ト絶縁膜の形成領域が露出する第2のマスクを形成した
後、それをエッチングマスクとして第2のマスクから露
出する上記第1もしくは第2のゲート絶縁膜を除去する
工程、(g)前記(f)工程の後、前記第2のマスクを
除去した後、洗浄処理を施す工程、(h)前記(g)工
程の後、第3のゲート絶縁膜を形成する工程、(i)第
2もしくは第3もしくはその両者のゲート絶縁膜形成処
理を施した前記第1のゲート絶縁膜、第3のゲート絶縁
膜形成処理を施した第2のゲート絶縁膜および第3のゲ
ート絶縁膜上にゲート電極を形成する工程、(j)前記
半導体単結晶層に電界効果トランジスタのソース・ドレ
イン用の半導体領域を形成する工程を有することもので
ある。
方法は、(a)半導体基板上に素子形成のためのプロセ
スを経ることなくエピタキシャル法により半導体単結晶
層を形成する工程、(b)前記半導体単結晶層上に第1
のゲート絶縁膜を形成する工程、(c)前記第1のゲー
ト絶縁膜上に第2のゲート絶縁膜の形成領域が露出する
第1のマスクを形成した後、それをエッチングマスクと
して第1のマスクから露出する第1のゲート絶縁膜を除
去する工程、(d)前記(c)工程の後、前記第1のマ
スクを除去した後、洗浄処理を施す工程、(e)前記
(d)工程の後、第2のゲート絶縁膜を形成する工程、
(f)第2のゲート絶縁膜形成処理を施した前記第1の
ゲート絶縁膜および第2のゲート絶縁膜上に第3のゲー
ト絶縁膜の形成領域が露出する第2のマスクを形成した
後、それをエッチングマスクとして第2のマスクから露
出する上記第1もしくは第2のゲート絶縁膜を除去する
工程、(g)前記(f)工程の後、前記第2のマスクを
除去した後、洗浄処理を施す工程、(h)前記(g)工
程の後、第3のゲート絶縁膜を形成する工程、(i)第
2もしくは第3もしくはその両者のゲート絶縁膜形成処
理を施した前記第1のゲート絶縁膜、第3のゲート絶縁
膜形成処理を施した第2のゲート絶縁膜および第3のゲ
ート絶縁膜上にゲート電極を形成する工程、(j)前記
半導体単結晶層に電界効果トランジスタのソース・ドレ
イン用の半導体領域を形成する工程を有することもので
ある。
【0020】上記以外の本発明の概要を簡単に記載すれ
ば、以下の通りである。
ば、以下の通りである。
【0021】すなわち、本発明の半導体集積回路装置の
製造方法は、(a)半導体基板上に素子形成のためのプ
ロセスを経ることなくエピタキシャル法により半導体単
結晶層を形成する工程、(b)前記半導体単結晶層上に
第1のゲート絶縁膜を形成する工程、(c)前記第1の
ゲート絶縁膜上に、第2のゲート絶縁膜の形成領域が露
出するマスクを形成した後、それをエッチングマスクと
してマスクから露出する第1のゲート絶縁膜を除去する
工程、(d)前記(c)工程の後、前記マスクを除去し
た後、洗浄処理を施す工程、(e)前記(d)工程の
後、第2のゲート絶縁膜を形成する工程、(f)前記第
1のゲート絶縁膜および第2のゲート絶縁膜上にゲート
電極を形成する工程、(g)前記半導体単結晶層に電界
効果トランジスタのソース・ドレイン用の半導体領域を
形成する工程を有し、前記第1のゲート絶縁膜に第2の
ゲート絶縁膜形成処理を施したゲート絶縁膜を有する電
界効果トランジスタはメモリの周辺回路を構成するMI
Sトランジスタであり、前記第2のゲート絶縁膜を有す
る電界効果トランジスタはメモリセルを構成するMIS
トランジスタである。
製造方法は、(a)半導体基板上に素子形成のためのプ
ロセスを経ることなくエピタキシャル法により半導体単
結晶層を形成する工程、(b)前記半導体単結晶層上に
第1のゲート絶縁膜を形成する工程、(c)前記第1の
ゲート絶縁膜上に、第2のゲート絶縁膜の形成領域が露
出するマスクを形成した後、それをエッチングマスクと
してマスクから露出する第1のゲート絶縁膜を除去する
工程、(d)前記(c)工程の後、前記マスクを除去し
た後、洗浄処理を施す工程、(e)前記(d)工程の
後、第2のゲート絶縁膜を形成する工程、(f)前記第
1のゲート絶縁膜および第2のゲート絶縁膜上にゲート
電極を形成する工程、(g)前記半導体単結晶層に電界
効果トランジスタのソース・ドレイン用の半導体領域を
形成する工程を有し、前記第1のゲート絶縁膜に第2の
ゲート絶縁膜形成処理を施したゲート絶縁膜を有する電
界効果トランジスタはメモリの周辺回路を構成するMI
Sトランジスタであり、前記第2のゲート絶縁膜を有す
る電界効果トランジスタはメモリセルを構成するMIS
トランジスタである。
【0022】また、本発明の半導体集積回路装置の製造
方法は、前記半導体基板および前記半導体単結晶層がシ
リコン単結晶からなる。
方法は、前記半導体基板および前記半導体単結晶層がシ
リコン単結晶からなる。
【0023】また、本発明の半導体集積回路装置の製造
方法は、前記半導体単結晶層の厚さが1μm程度であ
る。
方法は、前記半導体単結晶層の厚さが1μm程度であ
る。
【0024】また、本発明の半導体集積回路装置の製造
方法は、前記半導体単結晶層中にその厚さよりも浅い位
置まで分布をもつ半導体領域(ウエル)を有するもので
ある。
方法は、前記半導体単結晶層中にその厚さよりも浅い位
置まで分布をもつ半導体領域(ウエル)を有するもので
ある。
【0025】また、本発明の半導体集積回路装置の製造
方法は、前記複数の電界効果トランジスタがpチャネル
型のMISトランジスタおよびnチャネル型のMISト
ランジスタを有し、その双方のチャネル導電型のMIS
トランジスタにより相補型のMISトランジスタを構成
するものである。
方法は、前記複数の電界効果トランジスタがpチャネル
型のMISトランジスタおよびnチャネル型のMISト
ランジスタを有し、その双方のチャネル導電型のMIS
トランジスタにより相補型のMISトランジスタを構成
するものである。
【0026】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する(なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する)。
に基づいて詳細に説明する(なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する)。
【0027】(実施の形態1)図1は本発明の一実施の
形態である半導体集積回路装置の平面図、図2は図1の
半導体集積回路装置の要部断面図、図3〜図7は図1の
半導体集積回路装置の製造工程中における要部断面図、
図8および図9は本発明によるゲート酸化膜の信頼性の
向上をより明確にするための実験結果であってゲート酸
化膜電界強度とゲート酸化膜累積欠陥密度との関係を示
すグラフ図、図10は本発明によるゲート酸化膜の信頼
性の向上をより明確にするための実験結果であってゲー
ト酸化膜電界強度とゲート酸化膜累積欠陥密度との関係
を示すグラフ図、図11は欠陥密度を8MV/cmで判
定する根拠を説明するための図であってゲート酸化膜電
界強度と平均寿命との関係を示すグラフ図、図12は本
発明を適用するのに特に有効なゲート絶縁膜厚の範囲を
説明するための図であってエッチング膜厚と8MV/c
mにおける累積欠陥密度との関係を示すグラフ図であ
る。
形態である半導体集積回路装置の平面図、図2は図1の
半導体集積回路装置の要部断面図、図3〜図7は図1の
半導体集積回路装置の製造工程中における要部断面図、
図8および図9は本発明によるゲート酸化膜の信頼性の
向上をより明確にするための実験結果であってゲート酸
化膜電界強度とゲート酸化膜累積欠陥密度との関係を示
すグラフ図、図10は本発明によるゲート酸化膜の信頼
性の向上をより明確にするための実験結果であってゲー
ト酸化膜電界強度とゲート酸化膜累積欠陥密度との関係
を示すグラフ図、図11は欠陥密度を8MV/cmで判
定する根拠を説明するための図であってゲート酸化膜電
界強度と平均寿命との関係を示すグラフ図、図12は本
発明を適用するのに特に有効なゲート絶縁膜厚の範囲を
説明するための図であってエッチング膜厚と8MV/c
mにおける累積欠陥密度との関係を示すグラフ図であ
る。
【0028】本発明の技術思想は、半導体基板の表面に
形成されたエピタキシャル層上に厚さの異なるゲート絶
縁膜を設けるものである。以下、本実施の形態1では、
その本発明の技術思想を、特に限定されるものではない
が、例えばマイクロプロセッサ(半導体集積回路装置)
に適用した場合について説明する。
形成されたエピタキシャル層上に厚さの異なるゲート絶
縁膜を設けるものである。以下、本実施の形態1では、
その本発明の技術思想を、特に限定されるものではない
が、例えばマイクロプロセッサ(半導体集積回路装置)
に適用した場合について説明する。
【0029】図1に示すように、例えば平面四角形状に
形成された半導体チップ1Cの主面には、入出力回路領
域2、フェーズロックループ回路領域3、命令キャッシ
ュ回路領域4、データキャッシュ回路領域5、浮動小数
点演算回路領域6、バスインターフェス回路領域7、入
出力制御回路領域8、中央演算回路領域9、演算制御回
路領域10、キャッシュ制御回路領域11およびその他
の回路領域12が配置されている。なお、半導体チップ
1Cの外周近傍に配置された入出力回路領域2には、平
面小四角形状の複数のボンディングパッドBPが、半導
体チップ1Cの外周に沿って所定の距離を隔てて配置さ
れている。このボンディングパッドBPは、半導体チッ
プ1Cの内部の集積回路と外部装置とを電気的に接続す
るための電極であり、半導体チップ1C側において入出
力回路領域2の入力回路、出力回路または入出力双方向
回路と電気的に接続され、かつ、外部装置側においてボ
ンディングワイヤまたは半田バンプ等を通じてパッケー
ジ基板やプリント配線基板等の配線と電気的に接続され
る。このボンディングパッドBPの材料には、例えばア
ルミニウムまたはアルミニウム−シリコン−銅合金等が
使用されている。
形成された半導体チップ1Cの主面には、入出力回路領
域2、フェーズロックループ回路領域3、命令キャッシ
ュ回路領域4、データキャッシュ回路領域5、浮動小数
点演算回路領域6、バスインターフェス回路領域7、入
出力制御回路領域8、中央演算回路領域9、演算制御回
路領域10、キャッシュ制御回路領域11およびその他
の回路領域12が配置されている。なお、半導体チップ
1Cの外周近傍に配置された入出力回路領域2には、平
面小四角形状の複数のボンディングパッドBPが、半導
体チップ1Cの外周に沿って所定の距離を隔てて配置さ
れている。このボンディングパッドBPは、半導体チッ
プ1Cの内部の集積回路と外部装置とを電気的に接続す
るための電極であり、半導体チップ1C側において入出
力回路領域2の入力回路、出力回路または入出力双方向
回路と電気的に接続され、かつ、外部装置側においてボ
ンディングワイヤまたは半田バンプ等を通じてパッケー
ジ基板やプリント配線基板等の配線と電気的に接続され
る。このボンディングパッドBPの材料には、例えばア
ルミニウムまたはアルミニウム−シリコン−銅合金等が
使用されている。
【0030】これら回路領域2〜12のうち、入出力回
路領域2およびフェーズロックループ回路領域3と、そ
れ以外の回路領域4〜12とでは各々のMIS・FET
(Metal Insulator Semiconductor Field Effect Trans
istor )を構成するゲート絶縁膜の厚さが異なり、相対
的に高い電圧が印加される前者には、例えば8nm程度
の相対的に厚いゲート絶縁膜が形成され、相対的に低い
電圧が印加され動作速度の向上が期待される後者には、
例えば4. 5nm程度の相対的に薄いゲート絶縁膜が形
成されている。これにより、入出力回路領域2およびフ
ェーズロックループ回路領域3におけるゲート絶縁破壊
不良を防止でき、かつ、それ以外の回路領域4〜12に
おける動作速度の向上を図ることが可能となっている。
なお、特に限定されるものではないが、入出力回路領域
2およびフェーズロックループ回路領域3の回路の駆動
電圧は、外部装置との整合性を図るべく相対的に高く、
例えば3. 3V程度であり、それ以外の回路領域4〜1
2の回路の駆動電圧は、動作速度の向上、低消費電力化
および信頼性の確保等の観点から相対的に低く、例えば
1. 8V程度である。
路領域2およびフェーズロックループ回路領域3と、そ
れ以外の回路領域4〜12とでは各々のMIS・FET
(Metal Insulator Semiconductor Field Effect Trans
istor )を構成するゲート絶縁膜の厚さが異なり、相対
的に高い電圧が印加される前者には、例えば8nm程度
の相対的に厚いゲート絶縁膜が形成され、相対的に低い
電圧が印加され動作速度の向上が期待される後者には、
例えば4. 5nm程度の相対的に薄いゲート絶縁膜が形
成されている。これにより、入出力回路領域2およびフ
ェーズロックループ回路領域3におけるゲート絶縁破壊
不良を防止でき、かつ、それ以外の回路領域4〜12に
おける動作速度の向上を図ることが可能となっている。
なお、特に限定されるものではないが、入出力回路領域
2およびフェーズロックループ回路領域3の回路の駆動
電圧は、外部装置との整合性を図るべく相対的に高く、
例えば3. 3V程度であり、それ以外の回路領域4〜1
2の回路の駆動電圧は、動作速度の向上、低消費電力化
および信頼性の確保等の観点から相対的に低く、例えば
1. 8V程度である。
【0031】次に、この半導体チップ1Cの要部断面図
を図2に示す。半導体チップ1Cを構成する素子形成基
板1は、半導体基板1sの表面にエピタキシャル層(半
導体単結晶層)1eが形成されて構成されている。
を図2に示す。半導体チップ1Cを構成する素子形成基
板1は、半導体基板1sの表面にエピタキシャル層(半
導体単結晶層)1eが形成されて構成されている。
【0032】半導体基板1sは、例えば面方位(10
0)、比抵抗10Ωcm程度のp型のシリコン単結晶等
からなり、例えばCZ法による結晶成長法で形成されて
いる。この半導体基板1sの導電型を決める不純物に
は、例えばホウ素が用いられており、その不純物濃度分
布は半導体基板1s中においてほぼ均一になっている。
半導体基板1sの不純物濃度は、例えば1.5×1015c
m-3程度である。
0)、比抵抗10Ωcm程度のp型のシリコン単結晶等
からなり、例えばCZ法による結晶成長法で形成されて
いる。この半導体基板1sの導電型を決める不純物に
は、例えばホウ素が用いられており、その不純物濃度分
布は半導体基板1s中においてほぼ均一になっている。
半導体基板1sの不純物濃度は、例えば1.5×1015c
m-3程度である。
【0033】この半導体基板1sには汚染金属元素を捕
縛するためのゲッタリング能力を向上させる手段が採ら
れている。これは、エピタキシャルウエハはエピタキシ
ャル層中に欠陥がほとんどないので、そのエピタキシャ
ル層上にゲート絶縁膜を形成することでゲート絶縁膜の
膜質を向上させることができる反面、ゲッタリング能力
が低下してしまうという問題があり、厚さの異なるゲー
ト絶縁膜の形成に際して前記したエッチングマスク形成
処理およびエッチング処理における清浄度が適切でない
場合に洗浄により汚染が十分に除去できず、形成したゲ
ート絶縁膜の欠陥が増加する危険が生じるからである。
これを防ぐには、半導体基板1sにゲッタリング能力を
付加するのが望ましい。
縛するためのゲッタリング能力を向上させる手段が採ら
れている。これは、エピタキシャルウエハはエピタキシ
ャル層中に欠陥がほとんどないので、そのエピタキシャ
ル層上にゲート絶縁膜を形成することでゲート絶縁膜の
膜質を向上させることができる反面、ゲッタリング能力
が低下してしまうという問題があり、厚さの異なるゲー
ト絶縁膜の形成に際して前記したエッチングマスク形成
処理およびエッチング処理における清浄度が適切でない
場合に洗浄により汚染が十分に除去できず、形成したゲ
ート絶縁膜の欠陥が増加する危険が生じるからである。
これを防ぐには、半導体基板1sにゲッタリング能力を
付加するのが望ましい。
【0034】その第1の方法は、例えばホウ素濃度の高
い(密度1×1017個/cm3 以上)半導体基板1sを
用いてシリコン膜をエピタキシャル成長させる方法であ
る。第2の方法は、裏面に多結晶シリコン膜を事前に形
成した半導体基板1sを用いてシリコン膜をエピタキシ
ャル成長させる方法である。
い(密度1×1017個/cm3 以上)半導体基板1sを
用いてシリコン膜をエピタキシャル成長させる方法であ
る。第2の方法は、裏面に多結晶シリコン膜を事前に形
成した半導体基板1sを用いてシリコン膜をエピタキシ
ャル成長させる方法である。
【0035】第3の方法は、半導体基板1sに対して比
較的低温(600℃ないし900℃)の熱処理を事前に
施した上でシリコン膜をエピタキシャル成長させる方法
が挙げられる。第4の方法は、上記第3の方法の熱処理
をシリコン膜のエピタキシャル成長の後に行う方法があ
り、この方法も上記ゲッタリング能力の低下を補う上で
有効である。なお、第3の方法と第4の方法とを比べた
場合、第3の方法の方が、ゲッタリング能力が高く、か
つ、処理時間が短い。
較的低温(600℃ないし900℃)の熱処理を事前に
施した上でシリコン膜をエピタキシャル成長させる方法
が挙げられる。第4の方法は、上記第3の方法の熱処理
をシリコン膜のエピタキシャル成長の後に行う方法があ
り、この方法も上記ゲッタリング能力の低下を補う上で
有効である。なお、第3の方法と第4の方法とを比べた
場合、第3の方法の方が、ゲッタリング能力が高く、か
つ、処理時間が短い。
【0036】さらに、第5の方法は、ゲート酸化工程よ
りも前の工程において1100℃以上の熱処理を施す方
法である。これは、半導体基板1s中の酸素析出物の成
長を促すことにより金属汚染の捕捉能力を向上させる方
法であり、上記した第3の方法と組み合わせるとさらに
効果的である。
りも前の工程において1100℃以上の熱処理を施す方
法である。これは、半導体基板1s中の酸素析出物の成
長を促すことにより金属汚染の捕捉能力を向上させる方
法であり、上記した第3の方法と組み合わせるとさらに
効果的である。
【0037】これらゲッタリング能力の向上により第2
のゲート酸化前の洗浄処理を軽減できるので、相対的に
厚い方のゲート絶縁膜における膜厚の制御性および均一
性を向上させることができる、という優れた効果を得る
ことが可能となる。
のゲート酸化前の洗浄処理を軽減できるので、相対的に
厚い方のゲート絶縁膜における膜厚の制御性および均一
性を向上させることができる、という優れた効果を得る
ことが可能となる。
【0038】エピタキシャル層1eは、例えばp型のシ
リコン単結晶からなり、その厚さは、少なくとも相対的
に厚いゲート絶縁膜の半分の厚さ以上に設定されてい
る。本実施の形態1では、エピタキシャル層1eに形成
される素子の特性、エピタキシャル層1eの成長時間お
よび経済性等の種々の要素を考慮して、そのエピタキシ
ャル層1eの厚さを、特に限定されないが、例えば1μ
m程度にしている。エピタキシャル層1eの不純物濃度
は、半導体基板1sと同じである。
リコン単結晶からなり、その厚さは、少なくとも相対的
に厚いゲート絶縁膜の半分の厚さ以上に設定されてい
る。本実施の形態1では、エピタキシャル層1eに形成
される素子の特性、エピタキシャル層1eの成長時間お
よび経済性等の種々の要素を考慮して、そのエピタキシ
ャル層1eの厚さを、特に限定されないが、例えば1μ
m程度にしている。エピタキシャル層1eの不純物濃度
は、半導体基板1sと同じである。
【0039】このエピタキシャル層1eには、nウエル
13NW1,13NW2 およびpウエル13PW1,13P
W2 が形成されている。nウエル13NW1,13NW2
は、例えばリンが導入されてなり、pウエル13PW1,
13PW2 は、例えばホウ素が導入されてなる。このn
ウエル13NW1,13NW2 およびpウエル13PW1,
13PW2 の不純物濃度は、例えば3×1017cm-3程
度である。これらnウエル13NW1,13NW2 および
pウエル13PW1,13PW2 は、いずれもエピタキシ
ャル層1eの主面からエピタキシャル層1eの厚さ方向
に延び、エピタキシャル層1eの途中の深さ位置まで広
がって形成されている。なお、nウエル13NW1,13
NW2 およびpウエル13PW1,13PW2 がエピタキ
シャル層1eを越えてさらに深い位置まで広がって形成
される場合もある。
13NW1,13NW2 およびpウエル13PW1,13P
W2 が形成されている。nウエル13NW1,13NW2
は、例えばリンが導入されてなり、pウエル13PW1,
13PW2 は、例えばホウ素が導入されてなる。このn
ウエル13NW1,13NW2 およびpウエル13PW1,
13PW2 の不純物濃度は、例えば3×1017cm-3程
度である。これらnウエル13NW1,13NW2 および
pウエル13PW1,13PW2 は、いずれもエピタキシ
ャル層1eの主面からエピタキシャル層1eの厚さ方向
に延び、エピタキシャル層1eの途中の深さ位置まで広
がって形成されている。なお、nウエル13NW1,13
NW2 およびpウエル13PW1,13PW2 がエピタキ
シャル層1eを越えてさらに深い位置まで広がって形成
される場合もある。
【0040】また、エピタキシャル層1eの主面には、
浅溝型の分離部14が形成されている。この分離部14
は、エピタキシャル層1eの厚さ方向に掘られた浅溝1
4a内に、例えばシリコン酸化膜等からなる分離用絶縁
膜14bが埋め込まれて形成されている。なお、浅溝1
4aは、上記nウエル13NW1,13NW2 およびpウ
エル13PW1,13PW2 よりも浅い位置まで掘られて
いる。
浅溝型の分離部14が形成されている。この分離部14
は、エピタキシャル層1eの厚さ方向に掘られた浅溝1
4a内に、例えばシリコン酸化膜等からなる分離用絶縁
膜14bが埋め込まれて形成されている。なお、浅溝1
4aは、上記nウエル13NW1,13NW2 およびpウ
エル13PW1,13PW2 よりも浅い位置まで掘られて
いる。
【0041】この分離部14に囲まれた素子形成領域に
は、ゲート長が、例えば0. 25μm程度のpチャネル
型のMIS・FET(以下、pMISと略す)QP1,Q
P2およびnチャネル型のMIS・FET(以下、nM
ISと略す)QN1,QN2 が形成されている。そして、
このpMISとnMISとにより相補型のMIS・FE
Tが構成されている領域もある。
は、ゲート長が、例えば0. 25μm程度のpチャネル
型のMIS・FET(以下、pMISと略す)QP1,Q
P2およびnチャネル型のMIS・FET(以下、nM
ISと略す)QN1,QN2 が形成されている。そして、
このpMISとnMISとにより相補型のMIS・FE
Tが構成されている領域もある。
【0042】このpMISQP1,QP2 の各々は、nウ
エル13NW1,13NW2 の各々に形成された一対の半
導体領域15pd, 15pdと、エピタキシャル層1e
の主面上に形成されたゲート絶縁膜16i1,16i2
と、その各々の上に形成されたゲート電極17gとを有
している。また、nMISQN1,QN2 の各々は、pウ
エル13PW1,13PW2 の各々に形成された一対の半
導体領域15nd, 15ndと、エピタキシャル層1e
の主面上に形成されたゲート絶縁膜16i1,16i2
と、その各々の上に形成されたゲート電極17gとを有
している。
エル13NW1,13NW2 の各々に形成された一対の半
導体領域15pd, 15pdと、エピタキシャル層1e
の主面上に形成されたゲート絶縁膜16i1,16i2
と、その各々の上に形成されたゲート電極17gとを有
している。また、nMISQN1,QN2 の各々は、pウ
エル13PW1,13PW2 の各々に形成された一対の半
導体領域15nd, 15ndと、エピタキシャル層1e
の主面上に形成されたゲート絶縁膜16i1,16i2
と、その各々の上に形成されたゲート電極17gとを有
している。
【0043】一対の半導体領域15pd, 15pdは、
pMISQP1,QP2 のソース・ドレイン領域を形成す
るための領域であり、チャネル領域を挟んで互いに離間
して形成されている。また、一対の半導体領域15n
d, 15ndは、nMISQN1,QN2 のソース・ドレ
イン領域を形成するための領域であり、チャネル領域を
挟んで互いに離間して形成されている。
pMISQP1,QP2 のソース・ドレイン領域を形成す
るための領域であり、チャネル領域を挟んで互いに離間
して形成されている。また、一対の半導体領域15n
d, 15ndは、nMISQN1,QN2 のソース・ドレ
イン領域を形成するための領域であり、チャネル領域を
挟んで互いに離間して形成されている。
【0044】各半導体領域15pd, 15ndは、低濃
度領域15pd1,15nd1 と、高濃度領域15pd2,
15nd2 と、シリサイド層15d3 とを有している。
低濃度領域15pd1,15nd1 は、主としてホットキ
ャリア効果を抑制するための領域であり、チャネル領域
に隣接している。また、高濃度領域15pd2,15nd
2 は、低濃度領域15pd1,15nd1 の平面寸法分だ
けチャネル領域から平面的に離間した位置に形成されて
いる。この低濃度領域15pd1 および高濃度領域15
pd2 は、例えばホウ素が導入されてp型に設定されて
いる。また、この低濃度領域15nd1 および高濃度領
域15nd2 は、例えばリンまたはヒ素が導入されてn
型に設定されている。なお、低濃度領域15pd1,15
nd1 の導電型を決める不純物の濃度は、それぞれ高濃
度領域15pd2,15nd2 のそれに比べて低く設定さ
れている。
度領域15pd1,15nd1 と、高濃度領域15pd2,
15nd2 と、シリサイド層15d3 とを有している。
低濃度領域15pd1,15nd1 は、主としてホットキ
ャリア効果を抑制するための領域であり、チャネル領域
に隣接している。また、高濃度領域15pd2,15nd
2 は、低濃度領域15pd1,15nd1 の平面寸法分だ
けチャネル領域から平面的に離間した位置に形成されて
いる。この低濃度領域15pd1 および高濃度領域15
pd2 は、例えばホウ素が導入されてp型に設定されて
いる。また、この低濃度領域15nd1 および高濃度領
域15nd2 は、例えばリンまたはヒ素が導入されてn
型に設定されている。なお、低濃度領域15pd1,15
nd1 の導電型を決める不純物の濃度は、それぞれ高濃
度領域15pd2,15nd2 のそれに比べて低く設定さ
れている。
【0045】また、シリサイド層15d3 は、半導体領
域15pd, 15ndと配線との接触抵抗を下げる機能
を有しており、例えばチタンシリサイド等からなり、半
導体領域15pd, 15ndの上部に形成されている。
なお、低濃度領域15pd1,15nd1 の上記チャネル
領域側の底部角近傍にソース・ドレイン間のパンチスル
ーを抑制するためのポケット領域を設けても良い。この
ポケット領域は、半導体領域15pd, 15ndの導電
型とは反対の導電型に設定される。
域15pd, 15ndと配線との接触抵抗を下げる機能
を有しており、例えばチタンシリサイド等からなり、半
導体領域15pd, 15ndの上部に形成されている。
なお、低濃度領域15pd1,15nd1 の上記チャネル
領域側の底部角近傍にソース・ドレイン間のパンチスル
ーを抑制するためのポケット領域を設けても良い。この
ポケット領域は、半導体領域15pd, 15ndの導電
型とは反対の導電型に設定される。
【0046】ゲート絶縁膜16i1,16i2 は、共に、
例えばシリコン酸化膜からなるが、その厚さが異なり、
ゲート絶縁膜(第1のゲート絶縁膜)16i1 の厚さの
方が、ゲート絶縁膜(第2のゲート絶縁膜)16i2 の
厚さよりも厚く形成されている。ゲート絶縁膜16i1
の厚さは、例えば8nm程度であり、上記した入出力回
路領域2およびフェーズロックループ回路領域3(図1
参照)のMIS・FETを構成し、ゲート絶縁膜16i
2 の厚さは、例えば4. 5nm程度であり、上記した回
路領域4〜12(図1参照)のMIS・FETを構成し
ている。いずれのゲート絶縁膜16i1,16i2 もエピ
タキシャル層1e上に形成することにより、膜質を向上
させることができるので、高い信頼性が得られている。
例えばシリコン酸化膜からなるが、その厚さが異なり、
ゲート絶縁膜(第1のゲート絶縁膜)16i1 の厚さの
方が、ゲート絶縁膜(第2のゲート絶縁膜)16i2 の
厚さよりも厚く形成されている。ゲート絶縁膜16i1
の厚さは、例えば8nm程度であり、上記した入出力回
路領域2およびフェーズロックループ回路領域3(図1
参照)のMIS・FETを構成し、ゲート絶縁膜16i
2 の厚さは、例えば4. 5nm程度であり、上記した回
路領域4〜12(図1参照)のMIS・FETを構成し
ている。いずれのゲート絶縁膜16i1,16i2 もエピ
タキシャル層1e上に形成することにより、膜質を向上
させることができるので、高い信頼性が得られている。
【0047】なお、ゲート絶縁膜16i1,16i2 の両
方または薄い方を酸窒化膜(SiON)で形成しても良
い。これにより、ゲート絶縁膜16i1,16i2 中にお
ける界面準位の発生を抑制でき、また、ゲート絶縁膜1
6i1,16i2 中の電子トラップを低減できるので、ゲ
ート絶縁膜16i1,16i2 におけるホットキャリア耐
性を向上させることが可能となる。したがって、ゲート
絶縁膜16i1,16i2 の信頼性(特に、膜厚の薄いゲ
ート絶縁膜16i2 の信頼性)を向上させることが可能
となる。
方または薄い方を酸窒化膜(SiON)で形成しても良
い。これにより、ゲート絶縁膜16i1,16i2 中にお
ける界面準位の発生を抑制でき、また、ゲート絶縁膜1
6i1,16i2 中の電子トラップを低減できるので、ゲ
ート絶縁膜16i1,16i2 におけるホットキャリア耐
性を向上させることが可能となる。したがって、ゲート
絶縁膜16i1,16i2 の信頼性(特に、膜厚の薄いゲ
ート絶縁膜16i2 の信頼性)を向上させることが可能
となる。
【0048】このようなゲート絶縁膜16i1,16i2
の酸窒化方法としては、例えばゲート絶縁膜16i1,1
6i2 を酸化処理によって成膜する際にNH3 ガス雰囲
気やNO2 ガス雰囲気中において高温熱処理を施す方
法、シリコン酸化膜等からなるゲート絶縁膜16i1,1
6i2 を形成した後、その上面に窒化膜を形成する方
法、エピタキシャル層1eの主面に窒素をイオン注入し
た後にゲート絶縁膜16i1,16i2 の形成のための酸
化処理を施す方法またはゲート電極形成用のポリシリコ
ン膜に窒素をイオン注入した後、熱処理を施して窒素を
ゲート絶縁膜16i1,16i2 に析出させる方法等があ
る。
の酸窒化方法としては、例えばゲート絶縁膜16i1,1
6i2 を酸化処理によって成膜する際にNH3 ガス雰囲
気やNO2 ガス雰囲気中において高温熱処理を施す方
法、シリコン酸化膜等からなるゲート絶縁膜16i1,1
6i2 を形成した後、その上面に窒化膜を形成する方
法、エピタキシャル層1eの主面に窒素をイオン注入し
た後にゲート絶縁膜16i1,16i2 の形成のための酸
化処理を施す方法またはゲート電極形成用のポリシリコ
ン膜に窒素をイオン注入した後、熱処理を施して窒素を
ゲート絶縁膜16i1,16i2 に析出させる方法等があ
る。
【0049】また、ゲート電極17gは、導体膜17g
1 上にシリサイド層17g2 を設けた2層構造となって
いる。この導体膜17g1 は、例えば低抵抗ポリシリコ
ンからなる。また、シリサイド層17g2 は、ゲート電
極17gの電気抵抗を下げ、かつ、配線との接触抵抗を
下げる機能を有し、例えばチタンシリサイド等からな
り、上記シリサイド層15d3 と同じ形成工程時に形成
されている。
1 上にシリサイド層17g2 を設けた2層構造となって
いる。この導体膜17g1 は、例えば低抵抗ポリシリコ
ンからなる。また、シリサイド層17g2 は、ゲート電
極17gの電気抵抗を下げ、かつ、配線との接触抵抗を
下げる機能を有し、例えばチタンシリサイド等からな
り、上記シリサイド層15d3 と同じ形成工程時に形成
されている。
【0050】ただし、ゲート電極17gの構造は、これ
に限定されるものではなく種々変更可能であり、例えば
低抵抗ポリシリコンの単体膜構造または低抵抗ポリシリ
コン上に窒化チタンや窒化タングステン等のバリア金属
膜を介してタングステン等のような金属膜を設けたポリ
メタル構造でも良い。ポリメタル構造を採用した場合に
はゲート電極17gの電気抵抗を大幅に下げることがで
きる。この構造は、特にゲート電極17gのゲート幅が
長い場合に有効である。
に限定されるものではなく種々変更可能であり、例えば
低抵抗ポリシリコンの単体膜構造または低抵抗ポリシリ
コン上に窒化チタンや窒化タングステン等のバリア金属
膜を介してタングステン等のような金属膜を設けたポリ
メタル構造でも良い。ポリメタル構造を採用した場合に
はゲート電極17gの電気抵抗を大幅に下げることがで
きる。この構造は、特にゲート電極17gのゲート幅が
長い場合に有効である。
【0051】なお、ゲート電極17gの側面には、例え
ばシリコン酸化膜、シリコン窒化膜またはそれらの複合
膜等からなるサイドウォール18が形成されている。サ
イドウォール18をシリコン窒化膜で形成した場合に
は、層間絶縁膜に半導体領域15pd, 15ndが露出
するような接続孔を穿孔する際にそのサイドウォール1
8をエッチングストッパとして機能させることで当該接
続孔を自己整合的に位置合わせ良く形成することができ
るので、素子のレイアウト面積の微細化、信頼性の向上
および特性の向上を実現できる。
ばシリコン酸化膜、シリコン窒化膜またはそれらの複合
膜等からなるサイドウォール18が形成されている。サ
イドウォール18をシリコン窒化膜で形成した場合に
は、層間絶縁膜に半導体領域15pd, 15ndが露出
するような接続孔を穿孔する際にそのサイドウォール1
8をエッチングストッパとして機能させることで当該接
続孔を自己整合的に位置合わせ良く形成することができ
るので、素子のレイアウト面積の微細化、信頼性の向上
および特性の向上を実現できる。
【0052】このような素子形成基板1の主面上には、
第1層から第5層の配線19L1 〜19L5 が形成され
ている。第1層の配線19L1 の配線層とエピタキシャ
ル層1eの主面との間には層間絶縁膜20aが設けられ
ている。この層間絶縁膜20aの一部には、半導体領域
15pd, 15ndが露出するような接続孔21aが穿
孔されており、その接続孔21aには、例えば低抵抗ポ
リシリコンが埋め込まれプラグ22aが形成されてい
る。上記した第1層の配線19L1 は、例えばタングス
テン等からなり、プラグ22aを通じて半導体領域15
pd, 15ndと電気的に接続されている。
第1層から第5層の配線19L1 〜19L5 が形成され
ている。第1層の配線19L1 の配線層とエピタキシャ
ル層1eの主面との間には層間絶縁膜20aが設けられ
ている。この層間絶縁膜20aの一部には、半導体領域
15pd, 15ndが露出するような接続孔21aが穿
孔されており、その接続孔21aには、例えば低抵抗ポ
リシリコンが埋め込まれプラグ22aが形成されてい
る。上記した第1層の配線19L1 は、例えばタングス
テン等からなり、プラグ22aを通じて半導体領域15
pd, 15ndと電気的に接続されている。
【0053】また、第2層から第5層の配線19L2 〜
19L5 は、例えばアルミニウムまたはアルミニウム−
シリコン−銅合金からなり、各配線層の間には、それぞ
れ層間絶縁膜20b〜20eが設けられている。層間絶
縁膜20b〜20eの各々の一部には、下層の配線が露
出するような接続孔21b〜21eが穿孔され、その各
々にプラグ22b〜22eが形成されている。このプラ
グ22b〜22eは、例えば低抵抗ポリシリコン、タン
グステンまたは窒化チタンからなり、これを通じてその
上下の配線間が電気的に接続されている。なお、層間絶
縁膜20a〜20eは、例えばシリコン酸化膜からな
る。この層間絶縁膜20e上には、表面保護膜23が被
着されており、これにより、第5の配線19L5 が被覆
されている。表面保護膜23は、例えばシリコン酸化膜
の単体膜またはシリコン酸化膜上にシリコン窒化膜を堆
積した複合膜で形成されている。
19L5 は、例えばアルミニウムまたはアルミニウム−
シリコン−銅合金からなり、各配線層の間には、それぞ
れ層間絶縁膜20b〜20eが設けられている。層間絶
縁膜20b〜20eの各々の一部には、下層の配線が露
出するような接続孔21b〜21eが穿孔され、その各
々にプラグ22b〜22eが形成されている。このプラ
グ22b〜22eは、例えば低抵抗ポリシリコン、タン
グステンまたは窒化チタンからなり、これを通じてその
上下の配線間が電気的に接続されている。なお、層間絶
縁膜20a〜20eは、例えばシリコン酸化膜からな
る。この層間絶縁膜20e上には、表面保護膜23が被
着されており、これにより、第5の配線19L5 が被覆
されている。表面保護膜23は、例えばシリコン酸化膜
の単体膜またはシリコン酸化膜上にシリコン窒化膜を堆
積した複合膜で形成されている。
【0054】次に、本実施の形態1の半導体集積回路装
置の製造方法を図3〜図7により説明する。なお、図3
〜図7の断面図は、説明を簡単にするため図1の一部を
抜き出して示したものである。
置の製造方法を図3〜図7により説明する。なお、図3
〜図7の断面図は、説明を簡単にするため図1の一部を
抜き出して示したものである。
【0055】まず、図3に示すように、半導体基板1s
上にエピタキシャル層1eを形成した素子形成基板1を
用意する。
上にエピタキシャル層1eを形成した素子形成基板1を
用意する。
【0056】半導体基板1sは、例えばCZ法により得
られた半導体インゴットを、外形整形、切断(スライ
ス)、周辺形状加工、ラッピング、エッチング、鏡面研
磨、洗浄および検査等のような処理工程を適宜経て作成
されている。なお、この半導体基板1s中のホウ素等
は、CZ法等による結晶成長時に導入される。
られた半導体インゴットを、外形整形、切断(スライ
ス)、周辺形状加工、ラッピング、エッチング、鏡面研
磨、洗浄および検査等のような処理工程を適宜経て作成
されている。なお、この半導体基板1s中のホウ素等
は、CZ法等による結晶成長時に導入される。
【0057】また、エピタキシャル層1eは、例えばC
VD法で形成されている。すなわち、例えば四塩化ケイ
素、三塩化シラン、ジクロルシランまたはモノシラン等
の原料ガスを水素等のようなキャリアガスにのせて半導
体基板1sの表面に流し、水素還元または熱分解により
半導体基板1sの表面にシリコンを析出させることで形
成されている。
VD法で形成されている。すなわち、例えば四塩化ケイ
素、三塩化シラン、ジクロルシランまたはモノシラン等
の原料ガスを水素等のようなキャリアガスにのせて半導
体基板1sの表面に流し、水素還元または熱分解により
半導体基板1sの表面にシリコンを析出させることで形
成されている。
【0058】続いて、この素子形成基板1に浅溝型の分
離部14を形成する。この分離部14は、エピタキシャ
ル層1eに浅溝14aをフォトリソグラフィ技術および
ドライエッチング技術により掘った後、その浅溝14a
を含むエピタキシャル層1e上に、例えばシリコン酸化
膜等からなる分離用絶縁膜14bをCVD法等により堆
積し、さらに、その分離用絶縁膜14bをCMP(Chem
ical Mechanical Polishing )法等により削り、浅溝1
4a内のみに分離用絶縁膜14bを残すことで形成され
ている。
離部14を形成する。この分離部14は、エピタキシャ
ル層1eに浅溝14aをフォトリソグラフィ技術および
ドライエッチング技術により掘った後、その浅溝14a
を含むエピタキシャル層1e上に、例えばシリコン酸化
膜等からなる分離用絶縁膜14bをCVD法等により堆
積し、さらに、その分離用絶縁膜14bをCMP(Chem
ical Mechanical Polishing )法等により削り、浅溝1
4a内のみに分離用絶縁膜14bを残すことで形成され
ている。
【0059】その後、エピタキシャル層1eの表面層の
改質と次工程以降における汚染に対する表面保護を兼ね
た犠牲酸化膜の形成処理、nウエル13NW1,13NW
2 およびpウェル13PW1,13PW2 (図1参照)の
形成処理および各MIS・FETのしきい値電圧調整用
のイオン打ち込み処理を順に行った後、例えば希フッ酸
水溶液を用いて上記犠牲酸化膜を除去する。ここまでの
工程は、上記素子形成基板1を用いること以外通常の方
法によった。
改質と次工程以降における汚染に対する表面保護を兼ね
た犠牲酸化膜の形成処理、nウエル13NW1,13NW
2 およびpウェル13PW1,13PW2 (図1参照)の
形成処理および各MIS・FETのしきい値電圧調整用
のイオン打ち込み処理を順に行った後、例えば希フッ酸
水溶液を用いて上記犠牲酸化膜を除去する。ここまでの
工程は、上記素子形成基板1を用いること以外通常の方
法によった。
【0060】次いで、素子形成基板1に対して、第1回
目の酸化処理を施すことにより、図4に示すように、エ
ピタキシャル層1e上にゲート絶縁膜16iを形成す
る。この酸化処理では、例えば800℃程度のウェット
酸化処理を採用した。また、この段階におけるゲート絶
縁膜16iの厚さは、エピタキシャル層1eの主面の全
領域において設計上等しく、例えば7.7nm程度であ
る。
目の酸化処理を施すことにより、図4に示すように、エ
ピタキシャル層1e上にゲート絶縁膜16iを形成す
る。この酸化処理では、例えば800℃程度のウェット
酸化処理を採用した。また、この段階におけるゲート絶
縁膜16iの厚さは、エピタキシャル層1eの主面の全
領域において設計上等しく、例えば7.7nm程度であ
る。
【0061】ここで、設計上とは誤差の範囲を含むこと
を意味し、設計上等しいとは、その酸化処理工程で目的
とした厚さが等しいことを意味するものであり、実物を
観測した場合に厳密に見れば厚さが異なっている部分が
あったとしてもそれが誤差の範囲内であるならば等しい
と解することを意味するものである。
を意味し、設計上等しいとは、その酸化処理工程で目的
とした厚さが等しいことを意味するものであり、実物を
観測した場合に厳密に見れば厚さが異なっている部分が
あったとしてもそれが誤差の範囲内であるならば等しい
と解することを意味するものである。
【0062】続いて、図5に示すように、この素子形成
基板1の主面上に、相対的に厚いゲート絶縁膜を形成す
る領域が被覆され、かつ、相対的に薄いゲート絶縁膜を
形成する領域が露出されるフォトレジストパターン24
aをフォトリソグラフィ技術により形成した後、これを
エッチングマスクとして、例えばフッ酸とフッ化アンモ
ニウムの混合水溶液を用いたエッチング処理を施すこと
により、フォトレジストパターン24aから露出する領
域ではゲート絶縁膜16iを除去し、フォトレジストパ
ターン24aで覆われた領域ではゲート絶縁膜16iを
残す。
基板1の主面上に、相対的に厚いゲート絶縁膜を形成す
る領域が被覆され、かつ、相対的に薄いゲート絶縁膜を
形成する領域が露出されるフォトレジストパターン24
aをフォトリソグラフィ技術により形成した後、これを
エッチングマスクとして、例えばフッ酸とフッ化アンモ
ニウムの混合水溶液を用いたエッチング処理を施すこと
により、フォトレジストパターン24aから露出する領
域ではゲート絶縁膜16iを除去し、フォトレジストパ
ターン24aで覆われた領域ではゲート絶縁膜16iを
残す。
【0063】その後、フォトレジストパターン24aを
オゾンアッシャ等により除去した後、例えば50℃程度
に加熱したアンモニア水と過酸化水素水との混合水溶
液、80℃程度に加熱した塩酸と過酸化水素水との混合
水溶液および希釈したフッ酸水溶液を順に用いて洗浄す
る。
オゾンアッシャ等により除去した後、例えば50℃程度
に加熱したアンモニア水と過酸化水素水との混合水溶
液、80℃程度に加熱した塩酸と過酸化水素水との混合
水溶液および希釈したフッ酸水溶液を順に用いて洗浄す
る。
【0064】この際、本実施の形態1では、ゲート絶縁
膜16iをエピタキシャル層1e上に形成していること
により、ゲート絶縁膜16i中の欠陥誘発要素が非常に
少ないので、この洗浄処理によってゲート絶縁膜16i
に致命的な欠陥が生じるのを、エピタキシャル層1eを
設けない通常の半導体基板上にそのゲート絶縁膜を形成
した場合に比較して大幅に低減することができる。
膜16iをエピタキシャル層1e上に形成していること
により、ゲート絶縁膜16i中の欠陥誘発要素が非常に
少ないので、この洗浄処理によってゲート絶縁膜16i
に致命的な欠陥が生じるのを、エピタキシャル層1eを
設けない通常の半導体基板上にそのゲート絶縁膜を形成
した場合に比較して大幅に低減することができる。
【0065】次いで、素子形成基板1に対して、第2回
目の酸化処理を施すことにより、図6に示すように、エ
ピタキシャル層1e上に厚さの異なるゲート絶縁膜16
i1,16i2 を形成する。この酸化処理では、例えば7
50℃程度のウェット酸化処理を採用した。また、この
段階におけるゲート絶縁膜16i1,16i2 の厚さは互
いに異なり、相対的に厚いゲート絶縁膜16i1 の厚さ
は、例えば8nm程度、相対的に薄いゲート絶縁膜16
i2 の厚さは、例えば4. 5nm程度である。
目の酸化処理を施すことにより、図6に示すように、エ
ピタキシャル層1e上に厚さの異なるゲート絶縁膜16
i1,16i2 を形成する。この酸化処理では、例えば7
50℃程度のウェット酸化処理を採用した。また、この
段階におけるゲート絶縁膜16i1,16i2 の厚さは互
いに異なり、相対的に厚いゲート絶縁膜16i1 の厚さ
は、例えば8nm程度、相対的に薄いゲート絶縁膜16
i2 の厚さは、例えば4. 5nm程度である。
【0066】この相対的に厚いゲート絶縁膜16i1 の
厚さが、第1回目の酸化処理後のゲート絶縁膜16iの
厚さ(7.7nm程度)にほぼ等しいのは、第1回目の酸
化処理後の洗浄工程によりゲート絶縁膜16iの上層部
分が若干削られた後再度酸化処理を受けたからである。
ただし、上記したようにゲート絶縁膜16iは膜質が良
好なので、その洗浄処理等によりゲート絶縁膜16iの
上層部分が削られたとしてもそれは設計(誤差)の範囲
内であり、致命的な欠陥になるものを大幅に低減できる
のである。なお、エピタキシャル層を設けない通常の半
導体基板上に形成したゲート絶縁膜の場合にはその洗浄
工程等により上層部が削られると、そのゲート絶縁膜中
に存在し、それまでは問題とならなかった欠陥が露出す
るようになり、その露出した欠陥部分を起点として、そ
のゲート絶縁膜に半導体基板の主面に達するような微細
な孔が形成され致命的な欠陥に到る場合等がある。
厚さが、第1回目の酸化処理後のゲート絶縁膜16iの
厚さ(7.7nm程度)にほぼ等しいのは、第1回目の酸
化処理後の洗浄工程によりゲート絶縁膜16iの上層部
分が若干削られた後再度酸化処理を受けたからである。
ただし、上記したようにゲート絶縁膜16iは膜質が良
好なので、その洗浄処理等によりゲート絶縁膜16iの
上層部分が削られたとしてもそれは設計(誤差)の範囲
内であり、致命的な欠陥になるものを大幅に低減できる
のである。なお、エピタキシャル層を設けない通常の半
導体基板上に形成したゲート絶縁膜の場合にはその洗浄
工程等により上層部が削られると、そのゲート絶縁膜中
に存在し、それまでは問題とならなかった欠陥が露出す
るようになり、その露出した欠陥部分を起点として、そ
のゲート絶縁膜に半導体基板の主面に達するような微細
な孔が形成され致命的な欠陥に到る場合等がある。
【0067】続いて、図7に示すように、ゲート絶縁膜
16i1,16i2 および分離部14上に、例えば低抵抗
ポリシリコンからなる導体膜17をCVD法等により形
成した後、この導体膜17をフォトリソグラフィ技術お
よびドライエッチング技術によりパターニングすること
により、上記図1に示したゲート電極17gの導体膜1
7g1 を形成する。
16i1,16i2 および分離部14上に、例えば低抵抗
ポリシリコンからなる導体膜17をCVD法等により形
成した後、この導体膜17をフォトリソグラフィ技術お
よびドライエッチング技術によりパターニングすること
により、上記図1に示したゲート電極17gの導体膜1
7g1 を形成する。
【0068】その後、素子形成基板1の主面上に導体膜
17g1 の表面を覆うような絶縁膜をCVD法等により
形成した後、その絶縁膜を異方性のドライエッチング処
理によってエッチバックすることにより、導体膜17g
1 の側面にサイドウォール18(図1参照)を形成す
る。
17g1 の表面を覆うような絶縁膜をCVD法等により
形成した後、その絶縁膜を異方性のドライエッチング処
理によってエッチバックすることにより、導体膜17g
1 の側面にサイドウォール18(図1参照)を形成す
る。
【0069】さらに、その後、導体膜17g1 の上面お
よび半導体領域15pd, 15ndの上面を露出させた
後、素子形成基板1の主面上に、例えばチタン等のよう
な導体膜をスパッタリング法等により被着し熱処理を施
すことにより、導体膜17g1 の上部および半導体領域
15pd, 15ndの上部に、それぞれシリサイド層1
7g2,15d3,15d3 を形成する。これ以降は、半導
体集積回路装置の通常の製造プロセスを経て、図1およ
び図2に示したマイクロプロセッサを完成させた。
よび半導体領域15pd, 15ndの上面を露出させた
後、素子形成基板1の主面上に、例えばチタン等のよう
な導体膜をスパッタリング法等により被着し熱処理を施
すことにより、導体膜17g1 の上部および半導体領域
15pd, 15ndの上部に、それぞれシリサイド層1
7g2,15d3,15d3 を形成する。これ以降は、半導
体集積回路装置の通常の製造プロセスを経て、図1およ
び図2に示したマイクロプロセッサを完成させた。
【0070】次に、本発明の技術思想によるゲート絶縁
膜の信頼性の向上効果をより明確に確認するための実験
結果を図8および図9により説明する。
膜の信頼性の向上効果をより明確に確認するための実験
結果を図8および図9により説明する。
【0071】図8および図9は、第1のゲート電極の形
成工程までを、後述する点を除き、上記実施の形態1と
同一工程を経て形成したMOS(Metal Oxide Semicond
uctor )キャパシタを用いて、ゲート酸化膜に加える電
界を増加させていった際に絶縁破壊したキャパシタの数
を元にポアッソン分布を仮定して欠陥の累積密度を求
め、これを酸化膜電界強度の関数として示したものであ
る。
成工程までを、後述する点を除き、上記実施の形態1と
同一工程を経て形成したMOS(Metal Oxide Semicond
uctor )キャパシタを用いて、ゲート酸化膜に加える電
界を増加させていった際に絶縁破壊したキャパシタの数
を元にポアッソン分布を仮定して欠陥の累積密度を求
め、これを酸化膜電界強度の関数として示したものであ
る。
【0072】なお、同MOSキャパシタの作成方法は、
上記エッチングマスクを半導体チップ全体に形成したも
のと全く形成しないものとを同一半導体ウエハ上に形成
した点およびゲート電極が素子形成領域の全体を被覆す
るように形成されている点が上記実施の形態1の作成方
法と異なる。これにより、ゲート酸化膜の厚さをチップ
単位で作り分けた。各々のゲート酸化膜の厚さはそれぞ
れ4.5nmと8nmである。
上記エッチングマスクを半導体チップ全体に形成したも
のと全く形成しないものとを同一半導体ウエハ上に形成
した点およびゲート電極が素子形成領域の全体を被覆す
るように形成されている点が上記実施の形態1の作成方
法と異なる。これにより、ゲート酸化膜の厚さをチップ
単位で作り分けた。各々のゲート酸化膜の厚さはそれぞ
れ4.5nmと8nmである。
【0073】図8および図9は、薄膜側および厚膜側の
ゲート酸化膜の累積欠陥をゲート酸化膜に印加した電界
強度の関数としてそれぞれ示す。通常の使用状態におい
てゲート酸化膜に加わる電界の強度は4MV/cm程度
であるが、長期間(通常は10年)の使用でも絶縁破壊
をもたらさないようにするためには、図8および図9に
おける測定の場合のように短期的には常用状態より高め
の8MV/cm程度の電界を加えても絶縁破壊しないよ
うにすることが必要である。今日のLSIの集積度を考
慮すると絶縁破壊をもたらす欠陥の密度を多くとも2個
/cm2 、望ましくは1個/cm2 以下にすることが必
要である。図8および図9から、本発明によればゲート
酸化膜の絶縁破壊をもたらす欠陥密度は薄い方のゲート
酸化膜ではほとんど0、厚い方では1個/cm2 以下と
今日のLSIに必要とされるレベルに十分到達している
ことが分かる。
ゲート酸化膜の累積欠陥をゲート酸化膜に印加した電界
強度の関数としてそれぞれ示す。通常の使用状態におい
てゲート酸化膜に加わる電界の強度は4MV/cm程度
であるが、長期間(通常は10年)の使用でも絶縁破壊
をもたらさないようにするためには、図8および図9に
おける測定の場合のように短期的には常用状態より高め
の8MV/cm程度の電界を加えても絶縁破壊しないよ
うにすることが必要である。今日のLSIの集積度を考
慮すると絶縁破壊をもたらす欠陥の密度を多くとも2個
/cm2 、望ましくは1個/cm2 以下にすることが必
要である。図8および図9から、本発明によればゲート
酸化膜の絶縁破壊をもたらす欠陥密度は薄い方のゲート
酸化膜ではほとんど0、厚い方では1個/cm2 以下と
今日のLSIに必要とされるレベルに十分到達している
ことが分かる。
【0074】図10には、素子形成基板として本発明で
説明したエピタキシャルシリコン基板等とCZ法による
半導体基板(CZ基板と略す)とを用いた場合の結果を
比較して示す。同図を求めるのに使用したMOSキャパ
シタは、第1の熱酸化膜の厚さを18nm、第2の熱酸
化膜の厚さを12nmとした点、およびレジストマスク
をオゾン送気しながら120℃に加熱した濃硫酸(以下
オゾン硫酸と称す)中で除去した点以外は、図8および
図9のMOSキャパソタと同様にして作成した。仕上が
りのゲート酸化膜の厚さはそれぞれ12nmと25nm
であった。
説明したエピタキシャルシリコン基板等とCZ法による
半導体基板(CZ基板と略す)とを用いた場合の結果を
比較して示す。同図を求めるのに使用したMOSキャパ
シタは、第1の熱酸化膜の厚さを18nm、第2の熱酸
化膜の厚さを12nmとした点、およびレジストマスク
をオゾン送気しながら120℃に加熱した濃硫酸(以下
オゾン硫酸と称す)中で除去した点以外は、図8および
図9のMOSキャパソタと同様にして作成した。仕上が
りのゲート酸化膜の厚さはそれぞれ12nmと25nm
であった。
【0075】図8および図9から明らかなように相対的
に厚い方のゲート酸化膜の信頼性の方が劣るので、図1
0には相対的に厚い方のゲート酸化膜に関する結果を示
した。この図10から、本発明によればゲート酸化膜の
絶縁破壊をもたらす欠陥密度は、CZ基板を用いた場合
の技術の5個/cm2 から0.7個/cm2 へと大きく低
減され、本発明の有効性が改めて確認できる。
に厚い方のゲート酸化膜の信頼性の方が劣るので、図1
0には相対的に厚い方のゲート酸化膜に関する結果を示
した。この図10から、本発明によればゲート酸化膜の
絶縁破壊をもたらす欠陥密度は、CZ基板を用いた場合
の技術の5個/cm2 から0.7個/cm2 へと大きく低
減され、本発明の有効性が改めて確認できる。
【0076】なお、図8〜図10の結果を比較するとレ
ジスト除去をオゾンアッシャとオゾン硫酸のいずれで行
おうとも厚膜側のゲート酸化膜の欠陥密度は同等のレベ
ルにあることが分かる。したがって、レジスト除去をオ
ゾンアッシャで行った方が危険な作業および有害薬品の
使用量を減らすことができるという製造上の利点があ
る。また、レジスト除去に低損傷と称するプラズマアッ
シャを用いた場合にもゲート酸化膜の信頼性に関してほ
ぼ同等の結果を得ることができる場合もあったが、プラ
ズマアッシャの中には厚膜側のゲート酸化膜の絶縁破壊
を増加させたり、膜厚を減少させたりするものがあっ
た。また、同一方式のプラズマアッシャを用いた場合に
も生産ラインによってゲート酸化膜の絶縁破壊がオゾン
アッシャと同等の場合と増加する場合とがあった。した
がって、レジスト除去にプラズマアッシャを用いる場合
には十分な吟味が必要である。
ジスト除去をオゾンアッシャとオゾン硫酸のいずれで行
おうとも厚膜側のゲート酸化膜の欠陥密度は同等のレベ
ルにあることが分かる。したがって、レジスト除去をオ
ゾンアッシャで行った方が危険な作業および有害薬品の
使用量を減らすことができるという製造上の利点があ
る。また、レジスト除去に低損傷と称するプラズマアッ
シャを用いた場合にもゲート酸化膜の信頼性に関してほ
ぼ同等の結果を得ることができる場合もあったが、プラ
ズマアッシャの中には厚膜側のゲート酸化膜の絶縁破壊
を増加させたり、膜厚を減少させたりするものがあっ
た。また、同一方式のプラズマアッシャを用いた場合に
も生産ラインによってゲート酸化膜の絶縁破壊がオゾン
アッシャと同等の場合と増加する場合とがあった。した
がって、レジスト除去にプラズマアッシャを用いる場合
には十分な吟味が必要である。
【0077】次に、欠陥密度を8MV/cmで判定する
根拠について説明する。通常の動作条件(印加電圧4M
V/cm)で10年(3×108 秒)以内にゲート酸化
膜に絶縁破壊をもたらす欠陥は、絶縁耐圧測定では8M
V/cm以下の印加電圧で絶縁破壊をもたらすと推定し
ている。その根拠は以下の通りである。
根拠について説明する。通常の動作条件(印加電圧4M
V/cm)で10年(3×108 秒)以内にゲート酸化
膜に絶縁破壊をもたらす欠陥は、絶縁耐圧測定では8M
V/cm以下の印加電圧で絶縁破壊をもたらすと推定し
ている。その根拠は以下の通りである。
【0078】無欠陥のゲート酸化膜は図11のTa(I
NTRINSIC)で示した絶縁破壊寿命を有する。同
図は微小(面積10-6cm2 )なMOSキャパシタを用
いて11〜15MV/cmの範囲内で実験的に求めた平
均寿命t50をもとにt50=Aexp(B/Fox)(た
だし、AとBは実験時とのフィッティングにより求まる
定数)の関係を用いて内挿および外挿したものである。
なお、上記式はProc. IEEE 1991 In
t. Conf. MicroelectronicTes
t Structures4, 17−21(1991)
に記載がある。
NTRINSIC)で示した絶縁破壊寿命を有する。同
図は微小(面積10-6cm2 )なMOSキャパシタを用
いて11〜15MV/cmの範囲内で実験的に求めた平
均寿命t50をもとにt50=Aexp(B/Fox)(た
だし、AとBは実験時とのフィッティングにより求まる
定数)の関係を用いて内挿および外挿したものである。
なお、上記式はProc. IEEE 1991 In
t. Conf. MicroelectronicTes
t Structures4, 17−21(1991)
に記載がある。
【0079】酸化膜の欠陥においては局所的に膜厚が薄
いと仮定することにより欠陥起因の絶縁破壊の電界加速
性を予測できることが知られている。そこで、動作条件
(4MV/cm)での平均寿命t50が10年(3×10
8 秒)となるように酸化膜欠陥の膜厚をフィッティング
により求める。本来の厚さの半分の欠陥が酸化膜中に存
在するとして寿命予測を行った結果を図11中のTb
(WEAK SPOT)で表示した実線で示す。通常の
絶縁耐圧測定(TZDB)では絶縁膜へ約0. 1秒程度
電圧を印加した後、絶縁破壊の有無を判定するので、こ
れに相当する電界強度を上記Tbから読みとると8MV
/cmとなる。
いと仮定することにより欠陥起因の絶縁破壊の電界加速
性を予測できることが知られている。そこで、動作条件
(4MV/cm)での平均寿命t50が10年(3×10
8 秒)となるように酸化膜欠陥の膜厚をフィッティング
により求める。本来の厚さの半分の欠陥が酸化膜中に存
在するとして寿命予測を行った結果を図11中のTb
(WEAK SPOT)で表示した実線で示す。通常の
絶縁耐圧測定(TZDB)では絶縁膜へ約0. 1秒程度
電圧を印加した後、絶縁破壊の有無を判定するので、こ
れに相当する電界強度を上記Tbから読みとると8MV
/cmとなる。
【0080】次に、本発明に至った検討過程において、
本発明が特に有効であるゲート絶縁膜厚の範囲を見出し
たので、図12を用いてこれを説明する。同図はCZ基
板(発明者検討技術)およびCZ基板上にエピタキシャ
ルシリコン膜を形成した基板(本発明)をそれぞれ用い
てゲート酸化膜を形成し、例えば希フッ酸水溶液中にお
いて同酸化膜をエッチングした後にゲート電極を形成す
ることにより作成したMOSキャパシタのゲート酸化膜
の欠陥密度を図8〜図10と同様にして測定した結果を
示したものである。
本発明が特に有効であるゲート絶縁膜厚の範囲を見出し
たので、図12を用いてこれを説明する。同図はCZ基
板(発明者検討技術)およびCZ基板上にエピタキシャ
ルシリコン膜を形成した基板(本発明)をそれぞれ用い
てゲート酸化膜を形成し、例えば希フッ酸水溶液中にお
いて同酸化膜をエッチングした後にゲート電極を形成す
ることにより作成したMOSキャパシタのゲート酸化膜
の欠陥密度を図8〜図10と同様にして測定した結果を
示したものである。
【0081】同図に示した実験においてはゲート酸化膜
の初期の膜厚を5nmから150nmまで種々に変化さ
せ、かつ、エッチング量も種々に変化させて作成した試
料を測定に用いた。このように作成条件が様々であって
もエッチング量を初期の膜厚で除した値を用いると、8
MV/cm以下の電界強度で絶縁破壊をもたらす欠陥の
密度が同図中のハッチングで示した領域の中におおむね
分布することが明らかになった。なお、2種ゲート酸化
膜プロセスのように洗浄後に再度酸化した場合について
も検討したところ、欠陥密度が若干減少する傾向にある
ものの図10と大差ない結果が得られた。
の初期の膜厚を5nmから150nmまで種々に変化さ
せ、かつ、エッチング量も種々に変化させて作成した試
料を測定に用いた。このように作成条件が様々であって
もエッチング量を初期の膜厚で除した値を用いると、8
MV/cm以下の電界強度で絶縁破壊をもたらす欠陥の
密度が同図中のハッチングで示した領域の中におおむね
分布することが明らかになった。なお、2種ゲート酸化
膜プロセスのように洗浄後に再度酸化した場合について
も検討したところ、欠陥密度が若干減少する傾向にある
ものの図10と大差ない結果が得られた。
【0082】どのように簡略化した洗浄を用いても酸化
膜のエッチング量を2nm以下にすることは容易ではな
いので、上記実施の形態1のように初期膜厚が10nm
と薄くなると規格化したエッチング量は0.2以上とな
る。その結果、本発明のようにエピタキシャルシリコン
基板を用いない限りゲート酸化膜の欠陥密度を目標とす
る2個/cm2 以下とすることが困難であることが図1
0からも確認できる。なお、ゲート酸化膜の厚さが10
0nm程度以上であれば、安価なCZ基板を用いても必
要な信頼性を確保することができる。しかしながら、ゲ
ート酸化膜の厚さが30nm以下の場合には規格化した
エッチング量が0.07以上となり欠陥密度の目標値を達
成することが困難となる。
膜のエッチング量を2nm以下にすることは容易ではな
いので、上記実施の形態1のように初期膜厚が10nm
と薄くなると規格化したエッチング量は0.2以上とな
る。その結果、本発明のようにエピタキシャルシリコン
基板を用いない限りゲート酸化膜の欠陥密度を目標とす
る2個/cm2 以下とすることが困難であることが図1
0からも確認できる。なお、ゲート酸化膜の厚さが10
0nm程度以上であれば、安価なCZ基板を用いても必
要な信頼性を確保することができる。しかしながら、ゲ
ート酸化膜の厚さが30nm以下の場合には規格化した
エッチング量が0.07以上となり欠陥密度の目標値を達
成することが困難となる。
【0083】このような本実施の形態1によれば、以下
の効果を得ることが可能となる。
の効果を得ることが可能となる。
【0084】(1).2種ゲート絶縁膜プロセスにおいて、
結晶欠陥が極めて少ないエピタキシャル層1e上に相対
的に厚さの異なるゲート絶縁膜16i1,16i2 を形成
することにより、ゲート絶縁膜の形成プロセス中におい
てゲート絶縁膜16i中に生じる欠陥を低減できるの
で、2種ゲート絶縁膜プロセスにおいて必要な第2のゲ
ート酸化前の洗浄処理において、ゲート絶縁膜16i中
の欠陥が絶縁破壊をもたらすような重度の欠陥に変質す
る現象を抑制することができる。このため、相対的に厚
さの異なるゲート絶縁膜16i1,16i2 の絶縁破壊の
発生率を低減することができるので、その絶縁破壊に起
因する半導体集積回路装置の不良発生率を低減すること
ができる。
結晶欠陥が極めて少ないエピタキシャル層1e上に相対
的に厚さの異なるゲート絶縁膜16i1,16i2 を形成
することにより、ゲート絶縁膜の形成プロセス中におい
てゲート絶縁膜16i中に生じる欠陥を低減できるの
で、2種ゲート絶縁膜プロセスにおいて必要な第2のゲ
ート酸化前の洗浄処理において、ゲート絶縁膜16i中
の欠陥が絶縁破壊をもたらすような重度の欠陥に変質す
る現象を抑制することができる。このため、相対的に厚
さの異なるゲート絶縁膜16i1,16i2 の絶縁破壊の
発生率を低減することができるので、その絶縁破壊に起
因する半導体集積回路装置の不良発生率を低減すること
ができる。
【0085】(2).半導体基板1sにゲッタリング機能を
付加したことにより、第2のゲート酸化前の洗浄処理を
軽減することができるので、相対的に厚い方のゲート絶
縁膜16i1 の膜厚制御性および均一性を向上させるこ
とができる。
付加したことにより、第2のゲート酸化前の洗浄処理を
軽減することができるので、相対的に厚い方のゲート絶
縁膜16i1 の膜厚制御性および均一性を向上させるこ
とができる。
【0086】(3).上記(1) 、(2) により、半導体集積回
路装置の歩留まり、信頼性および電気的特性を向上させ
ることが可能となる。
路装置の歩留まり、信頼性および電気的特性を向上させ
ることが可能となる。
【0087】(4).上記(1) 、(2) および(3) により、信
頼性が高く、電気的性能の高い半導体集積回路装置のコ
スト低減を推進することが可能となる。
頼性が高く、電気的性能の高い半導体集積回路装置のコ
スト低減を推進することが可能となる。
【0088】(実施の形態2)図13および図14は本
発明の他の実施の形態である半導体集積回路装置の要部
断面図である。
発明の他の実施の形態である半導体集積回路装置の要部
断面図である。
【0089】本実施の形態2においては、本発明の技術
思想を、例えばDRAM(DynamicRandom Access Memor
y)に適用した場合について説明する。図13はDRA
MのメモリセルMCの一部を示し、図14はその周辺回
路の一部を示している。
思想を、例えばDRAM(DynamicRandom Access Memor
y)に適用した場合について説明する。図13はDRA
MのメモリセルMCの一部を示し、図14はその周辺回
路の一部を示している。
【0090】本実施の形態2においては、例えば厚さ2
μm程度のシリコン単結晶膜からなるエピタキシャル層
1eをエピタキシャル成長法により形成した素子形成基
板1を用いた。2種ゲート絶縁膜プロセスを前記実施の
形態1と同様にして行った点以外は、通常の方法により
DRAMを完成させた。
μm程度のシリコン単結晶膜からなるエピタキシャル層
1eをエピタキシャル成長法により形成した素子形成基
板1を用いた。2種ゲート絶縁膜プロセスを前記実施の
形態1と同様にして行った点以外は、通常の方法により
DRAMを完成させた。
【0091】メモリセル領域においてエピタキシャル層
1e中にはpウエル13PW3 が形成され、周辺回路領
域においてエピタキシャル層1e中にはpウエル13P
W4が形成されている。このpウエル13PW3,13P
W4 は、例えばホウ素等のような不純物がエピタキシャ
ル層1eの途中の深さ位置まで広がって形成されてい
る。メモリセル領域におけるpウエル13PW3 の側部
および底部を含む全体をn型の半導体領域で取り囲み、
pウエル13PW3 に外部ノイズが入るのを抑制するウ
エル分離構造を形成しても良い。分離部14AはLOC
OS(Local Oxidization Of Silicon)法等によるフィ
ールド絶縁膜で形成されている。この分離部14Aを前
記実施の形態1と同様に浅溝型で形成しても良い。
1e中にはpウエル13PW3 が形成され、周辺回路領
域においてエピタキシャル層1e中にはpウエル13P
W4が形成されている。このpウエル13PW3,13P
W4 は、例えばホウ素等のような不純物がエピタキシャ
ル層1eの途中の深さ位置まで広がって形成されてい
る。メモリセル領域におけるpウエル13PW3 の側部
および底部を含む全体をn型の半導体領域で取り囲み、
pウエル13PW3 に外部ノイズが入るのを抑制するウ
エル分離構造を形成しても良い。分離部14AはLOC
OS(Local Oxidization Of Silicon)法等によるフィ
ールド絶縁膜で形成されている。この分離部14Aを前
記実施の形態1と同様に浅溝型で形成しても良い。
【0092】メモリセルMCは、メモリセル選択MIS
・FETQとキャパシタCとを有している。メモリセル
選択MIS・FETQは、一対の半導体領域25nd,
25ndとゲート絶縁膜16i1 とゲート電極17gと
を有している。半導体領域25ndには、例えばリンま
たはヒ素が導入されている。ゲート絶縁膜16i1 の厚
さは、例えば8nm程度に形成した。ゲート電極17g
はDRAMのワード線WLの一部でもある。ゲート電極
17g(ワード線WL)上には、例えばシリコン酸化膜
またはシリコン窒化膜からなるキャップ絶縁膜26が形
成されている。
・FETQとキャパシタCとを有している。メモリセル
選択MIS・FETQは、一対の半導体領域25nd,
25ndとゲート絶縁膜16i1 とゲート電極17gと
を有している。半導体領域25ndには、例えばリンま
たはヒ素が導入されている。ゲート絶縁膜16i1 の厚
さは、例えば8nm程度に形成した。ゲート電極17g
はDRAMのワード線WLの一部でもある。ゲート電極
17g(ワード線WL)上には、例えばシリコン酸化膜
またはシリコン窒化膜からなるキャップ絶縁膜26が形
成されている。
【0093】このメモリセル選択MIS・FETQの一
方の半導体領域25ndにはキャパシタCが電気的に接
続され、他方の半導体領域25ndにはビット線BLが
電気的に接続されている。キャパシタCは、蓄積電極2
7a上に容量絶縁膜27bを介してプレート電極27c
を設けて成る。蓄積電極27aは、例えば低抵抗ポリシ
リコンからなり、半導体領域25ndに直接接続されて
いる。容量絶縁膜27bは、情報記憶用の電荷を蓄える
ための部分であり、例えばシリコン酸化膜またはシリコ
ン酸化膜とシリコン窒化膜との積層構造で構成されてい
る。プレート電極27cは、例えば低抵抗ポリシリコン
またはタングステンからなる。また、ビット線BLは、
例えばアルミニウムまたはアルミニウム−シリコン−銅
合金からなり、キャパシタCの上層に層間絶縁膜20a
を介して形成されている。
方の半導体領域25ndにはキャパシタCが電気的に接
続され、他方の半導体領域25ndにはビット線BLが
電気的に接続されている。キャパシタCは、蓄積電極2
7a上に容量絶縁膜27bを介してプレート電極27c
を設けて成る。蓄積電極27aは、例えば低抵抗ポリシ
リコンからなり、半導体領域25ndに直接接続されて
いる。容量絶縁膜27bは、情報記憶用の電荷を蓄える
ための部分であり、例えばシリコン酸化膜またはシリコ
ン酸化膜とシリコン窒化膜との積層構造で構成されてい
る。プレート電極27cは、例えば低抵抗ポリシリコン
またはタングステンからなる。また、ビット線BLは、
例えばアルミニウムまたはアルミニウム−シリコン−銅
合金からなり、キャパシタCの上層に層間絶縁膜20a
を介して形成されている。
【0094】一方、周辺回路領域にはnMISQN3 が
示されている。このnMISQN3は、一対の半導体領
域28nd, 28ndとゲート絶縁膜16i2 とゲート
電極17gとを有している。半導体領域28ndには、
例えばリンまたはヒ素が導入されている。ゲート絶縁膜
16i2 の厚さは、例えば4. 5nm程度に形成した。
ゲート電極17g上には、例えばシリコン酸化膜または
シリコン窒化膜からなるキャップ絶縁膜26が形成され
ている。このnMISQN3 の一方の半導体領域28n
dには第1層目の配線19L1 が電気的に接続され、他
方の半導体領域28ndには第2層目の配線19L2 が
電気的に接続されている。なお、図13および図14に
は第2の配線層までの工程により形成した構造のみを示
し、それ以降の工程による構造は省略した。
示されている。このnMISQN3は、一対の半導体領
域28nd, 28ndとゲート絶縁膜16i2 とゲート
電極17gとを有している。半導体領域28ndには、
例えばリンまたはヒ素が導入されている。ゲート絶縁膜
16i2 の厚さは、例えば4. 5nm程度に形成した。
ゲート電極17g上には、例えばシリコン酸化膜または
シリコン窒化膜からなるキャップ絶縁膜26が形成され
ている。このnMISQN3 の一方の半導体領域28n
dには第1層目の配線19L1 が電気的に接続され、他
方の半導体領域28ndには第2層目の配線19L2 が
電気的に接続されている。なお、図13および図14に
は第2の配線層までの工程により形成した構造のみを示
し、それ以降の工程による構造は省略した。
【0095】このような本実施の形態2においては、前
記実施の形態1で得られた効果の他に、以下の効果を得
ることができた。
記実施の形態1で得られた効果の他に、以下の効果を得
ることができた。
【0096】すなわち、メモリセルMC部分には1種ゲ
ート絶縁膜プロセスを用いた場合よりも相対的に厚いゲ
ート絶縁膜16i1 を形成することができたので、キャ
パシタCに電荷を蓄積する際の書き込み電圧を高く設定
でき蓄積電荷量が増加した。これにより、データ保持特
性、雑音耐性、ソフトエラー耐性が向上した。他方、周
辺回路においては1種ゲート絶縁膜プロセスを用いた場
合よりもゲート絶縁膜16i2 を薄くすることができた
ので動作速度が向上した。
ート絶縁膜プロセスを用いた場合よりも相対的に厚いゲ
ート絶縁膜16i1 を形成することができたので、キャ
パシタCに電荷を蓄積する際の書き込み電圧を高く設定
でき蓄積電荷量が増加した。これにより、データ保持特
性、雑音耐性、ソフトエラー耐性が向上した。他方、周
辺回路においては1種ゲート絶縁膜プロセスを用いた場
合よりもゲート絶縁膜16i2 を薄くすることができた
ので動作速度が向上した。
【0097】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態1,2に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態1,2に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【0098】例えば前記実施の形態2においては、ビッ
ト線がキャパシタの上に設けられる構造とした場合につ
いて説明したが、これに限定されるものではなく、例え
ばビット線がキャパシタの下に設けられる構造としても
良い。また、そのキャパシタも平面型に限定されるもの
ではなく、例えばクラウン型やフィン型でも良い。
ト線がキャパシタの上に設けられる構造とした場合につ
いて説明したが、これに限定されるものではなく、例え
ばビット線がキャパシタの下に設けられる構造としても
良い。また、そのキャパシタも平面型に限定されるもの
ではなく、例えばクラウン型やフィン型でも良い。
【0099】また、前記実施の形態1においては本発明
をマイクロプロセッサに適用し、前記実施の形態2にお
いては本発明をDRAMに適用した場合について説明し
たが、これに限定されるものではなく種々適用可能であ
り、例えばSRAMやマスクROM(Read Only Memor
y)等のような他の半導体メモリまたはメモリ回路とロ
ジック回路とを同一素子形成基板上に設けたメモリ−ロ
ジック混在型の半導体集積回路装置等、他の半導体集積
回路装置に適用することもできる。
をマイクロプロセッサに適用し、前記実施の形態2にお
いては本発明をDRAMに適用した場合について説明し
たが、これに限定されるものではなく種々適用可能であ
り、例えばSRAMやマスクROM(Read Only Memor
y)等のような他の半導体メモリまたはメモリ回路とロ
ジック回路とを同一素子形成基板上に設けたメモリ−ロ
ジック混在型の半導体集積回路装置等、他の半導体集積
回路装置に適用することもできる。
【0100】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【0101】(1).本発明によれば、エピタキシャル成長
法で形成された結晶欠陥が極めて少ない半導体単結晶層
上に相対的に厚さの異なる複数種のゲート絶縁膜を形成
することにより、ゲート絶縁膜の形成プロセス中におい
てゲート絶縁膜中に生じる欠陥を低減できるので、2種
以上のゲート絶縁膜を形成するためのプロセスにおいて
必要な洗浄処理に起因してゲート絶縁膜中の欠陥がゲー
ト絶縁破壊をもたらす重度の欠陥に変質する現象を低減
することができる。このため、相対的に厚さの異なるゲ
ート絶縁膜の絶縁破壊の発生率を低減することができる
ので、その絶縁破壊に起因する半導体集積回路装置の不
良発生率を低減することができる。
法で形成された結晶欠陥が極めて少ない半導体単結晶層
上に相対的に厚さの異なる複数種のゲート絶縁膜を形成
することにより、ゲート絶縁膜の形成プロセス中におい
てゲート絶縁膜中に生じる欠陥を低減できるので、2種
以上のゲート絶縁膜を形成するためのプロセスにおいて
必要な洗浄処理に起因してゲート絶縁膜中の欠陥がゲー
ト絶縁破壊をもたらす重度の欠陥に変質する現象を低減
することができる。このため、相対的に厚さの異なるゲ
ート絶縁膜の絶縁破壊の発生率を低減することができる
ので、その絶縁破壊に起因する半導体集積回路装置の不
良発生率を低減することができる。
【0102】(2).本発明によれば、半導体基板にゲッタ
リング機能を付加したことにより、2種以上のゲート絶
縁膜を形成するためのプロセスにおいて必要な洗浄処理
を軽減することができるので、相対的に厚い方のゲート
絶縁膜の膜厚制御性および均一性を向上させることがで
きる。
リング機能を付加したことにより、2種以上のゲート絶
縁膜を形成するためのプロセスにおいて必要な洗浄処理
を軽減することができるので、相対的に厚い方のゲート
絶縁膜の膜厚制御性および均一性を向上させることがで
きる。
【0103】(3).上記(1) 、(2) により、半導体集積回
路装置の歩留まり、信頼性および電気的特性を向上させ
ることが可能となる。
路装置の歩留まり、信頼性および電気的特性を向上させ
ることが可能となる。
【0104】(4).上記(1) 、(2) および(3) により、信
頼性が高く、電気的性能の高い半導体集積回路装置のコ
スト低減を推進することが可能となる。
頼性が高く、電気的性能の高い半導体集積回路装置のコ
スト低減を推進することが可能となる。
【図1】本発明の一実施の形態である半導体集積回路装
置の平面図である。
置の平面図である。
【図2】図1の半導体集積回路装置の要部断面図であ
る。
る。
【図3】図1の半導体集積回路装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図4】前図に続く図1に示す半導体集積回路装置の製
造工程中の要部断面図である。
造工程中の要部断面図である。
【図5】図4に続く図1に示す半導体集積回路装置の製
造工程中の要部断面図である。
造工程中の要部断面図である。
【図6】図5に続く図1に示す半導体集積回路装置の製
造工程中の要部断面図である。
造工程中の要部断面図である。
【図7】図6に続く図1に示す半導体集積回路装置の製
造工程中の要部断面図である。
造工程中の要部断面図である。
【図8】本発明によるゲート酸化膜の信頼性の向上をよ
り明確にするための実験結果であって厚さ4. 5nmの
ゲート酸化膜におけるゲート酸化膜電界強度とゲート酸
化膜累積欠陥密度との関係を示すグラフ図である。
り明確にするための実験結果であって厚さ4. 5nmの
ゲート酸化膜におけるゲート酸化膜電界強度とゲート酸
化膜累積欠陥密度との関係を示すグラフ図である。
【図9】本発明によるゲート酸化膜の信頼性の向上をよ
り明確にするための実験結果であって厚さ8nmのゲー
ト酸化膜におけるゲート酸化膜電界強度とゲート酸化膜
累積欠陥密度との関係を示すグラフ図である。
り明確にするための実験結果であって厚さ8nmのゲー
ト酸化膜におけるゲート酸化膜電界強度とゲート酸化膜
累積欠陥密度との関係を示すグラフ図である。
【図10】本発明によるゲート酸化膜の信頼性の向上を
より明確にするための実験結果であってゲート酸化膜電
界強度とゲート酸化膜累積欠陥密度との関係を示すグラ
フ図である。
より明確にするための実験結果であってゲート酸化膜電
界強度とゲート酸化膜累積欠陥密度との関係を示すグラ
フ図である。
【図11】ゲート酸化膜の欠陥密度を8MV/cmの電
界強度で判定する根拠を説明するための図であってゲー
ト酸化膜電界強度と平均寿命との関係を示すグラフ図で
ある。
界強度で判定する根拠を説明するための図であってゲー
ト酸化膜電界強度と平均寿命との関係を示すグラフ図で
ある。
【図12】本発明を適用するのに特に有効なゲート絶縁
膜厚の範囲を説明するための図であってエッチング膜厚
と電界強度8MV/cmにおける累積欠陥密度との関係
を示すグラフ図である。
膜厚の範囲を説明するための図であってエッチング膜厚
と電界強度8MV/cmにおける累積欠陥密度との関係
を示すグラフ図である。
【図13】本発明の他の実施の形態である半導体集積回
路装置のメモリセルにおける要部断面図である。
路装置のメモリセルにおける要部断面図である。
【図14】本発明の他の実施の形態である半導体集積回
路装置の周辺回路領域における要部断面図である。
路装置の周辺回路領域における要部断面図である。
1 素子形成用基板 1s 半導体基板 1e エピタキシャル層(半導体単結晶層) 2 入出力回路領域 3 フェーズロックループ回路領域 4 命令キャッシュ回路領域 5 データキャッシュ回路領域 6 浮動小数点演算回路領域 7 バスインターフェス回路領域 8 入出力制御回路領域 9 中央演算回路領域 10 演算制御回路領域 11 キャッシュ制御回路領域 12 その他の回路領域 13NW1,13NW2 nウエル 13PW1,13PW2 pウエル 14 分離部 14a 浅溝 14b 分離用絶縁膜 14A 分離部 15pd 半導体領域 15pd1 低濃度領域 15pd2 高濃度領域 15nd1 低濃度領域 15nd2 高濃度領域 15d3 シリサイド層 16i ゲート絶縁膜(第1のゲート絶縁膜) 16i1 ゲート絶縁膜(第1のゲート絶縁膜) 16i2 ゲート絶縁膜(第2のゲート絶縁膜) 16i3 ゲート絶縁膜(第3のゲート絶縁膜) 17 導体膜 17g ゲート電極 17g1 導体膜 17g2 シリサイド層 18 サイドウォール 19L1 〜19L5 配線 20a〜20e 層間絶縁膜 21a〜21e 接続孔 22a〜22e プラグ 23 表面保護膜 24a, 24b フォトレジストパターン(第1、第2
のマスク) 25nd 半導体領域 26 キャップ絶縁膜 27a 蓄積電極 27b 容量絶縁膜 27c プレート電極 28nd 半導体領域 29a 半導体領域 29b 半導体領域 30f フローティングゲート電極 30c コントロールゲート電極 31 層間膜 32nd 半導体領域 BP ボンディングパッド QN1,QN2,QN3 nチャネル型のMIS・FET QP1,QP2 pチャネル型のMIS・FET Q メモリセル選択MIS・FET C キャパシタ Qm MIS・FET BLs サブビット線 BLm メインビット線
のマスク) 25nd 半導体領域 26 キャップ絶縁膜 27a 蓄積電極 27b 容量絶縁膜 27c プレート電極 28nd 半導体領域 29a 半導体領域 29b 半導体領域 30f フローティングゲート電極 30c コントロールゲート電極 31 層間膜 32nd 半導体領域 BP ボンディングパッド QN1,QN2,QN3 nチャネル型のMIS・FET QP1,QP2 pチャネル型のMIS・FET Q メモリセル選択MIS・FET C キャパシタ Qm MIS・FET BLs サブビット線 BLm メインビット線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 範夫 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 神田 隆行 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 ▲高▼橋 健治 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 清水 博文 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 酒井 哲 東京都青梅市新町六丁目16番地の3 株式 会社日立製作所デバイス開発センタ内
Claims (19)
- 【請求項1】 半導体基板上に素子形成のためのプロセ
スを経ることなくエピタキシャル法により半導体単結晶
層を形成した後、その半導体単結晶層上に厚さの異なる
ゲート絶縁膜を形成する工程を有することを特徴とする
半導体集積回路装置の製造方法。 - 【請求項2】 請求項1記載の半導体集積回路装置の製
造方法において、前記半導体基板の導電型を決める不純
物濃度がほぼ均一であることを特徴とする半導体集積回
路装置の製造方法。 - 【請求項3】 請求項1記載の半導体集積回路装置の製
造方法において、前記ゲート絶縁膜のうち、相対的に最
も厚いゲート絶縁膜の厚さが30nm以下であることを
特徴とする半導体集積回路装置の製造方法。 - 【請求項4】 請求項1記載の半導体集積回路装置の製
造方法において、前記半導体基板に汚染元素を捕縛する
ゲッタリング能力を付加する工程を有することを特徴と
する半導体集積回路装置の製造方法。 - 【請求項5】 請求項1記載の半導体集積回路装置の製
造方法において、前記半導体単結晶層の厚さが、前記ゲ
ート絶縁膜のうち、相対的に最も厚いゲート絶縁膜の厚
さの半分以上あることを特徴とする半導体集積回路装置
の製造方法。 - 【請求項6】 以下の工程を有することを特徴とする半
導体集積回路装置の製造方法; (a)半導体基板上に素子形成のためのプロセスを経る
ことなくエピタキシャル法により半導体単結晶層を形成
する工程、(b)前記半導体単結晶層上に第1のゲート
絶縁膜を形成する工程、(c)前記第1のゲート絶縁膜
上に、第2のゲート絶縁膜の形成領域が露出するマスク
を形成した後、それをエッチングマスクとしてマスクか
ら露出する第1のゲート絶縁膜を除去する工程、(d)
前記(c)工程の後、前記マスクを除去した後、洗浄処
理を施す工程、(e)前記(d)工程の後、第2のゲー
ト絶縁膜を形成する工程、(f)第2のゲート絶縁膜形
成処理を施した前記第1のゲート絶縁膜および第2のゲ
ート絶縁膜上にゲート電極を形成する工程、(g)前記
半導体単結晶層に電界効果トランジスタのソース・ドレ
イン用の半導体領域を形成する工程。 - 【請求項7】 請求項6記載の半導体集積回路装置の製
造方法において、前記半導体基板の導電型を決める不純
物濃度がほぼ均一であることを特徴とする半導体集積回
路装置の製造方法。 - 【請求項8】 請求項6記載の半導体集積回路装置の製
造方法において、前記第1のゲート絶縁膜の厚さが30
nm以下であることを特徴とする半導体集積回路装置の
製造方法。 - 【請求項9】 請求項6記載の半導体集積回路装置の製
造方法において、前記半導体基板に汚染元素を捕縛する
ゲッタリング能力を付加する工程を有することを特徴と
する半導体集積回路装置の製造方法。 - 【請求項10】 請求項6記載の半導体集積回路装置の
製造方法において、前記半導体基板はチョクラルスキー
法により結晶成長させた半導体インゴットを板状に切断
することで形成されていることを特徴とする半導体集積
回路装置の製造方法。 - 【請求項11】 以下の工程を有することを特徴とする
半導体集積回路装置の製造方法; (a)半導体基板上に素子形成のためのプロセスを経る
ことなくエピタキシャル法により半導体単結晶層を形成
する工程、(b)前記半導体単結晶層上に第1のゲート
絶縁膜を形成する工程、(c)前記第1のゲート絶縁膜
上に第2のゲート絶縁膜の形成領域が露出する第1のマ
スクを形成した後、それをエッチングマスクとして第1
のマスクから露出する第1のゲート絶縁膜を除去する工
程、(d)前記(c)工程の後、前記第1のマスクを除
去した後、洗浄処理を施す工程、(e)前記(d)工程
の後、第2のゲート絶縁膜を形成する工程、(f)第2
のゲート絶縁膜形成処理を施した前記第1のゲート絶縁
膜および第2のゲート絶縁膜上に第3のゲート絶縁膜の
形成領域が露出する第2のマスクを形成した後、それを
エッチングマスクとして第2のマスクから露出する上記
第1もしくは第2のゲート絶縁膜を除去する工程、
(g)前記(f)工程の後、前記第2のマスクを除去し
た後、洗浄処理を施す工程、(h)前記(g)工程の
後、第3のゲート絶縁膜を形成する工程、(i)第2も
しくは第3もしくはその両者のゲート絶縁膜形成処理を
施した前記第1のゲート絶縁膜、第3のゲート絶縁膜形
成処理を施した第2のゲート絶縁膜および第3のゲート
絶縁膜上にゲート電極を形成する工程、(j)前記半導
体単結晶層に電界効果トランジスタのソース・ドレイン
用の半導体領域を形成する工程。 - 【請求項12】 請求項11記載の半導体集積回路装置
の製造方法において、前記半導体基板の導電型を決める
不純物濃度がほぼ均一であることを特徴とする半導体集
積回路装置の製造方法。 - 【請求項13】 請求項11記載の半導体集積回路装置
の製造方法において前記第1のゲート絶縁膜の厚さが3
0nm以下であることを特徴とする半導体集積回路装置
の製造方法。 - 【請求項14】 請求項11記載の半導体集積回路装置
の製造方法において、前記半導体基板に汚染元素を捕縛
するゲッタリング能力を付加する工程を有することを特
徴とする半導体集積回路装置の製造方法。 - 【請求項15】 半導体基板上に素子形成のためのプロ
セスを経ることなくエピタキシャル成長により形成され
た半導体単結晶層を備え、前記半導体単結晶層上に形成
された厚さの異なる複数種のゲート絶縁膜を有する複数
の電界効果トランジスタを備えたことを特徴とする半導
体集積回路装置。 - 【請求項16】 請求項15記載の半導体集積回路装置
において、前記半導体基板の導電型を決める不純物濃度
がほぼ均一であることを特徴とする半導体集積回路装
置。 - 【請求項17】 請求項15記載の半導体集積回路装置
において、前記複数種のゲート絶縁膜のうち、相対的に
最も厚いゲート絶縁膜の厚さが30nm以下であること
を特徴とする半導体集積回路装置。 - 【請求項18】 請求項15記載の半導体集積回路装置
において、前記半導体基板に汚染元素を捕縛するゲッタ
リング能力を付加したことを特徴とする半導体集積回路
装置。 - 【請求項19】 請求項15記載の半導体集積回路装置
において、前記複数の電界効果トランジスタのうち、相
対的に厚いゲート絶縁膜を有する電界効果トランジスタ
の駆動電圧の方が、相対的に薄いゲート絶縁膜を有する
電界効果トランジスタの駆動電圧よりも高いことを特徴
とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10124365A JPH11317458A (ja) | 1998-05-07 | 1998-05-07 | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10124365A JPH11317458A (ja) | 1998-05-07 | 1998-05-07 | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11317458A true JPH11317458A (ja) | 1999-11-16 |
Family
ID=14883607
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10124365A Pending JPH11317458A (ja) | 1998-05-07 | 1998-05-07 | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11317458A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003017504A (ja) * | 2001-07-03 | 2003-01-17 | Denso Corp | 半導体装置及びその保護膜の膜厚決定方法 |
US6890824B2 (en) | 2001-08-23 | 2005-05-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
US7164178B2 (en) | 2001-07-18 | 2007-01-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for manufacturing the same |
US7539963B2 (en) | 2003-10-24 | 2009-05-26 | Fujitsu Microelectronics Limited | Semiconductor device group and method for fabricating the same, and semiconductor device and method for fabricating the same |
JP2012186281A (ja) * | 2011-03-04 | 2012-09-27 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
-
1998
- 1998-05-07 JP JP10124365A patent/JPH11317458A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003017504A (ja) * | 2001-07-03 | 2003-01-17 | Denso Corp | 半導体装置及びその保護膜の膜厚決定方法 |
US7164178B2 (en) | 2001-07-18 | 2007-01-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for manufacturing the same |
US6890824B2 (en) | 2001-08-23 | 2005-05-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
US7057236B2 (en) | 2001-08-23 | 2006-06-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
US7539963B2 (en) | 2003-10-24 | 2009-05-26 | Fujitsu Microelectronics Limited | Semiconductor device group and method for fabricating the same, and semiconductor device and method for fabricating the same |
DE102004051588B4 (de) * | 2003-10-24 | 2011-08-18 | Fujitsu Semiconductor Ltd., Kanagawa | Halbleitereinrichtungsgruppe und Verfahren zum Herstellen derselben und Halbleitereinrichtung |
JP2012186281A (ja) * | 2011-03-04 | 2012-09-27 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
US8916431B2 (en) | 2011-03-04 | 2014-12-23 | Fujitsu Semiconductor Limited | Semiconductor device having epitaxial semiconductor layer above impurity layer |
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