KR100308515B1 - 반도체장치의제조방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

본 발명은 트랜지스터의 신뢰성을 향상시킴과 동시에, 이물질의 발생을 방지하여 수율을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공한다.
본 발명에 따른 반도체 장치의 제조 방법은, 실리콘 기판(3)의 표면상에 제1 게이트 산화막(1a)이 형성된다. 제1 게이트 산화막(1a)상에 제1 다결정 실리콘막(4a)이 형성되고, 그 측면이 테이퍼(Taper) 형상으로 되도록 패터닝된다. 그리고, 제1 다결정 실리콘막(4a)에서 노출한 실리콘 산화막(1a)이 제거된 후, 열산화에 의해 제1 실리콘 산화막(1a)과 다른 막 두께를 갖는 제2 실리콘 산화막(1b)이 형성된다. 이로써, 듀얼 게이트 옥사이드가 제조된다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 특정적으로는 하나의 디바이스 중에 막 두께가 다른 복수의 게이트 절연층을 갖는 반도체 장치의 제조 방법에 관한 것이다.
최신의 반도체 장치 중에는, 하나의 디바이스에 두 종류 이상의 막 두께의 게이트 산화막을 갖는 것(듀얼 게이트 옥사이드)이 증가하고 있다. 이하에, 종래의 듀얼 게이트 옥사이드를 갖는 반도체 장치의 제조 방법에 대해 설명한다.
도 14∼도 17은, 종래의 듀얼 게이트 옥사이드를 갖는 반도체 장치의 제조 방법을 공정순으로 나타내는 개략 단면도이다. 먼저, 도 14를 참조하여, 실리콘 기판(3)의 표면에 필드 산화막(2)이 형성된 후, 열산화에 의해 실리콘 기판(3)의 표면에 제1 게이트 산화막(1a)이 형성된다.
도 15를 참조하여, 이 제1 게이트 산화막(1a) 및 필드 산화막(2)상에 직접 접하도록 포토레지스트(105a)가 도포된 후, 통상의 사진 제판 기술에 의해 패터닝된다. 이 레지스트 패턴(105a)에서 노출한 게이트 산화막(1a)이, 예를 들어 습식 에칭에 의해 제거된다. 이 후, 레지스트 패턴(105a)이 제거된다.
도 16을 참조하여, 상기의 습식 에칭에 의해 실리콘 산화막이 제거된 부분에서는 실리콘 기판(3)의 표면이 노출한다. 이 후, 다시 열산화가 실시된다.
도 17을 참조하여, 이 열산화에 의해 실리콘 기판(3)의 노출한 표면에 제2 게이트 산화막(1b)이 형성됨과 동시에, 제1 게이트 산화막(1a)의 막 두께가 두껍게 된다. 이로써, 제1 게이트 산화막(1a)의 막 두께 Ta가 제2 게이트 산화막(1b)의막 두께 Tb보다 두껍게 형성되어, 듀얼 게이트 옥사이드가 형성된다.
그러나, 이 도 14∼도 17에 나타내는 공정에서는, 도 15에 도시하는 바와 같이 포토레지스트(105a)가 제1 게이트 산화막(1a)에 직접 접하도록 형성된다. 통상, 포토레지스트에는 불순물로서 Na(나트륨) 등이 포함되어 있다. 이 때문에, 게이트 산화막(1a)에 직접 접하도록 포토레지스트(105a)가 형성되면, 포토레지스트(105a) 중의 Na가 게이트 산화막(1a) 중으로 들어가 버린다. 이 Na가 게이트 산화막(1a)에 도전성을 주면서, 또 MOS(Metal Oxide Semiconductor) 트랜지스터의 임계치 전압을 소망값으로부터 변동시켜 버려, 트랜지스터의 신뢰성을 현저하게 잃어버리게 했다.
또한, 제2 게이트 산화막(1b)을 형성해야 할 게이트 산화로에 웨이퍼를 투입하기 위해 희불산 처리 등의 전(前) 처리 공정이 행해진다. 그러나, 이 전 처리 공정에 의해, 제1 게이트 산화막(1a)의 일부가 에칭되어 버리고, 제1 게이트 산화막(1a)의 막 두께가 바뀌는 것으로 MOS 트랜지스터의 임계치 전압이 소망값으로부터 변동해 버려, 트랜지스터의 신뢰성을 현저하게 잃어버리게 했다.
그 대책으로서 종래 이하의 방법이 제안되고 있다.
도 18∼도 23은 상기 과제를 극복할 수 있는 종래의 듀얼 게이트 옥사이드를 갖는 반도체 장치의 제조 방법을 공정순으로 나타내는 개략 단면도이다. 먼저, 도 18을 참조하여 실리콘 기판(3)상에 필드 산화막(2)이 형성된 후, 열산화에 의해 제1 게이트 산화막(1a)이 형성된다. 그리고, 불순물이 도핑된 제1 다결정 실리콘막(204a)이 제1 게이트 산화막(1a)의 보호막으로서 표면 전면에 형성된다.
도 19를 참조하여, 이 제1 다결정 실리콘막(204a)상에 포토레지스트(205a)가 도포된 후, 통상의 사진 제판 기술에 의해 패터닝된다. 이 레지스트 패턴(205a)에서 노출한 제1 다결정 실리콘막(204a)이 이방성 에칭에 의해 제거된다. 이 후, 레지스트 패턴(205a)이 제거된다.
도 20을 참조하여, 제1 다결정 실리콘막(204a)이 제거된 부분에서는 제1 실리콘 산화막(1a)이 노출한다. 이 상태에서 노출한 제1 실리콘 산화막(1a)이 습식 에칭에 의해 제거되고, 그 부분에 있어서 실리콘 기판(3)의 표면이 노출한다. 이 후, 다시 열산화 처리가 실시된다.
도 21을 참조하여, 이 열산화 처리에 의해 제1 실리콘 산화막(1a)과는 다른 막 두께의 제2 실리콘 산화막(1b)이 실리콘 기판(3)상에 형성된다. 또한, 이 열산화 처리에 의해 제1 다결정 실리콘막(204a)의 표면도 산화되어 실리콘 산화막으로 되는 산화피막(6)이 형성된다. 이와 같이 하여 서로 다른 막 두께를 갖는 제1 실리콘 산화막(1a)과 제2 실리콘 산화막(1b)을 갖는 듀얼 게이트 옥사이드가 형성된다.
도 22를 참조하여, 이 후 불순물이 도프된 제2 다결정 실리콘막(204b)이 표면 전면(全面)에 형성된다. 이 제2 다결정 실리콘막(204b)상에 포토레지스트(205b)가 도포된 후, 통상의 사진 제판 기술에 의해 패터닝된다. 이 레지스트 패턴(205b)을 마스크로 하여 제2 다결정 실리콘막(204b)에 이방성 에칭이 실시된다. 이 후, 레지스트 패턴(205b)이 제거된다.
도 23을 참조하여, 이 이방성 에칭에 의해 제1 다결정 실리콘막(204a)과 간격을 두도록 제2 다결정 실리콘막(204b)이 패터닝된다. 이 후, 산화피막(6)이 제거된 후, 제1 및 제2 다결정 실리콘막(204a, 204b)의 각각이 패터닝되어 게이트 전극층이 형성된다. 게이트 전극층, 필드 산화막(2) 등을 마스크로 하여 불순물을 주입하는 것으로, 게이트 전극층의 하측 영역을 사이에 두도록 실리콘 기판(3) 표면에 한 쌍의 소스/드레인 영역(도시하지 않음)이 형성된다. 이로써, MOS 트랜지스터를 완성한다.
도 18∼도 23에 도시하는 공정에서는, 도 19에 도시하는 바와 같이 포토레지스트(205a)는, 제1 다결정 실리콘막(204a)상에 형성되고, 제1 게이트 산화막(1a)상에 직접 형성되는 것은 아니다. 이 때문에, 포토레지스트(205a) 중의 Na 등이 제1 게이트 산화막(1a)으로 들어가는 것은 방지된다. 따라서, 제1 게이트 산화막(1a)이 도전성을 갖도록 되면서, 또 MOS 트랜지스터의 임계치 전압이 변동하는 것은 방지된다.
또한, 제2 게이트 산화막(1b)의 형성을 위해, 게이트 산화로에 웨이퍼를 투입하기 위해 행해지는 희불소산 처리시에도 제1 게이트 산화막(1a)상에 다결정 실리콘막(204a)이 있다. 이 때문에, 제1 게이트 산화막(1a)이 이 희불소산 처리에 의해 에칭되는 것도 아니다.
그러나, 도 18∼도 23에 도시하는 공정에서는, 도 22 및 도 23에 도시하는 바와 같이 제2 다결정 실리콘막(204b)에 이방성 에칭이 실시된다. 이 이방성 에칭에서는, 제1 다결정 실리콘막(204a)의 측벽에 제2 다결정 실리콘막(204b)의잔사(204b1)가 사이드 웰 스페이서 상으로 잔존한다. 이 사이드 웰 스페이서상의 잔사(204b1)는 가늘기 때문에, 산화피막(6)의 제거를 위한 습식 에칭 처리 등으로 용이하게 벗기고, 다른 도전층 사이를 단락시키는 원인으로 되어, 수율을 저감시키는 원인으로 된다는 문제점도 있었다.
그러므로 본 발명의 목적은, 트랜지스터의 신뢰성을 향상시킴과 동시에, 이물질의 발생을 방지하여 수율을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 제1 국면에 따른 반도체 장치의 제조 방법은, 막 두께가 상이한 게이트 절연층을 갖는 반도체 장치의 제조 방법에 있어서, 이하의 공정을 구비하고 있다.
먼저, 반도체 기판의 주 표면상에 제1 게이트 절연막이 형성된다. 그리고, 제1 게이트 절연층상에 보호층을 형성한다. 그리고, 제1 게이트 절연층의 일부 표면이 노출하도록 보호층을 패터닝하고, 패터닝된 보호층의 측면이 하방으로 향할수록 측방으로 돌출되는 경사면으로 한다. 그리고, 보호층에서 노출한 부분의 제1 게이트 절연층이 제1 게이트 절연층과 막 두께가 상이한 제2 게이트 절연층으로 된다.
본 발명의 제1 국면에 따른 반도체 장치의 제조 방법에서는, 보호층의 측면을 하방으로 향할수록 측방으로 돌출되는 경사면으로 하기 때문에, 종래예와 같이 보호층의 측면을 수직으로 했을 경우보다도 측면에 잔사가 남기 어렵게 된다. 이 때문에, 이물질의 발생은 억제되어, 수율의 향상을 도모할 수 있다.
또한, 제1 게이트 절연막 상에는 보호층이 형성되기 때문에, 제1 게이트 절연층상에 직접 포토레지스트는 형성되지 않는다. 이 때문에, 제1 게이트 절연층에 포토레지스트 중의 불순물이 들어가는 것은 아니고, 그에 따른 트랜지스터의 신뢰성 저하는 생기지 않는다.
본 발명의 다른 국면에 따른 반도체 장치의 제조 방법은, 막 두께가 상이한 게이트 절연층을 갖는 반도체 장치의 제조 방법에 있어서 이하의 공정을 구비하고 있다.
먼저, 소자 분리 절연층을 사이에 두어 인접하는 제1 및 제2 영역을 갖는 반도체 기판의 제1 영역의 주 표면상에 제1 게이트 절연층이 형성된다. 그리고, 제1 게이트 절연층 위를 덮고, 또 단부가 소자 분리 절연층상에 위치하는 제1 게이트 전극용 도전층이 형성된다. 그리고, 반도체 기판의 제2 영역의 주 표면상에 제1 게이트 절연층과는 막 두께가 상이한 제2 게이트 절연층이 형성된다. 그리고, 제2 게이트 절연층 위를 덮고, 또 제1 게이트 전극용 도전층의 단부 상에 걸친 단부를 갖는 제2 게이트 전극용 도전층이 형성된다. 그리고, 제1 및 제2 게이트 전극용 도전층의 각 상면에 접하도록 실리사이드층이 형성된다.
본 발명의 다른 국면에 따른 반도체 장치의 제조 방법에서는, 소자 분리 절연층상에서 제1 및 제2 게이트 전극용 도전층의 단부끼리가 겹쳐 있기 때문에, 이 제1 및 제2 게이트 전극용 도전층상에 형성되는 실리사이드층이 직접, 소자 분리 절연층과 접하는 것은 아니다. 이 때문에, 실리사이드층이 소자 분리 절연층과 직접 접하는 부분에서 벗겨짐이 생기고, 이물질로 되는 것은 방지되기 때문에 수율을향상시킬 수 있다.
도 1은 본 발명의 제1 실시 형태에서의 반도체 장치의 제조 방법의 제1 공정을 나타내는 개략 단면도.
도 2는 본 발명의 제1 실시 형태에서의 반도체 장치의 제조 방법의 제2 공정도를 나타내는 개략 단면도.
도 3은 본 발명의 제1 실시 형태에서의 반도체 장치의 제조 방법의 제3 공정도를 나타내는 개략 단면도.
도 4는 본 발명의 제1 실시 형태에서의 반도체 장치의 제조 방법의 제4 공정을 나타내는 개략 단면도.
도 5는 본 발명의 제1 실시 형태에서의 반도체 장치의 제조 방법의 제5 공정을 나타내는 개략 단면도.
도 6은 본 발명의 제1 실시 형태에서의 반도체 장치의 제조 방법의 제6 공정을 나타내는 개략 단면도.
도 7은 본 발명의 제1 실시 형태에서의 반도체 장치의 제조 방법의 제7 공정을 나타내는 개략 단면도.
도 8은 본 발명의 제1 실시 형태에서의 반도체 장치의 제조 방법의 제8공정을 나타내는 개략 단면도.
도 9는 본 발명의 제1 실시 형태에서의 반도체 장치의 제조 방법의 제9공정을 나타내는 개략 단면도.
도 10은 게이트 전극층을 폴리사이드 구조로 하는 공정에서 생기는 문제를 설명하기 위한 도면.
도 11은 본 발명의 제3 실시 형태에서의 반도체 장치의 제조 방법의 제1 공정을 나타내는 개략 단면도.
도 12는 본 발명의 제3 실시 형태에서의 반도체 장치의 제조 방법의 제2 공정을 나타내는 개략 단면도.
도 13은 본 발명의 제3 실시 형태에서의 반도체 장치의 제조 방법의 제3 공정을 나타내는 개략 단면도.
도 14는 종래의 반도체 장치의 제조 방법의 제1 공정을 나타내는 개략 단면도.
도 15는 종래의 반도체 장치의 제조 방법의 제2 공정을 나타내는 개략 단면도.
도 16은 종래의 반도체 장치의 제조 방법의 제3 공정을 나타내는 개략 단면도.
도 17은 종래의 반도체 장치의 제조 방법의 제4 공정을 나타내는 개략 단면도.
도 18은 종래의 반도체 장치의 제조 방법의 제5 공정을 나타내는 개략 단면도.
도 19는 종래의 반도체 장치의 제조 방법의 제6 공정을 나타내는 개략 단면도.
도 20은 종래의 반도체 장치의 제조 방법의 제7 공정을 나타내는 개략 단면도.
도 21은 종래의 반도체 장치의 제조 방법의 제8 공정을 나타내는 개략 단면도.
도 22는 종래의 반도체 장치의 제조 방법의 제9 공정을 나타내는 개략 단면도.
도 23은 종래의 반도체 장치의 제조 방법의 제10 공정을 나타내는 개략 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1a : 제1 실리콘 산화막
1b : 제2 실리콘 산화막
2 : 필드 산화막
3 : 실리콘 기판
4a : 제1 다결정 실리콘막
4b, 4c : 제2 다결정 실리콘막
7 : 실리사이드층
이하, 본 발명의 실시 형태에 대해 도면을 기초로 설명한다.
제1 실시 형태
도 1∼도 9는 본 발명의 제1 실시 형태에서의 듀얼 게이트 옥사이드를 갖는 반도체 장치의 제조 방법을 공정순으로 나타내는 개략 단면도이다. 먼저, 도 1을 참조하여, 실리콘 기판(3)의 표면에, 예를 들어 LOCOS법에 의해 필드 산화막(소자 분리 절연층 ; 2)이 형성된다. 이 후, 열산화에 의해 실리콘 기판(3)의 표면에 제1 게이트 산화막(1a)이 형성된다.
도 2를 참조하여, 표면 전면에 불순물이 도핑된 제1 다결정 실리콘막(4a)이 제1 보호막으로서 형성된다. 이 제1 다결정 실리콘막(4a)은, 불순물이 도핑된 아몰퍼스 실리콘막이어도 된다.
도 3을 참조하여, 제1 다결정 실리콘막(4a)의 표면에 포토레지스트(5a)가 도포되고, 통상의 사진 제판 기술에 의해 패터닝된다. 이 레지스트 패턴(5a)을 마스크로 하여 제1 다결정 실리콘막(4a)에 에칭이 실시된다. 이 후, 레지스트 패턴(5a)이 제거된다.
도 4를 참조하여, 상기 에칭에 의해 제1 다결정 실리콘막(4a)이 패터닝된다. 이 패터닝된 제1 다결정 실리콘막(4a)의 측면은, 실리콘 기판(3)측(도면 중 하측)으로 향함에 따라 옆쪽으로 돌출하는 경사면, 소위 테이퍼 형상으로 된다. 그 경사면은 실리콘 기판(3)의 표면에 대해 70° 이상 80°이하의 경사각도 θ1로 제어된다.
또, 이 테이퍼 형상을 달성하기 위해서는, 하층의 실리콘 산화막(1a, 2)에 대해, 고선택성을 확보하고, 또 실리콘 잔사가 발생하지 않는 공정으로 설정할 필요가 있다. 예를 들어, 전자 사이클로트론 방식의 에칭 장치에서 사용하고 있다. Cl2/O2에 의한 에칭 공정에서는, O2농도를 15∼25% 정도로 높게 설정하고, RF 파워를 30w 전후로 낮게 설정함으로써 상기의 테이퍼 형상과 고선택성을 달성할 수 있다.
이후, 제1 다결정 실리콘막(4a)에서 노출한 제1 실리콘 산화막(1a)이 습식 에칭에 의해 제거되어, 그 부분의 실리콘 기판(3)의 표면이 노출한다.
도 5를 참조하여, 열산화에 의해 노출한 실리콘 기판(3)의 표면에 제2 게이트 산화막(1b)이 형성된다. 이와 동시에, 제1 다결정 실리콘막(4a)의 표면이 산화되어 실리콘 산화막으로 되는 산화피막(6)이 형성된다. 이 열산화는, 제2 게이트 산화막(1b)의 막 두께가 제1 게이트 산화막(1a)의 막 두께와 상이하도록 그 조건이 설정된다. 이로써, 듀얼 게이트 옥사이드가 형성된다.
도 6을 참조하여, 불순물이 도핑된 제2 다결정 실리콘막(4b)이 제2 보호막으로서 표면 전면에 형성된다. 이 제2 다결정 실리콘막(4b)상에 포토레지스트(5b)가 도포되고, 통상의 사진 제판 기술에 의해 패터닝된다. 여기서, 레지스트 패턴(5b)의 단부 5b1은 제1 다결정 실리콘막(4a)의 테이퍼를 이루는 측면 상에 관련하지 않도록, 조금 떨어진 위치에 오도록 해야 한다. 그 간격 L1은 필드 산화막(2)의 크기에도 따르지만, 후공정에 영향을 미치는 단차를 완화하기 위해서는 0.5㎛∼1.0㎛ 정도인 것이 바람직하다.
이 레지스트 패턴(5b)을 마스크로 하여 제2 다결정 실리콘막(4b)에 에칭이 실시되고, 그 후 레지스트 패턴(5b)이 제거된다.
도 7을 참조하여, 이 에칭에 의해 제2 다결정 실리콘막(4b)이 패터닝된다. 이 패터닝된 제2 다결정 실리콘막(4b)의 측면은, 실리콘 기판(3)의 위쪽으로 향함에 따라 옆쪽으로 돌출하는 경사면, 소위 역테이퍼 형상으로 된다. 그 경사면은 실리콘 기판(3)의 표면에 대해 100° 이상 110° 이하의 경사각도 θ2로 제어된다.
그 역테이퍼 형상을 달성하기 위해서는, 산화피막(6)에 대해 충분한 선택비를 갖는 공정으로 설정할 필요가 있다. 예를 들어, 전자 사이클로트론 방식의 에칭 장치에서 사용하고 있는, Cl2/O2에 의한 에칭 공정에서는, O2농도를 5% 이하로 낮게 설정하고, RF 파워를 20∼25w 정도로 낮게 설정함으로써, 상기의 역테이퍼 형상과 충분한 선택비 모두를 달성할 수 있다.
이와 같이 제2 다결정 실리콘막(4b)의 측면이 역테이퍼 형상으로 되도록 에칭함으로써, 종래예의 도 23에 도시하는 바와 같이 사이드 웰 스페이서상의 잔사 204b1을 제거하는 효과를 갖는다.
이 후, 제1 다결정 실리콘막(4a)의 표면을 덮고 있는 산화피막(6)이 제거된다.
도 8을 참조하여, 제1 및 제2 다결정 실리콘막(4a, 4b) 위에, 포토레지스트가 도포되고, 통상의 사진 제판 기술에 의해 패터닝된다. 이 레지스트 패턴(5c)을 마스크로 하여 제1 및 제2 다결정 실리콘막(4a, 4b) 양쪽에 이방성 에칭을 실시함으로써, 게이트 전극층이 형성된다. 이 후, 게이트 전극층, 필드 산화막(3) 등을 마스크로 하여 불순물을 주입함으로써, 게이트 전극층의 하측 영역을 사이에 두도록 실리콘 기판(3)의 표면에는 한 쌍의 소스/드레인 영역(8)이 형성되어, MOS 트랜지스터를 완성한다.
본 실시 형태의 제조 방법에서는, 도 4에 도시하는 바와 같이 제1 다결정 실리콘막(4a)의 측면은 테이퍼 형상으로 된다. 이 때문에, 도 6 및 도 7의 공정으로 제2 다결정 실리콘막(4b)을 패터닝해도 그 제2 다결정 실리콘막(4b)의 잔사가 제1 다결정 실리콘막(4a)의 측면에 남는 것은 방지된다. 따라서, 이 다결정 실리콘막(4b)의 잔사에 의해 상이한 도전층 사이가 단락되는 등의 부적합을 방지할 수 있어, 수율을 향상시키는 것이 가능하게 된다.
또한, 도 7에 도시하는 바와 같이 제2 다결정 실리콘막(4b)의 측면은 역 테이퍼 형상으로 하는 에칭 조건은, 제1 다결정 실리콘막(4a)의 측벽의 잔사를 제거하는 효과를 갖는다. 따라서, 제1 다결정 실리콘막(4a)의 측벽에 잔사에 남는 것은 보다 한층 방지되어, 수율을 더 향상시킬 수 있다.
또, 본 실시 형태에서는, 도 3이나 도 6에 도시하는 공정에 있어서, 포토레지스트(5a, 5b)는 제1 및 제2 게이트 산화막(1a, 1b)상에 직접 접하여 형성되는 것은 아니다. 따라서, 포토레지스트(5a, 5b) 중의 Na 등의 불순물이 제1 및 제2 게이트 산화막(1a, 1b) 중에 들어가는 것은 방지되어, 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 도 4에 도시하는 바와 같이 제1 다결정 실리콘막(4a)의 측면은 실리콘 기판(3)의 표면에 대해 70° 이상 80° 이하의 각도 θ1만 경사져 있다. 이것은, 경사 각도가 70° 미만에서는 이 테이퍼 형상을 에칭 공정만으로 형성하는 것이 곤란하고, 또한 80°를 넘으면, 제1 다결정 실리콘막(4a)의 측벽에 잔사를 발생하지 않게 하는 효과가 충분하게 얻어지지 않기 때문이다.
또한, 도 7에 도시하는 바와 같이 제2 다결정 실리콘막(4b)의 측면은 실리콘 기판(3)의 표면에 대해 100° 이상 110° 이하의 각도 θ2만 경사져 있다. 이것은, 경사각도 θ2가 100° 미만에서는, 다결정 실리콘막(4a)의 측벽의 잔사를 제거하는 효과가 충분하지 않고, 또한 110°를 넘으면 이 역테이퍼 형상을 에칭 공정만으로 형성하는 것이 곤란하게 되기 때문이다.
제2 실시 형태
제1 실시 형태의 공정에 있어서 제1 보호막(4a)은 불순물이 도핑된 다결정 실리콘막이고, 제2 보호막(4b)은 불순물이 도핑된 아몰퍼스 실리콘층인 것이 바람직하다. 이것은, 다결정 실리콘막은 에칭에 의해 테이퍼 형상으로 하는 것이 용이하고, 또 아몰퍼스 실리콘층은 에칭에 의해 역테이퍼 형상으로 하는 것이 용이하기 때문이다.
또, 이 이외에 대해서는 제1 실시 형태와 거의 같기 때문에 그 설명은 생략한다.
제3 실시 형태
상술한 제1 실시 형태에서는, 게이트 전극에 다결정 실리콘막 단층을 이용했을 경우의 공정에 대해 설명했다. 그러나, 게이트 전극층은, 다결정 실리콘막과, 예를 들어 WSix를 처음으로 하는 실리사이드층과의 적층막(폴리사이드 구조)이어도 된다.
게이트 전극층이 폴리사이드 구조일 경우, 도 7의 상태로부터 산화피막(6)이 제거된 후에 전면에 실리사이드층(7)이 형성되어, 도 10에 도시하는 상태로 된다. 그렇지만, 도 10을 참조하여 실리사이드층(7)은 필드 산화막(2)상에서는 매우 벗겨지기 쉽고, 벗겨진 부분(7a)은 이물질로 되기 때문에 디바이스의 수율에 악영향을 미치고 있었다.
그래서, 게이트 전극을 폴리사이드 구조로 했을 경우에도, 이물질의 발생을 막고, 수율의 향상을 도모할 수 있는 반도체 장치의 제조 방법을 제3 실시 형태로서 이하에 설명한다.
도 11∼도 13은 본 발명의 제3 실시 형태에서의 듀얼 게이트 옥사이드를 갖는 반도체 장치의 제조 방법을 공정순으로 나타내는 개략 단면도이다. 먼저, 본 실시 형태의 제조 방법은, 도 1∼도 5에 도시하는 제1 실시 형태와 마찬가지의 공정을 거친다. 이 후, 도 11을 참조하여, 불순물이 도프된 제2 다결정 실리콘막(4c)이 표면 전면에 형성된 후, 이 제2 다결정 실리콘막(4c)이 통상의 사진 제판 기술 및 에칭 기술에 의해 패터닝된다. 이 패터닝시, 제2 다결정 실리콘막(4c)의 단부는, 제1 다결정 실리콘막(4a)의 단부 상에 걸쳐지도록 패터닝된다.
제1 및 제2 다결정 실리콘막(4a, 4c)이 겹치는 길이 L2는 0.5㎛∼1.0㎛ 정도인 것이 바람직하다. 이와 같이 겹치는 부분의 길이 L2를 설정함으로써, 제1 및 제2 다결정 실리콘막(4a, 4c)으로부터의 필드 산화막(2)의 노출을 방지할 수 있다.
도 12를 참조하여, 제1 및 제2 다결정 실리콘막(4a, 4c)에 접하고, 또 그 위를 덮도록, 예를 들어 WSix나 TiSix 등의 실리사이드층(7)이 형성된다. 이 실리사이드층(7)상에 포토레지스트(5c)가 도포된 후, 통상의 사진 제판 기술에 의해 패터닝된다. 이 레지스트 패턴(5c)을 마스크로 하여 실리사이드층(7)과 제1 및 제2 다결정 실리콘막(4a, 4c)에 이방성 에칭이 실시된다. 이 후, 레지스트 패턴(5c)이 제거된다.
도 13을 참조하여, 상기 에칭에 의해 제1 다결정 실리콘막(4a) 및 실리사이드층(7)의 폴리사이드 구조로 이루어지는 게이트 전극층과, 제2 다결정 실리콘막(4c) 및 실리사이드층(7)의 폴리사이드 구조로 이루어지는 게이트 전극층이 형성된다. 이 게이트 전극층, 필드 산화막(2) 등을 마스크로 하여 불순물을 주입함으로써, 게이트 전극층의 하측 영역을 사이에 두도록 실리콘 기판(3)의 표면에는 한 쌍의 소스/드레인 영역(8)이 형성되어, MOS 트랜지스터를 완성한다.
본 실시 형태에서는, 도 11에 도시하는 바와 같이 제1 다결정 실리콘막(4a)의 단부 상에 제2 다결정 실리콘막(4c)의 단부가 걸쳐 있다. 이 때문에, 필드 산화막(2)의 표면은 제1 및 제2 다결정 실리콘막(4a, 4c)에 의해 완전히 덮인 상태로된다. 그러므로, 이 후에 도 12에 도시하는 바와 같이 실리사이드층(7)이 표면 전면에 형성되어도, 이 실리사이드층(7)이 필드 산화막(2)과 직접 접하는 것은 방지된다. 따라서, 실리사이드층(7)이 필드 산화막(2)과 직접 접하는 부분에 있어서 이물질의 발생을 방지할 수 있기 때문에 수율의 향상을 도모할 수 있다.
또한, 본 실시 형태에 있어서도, 포토레지스트가 게이트 산화막(1a, 1b)상에 직접 형성되는 것은 아니기 때문에, 트랜지스터의 신뢰성 향상을 도모할 수 있다.
또, 제1 실시 형태∼제3 실시 형태에서는, 제1 게이트 산화막(1a)이 제2 게이트 산화막(1b)보다 두꺼울 경우에 대해서 설명했지만, 제2 게이트 산화막(1b)이 제1 게이트 산화막(1a)보다 두꺼워도 된다. 다만, 제1 게이트 산화막(1a)은 도 3, 도 4에 도시하는 바와 같이 제1 다결정 실리콘막(4a)을 에칭할 때의 하지(下地) 선택성을 고려하면 제2 게이트 산화막(1b)보다 막 두께가 두꺼운 것이 바람직하다.
또한, 제1 실시 형태∼제3 실시 형태에서는, 게이트 절연층으로서 실리콘 산화막을 이용했을 경우에 대해 설명했지만, 게이트 절연층의 재질은 이것에 한정되는 것은 아니고, 절연성을 갖는 것이라면 어떤 것이라도 이용할 수 있다.
이번에 개시된 실시 형태는 모든 점에서 예시에 있어서 한정적인 것은 아니라고 생각해야 한다. 본 발명의 범위는 상기한 설명뿐만 아니라 특허 청구의 범위에 의해 나타내고, 특허 청구의 범위와 균등한 의미 및 범위 내에서 모든 변경이 포함되는 것이 의도된다.
본 발명의 제1 국면에 따른 반도체 장치의 제조 방법에서는, 보호층의 측면을 하방으로 향할수록 측방으로 돌출되는 경사면으로 하기 때문에, 종래예와 같이 보호층의 측면을 수직으로 했을 경우보다도 측면에 잔사가 남기 어렵게 된다. 이 때문에, 이물질의 발생은 억제되어, 수율의 향상을 도모할 수 있다.
또한, 제1 게이트 절연층상에는 보호층이 형성되기 때문에, 제1 게이트 절연층상에 직접 포토레지스트는 형성되지 않는다. 이 때문에, 제1 게이트 절연층에 포토레지스트 중의 불순물이 들어가는 것은 아니기 때문에, 그에 따른 트랜지스터의 신뢰성 저하는 생기지 않는다.
본 발명의 다른 국면에 따른 반도체 장치의 제조 방법에서는, 소자 분리 절연층상에서, 제1 및 제2 게이트 전극용 도전층의 단부끼리가 겹쳐져 있기 때문에, 이 제1 및 제2 게이트 전극용 도전층상에 형성되는 실리사이드층이 직접, 소자 분리 절연층과 접하는 것은 아니다. 이 때문에, 실리사이드층이 소자 분리 절연층과 직접 접하는 부분에 있어서 벗겨짐이 생기고, 이물질로 되는 것이 방지되기 때문에 수율을 향상시킬 수 있다.

Claims (2)

  1. 막 두께가 상이한 게이트 절연층을 갖는 반도체 장치의 제조 방법에 있어서,
    반도체 기판의 주 표면상에 제1 게이트 절연층을 형성하는 공정;
    상기 제1 게이트 절연층상에 보호층을 형성하는 공정;
    상기 제1 게이트 절연층의 일부 표면이 노출되도록 상기 보호층을 패터닝하고, 패터닝된 상기 보호층의 측면을 하방으로 향할수록 측방으로 돌출되는 경사면으로 하는 공정; 및
    상기 보호층으로부터 노출된 부분의 상기 제1 게이트 절연층을 상기 제1 게이트 절연층과 막 두께가 상이한 제2 게이트 절연층으로 하도록, 상기 보호층으로부터 일부 표면이 노출된 상기 제1 게이트 절연층을 제거하여 상기 반도체 기판의 주 표면을 노출시킨 후, 열산화에 의하여 노출된 상기 반도체 기판의 주 표면에 상기 제2 게이트 절연층을 형성하는 공정
    을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 막 두께가 상이한 게이트 절연층을 갖는 반도체 장치의 제조 방법에 있어서,
    소자 분리 절연층을 사이에 두고 인접하는 제1 및 제2 영역을 갖는 반도체 기판의 상기 제1 영역의 주 표면상에 제1 게이트 절연층을 형성하는 공정;
    상기 제1 게이트 절연층 위를 덮고, 또 단부가 상기 소자 분리 절연층상에 위치하는 제1 게이트 전극용 도전층을 형성하는 공정;
    상기 반도체 기판의 상기 제2 영역의 주 표면상에 상기 제1 게이트 절연층과는 막 두께가 상이한 제2 게이트 절연층을 형성하는 공정;
    상기 제2 게이트 절연층 위를 덮고, 또 상기 제1 게이트 전극용 도전층의 상기 단부 상에 걸친 단부를 갖는 제2 게이트 전극용 도전층을 형성하는 공정; 및
    상기 제1 및 제2 게이트 전극용 도전층의 각 상면에 접하도록 실리사이드층을 형성하는 공정
    을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000332125A (ja) * 1999-05-18 2000-11-30 Nec Corp 半導体装置及びその製造方法
KR100339420B1 (ko) * 1999-11-03 2002-05-31 박종섭 반도체 메모리 소자의 제조 방법
US6583011B1 (en) * 2000-01-11 2003-06-24 Chartered Semiconductor Manufacturing Ltd. Method for forming damascene dual gate for improved oxide uniformity and control
TW466606B (en) * 2000-04-20 2001-12-01 United Microelectronics Corp Manufacturing method for dual metal gate electrode
KR100367740B1 (ko) * 2000-08-16 2003-01-10 주식회사 하이닉스반도체 반도체 소자의 게이트 산화막 제조방법
KR20020015875A (ko) * 2000-08-23 2002-03-02 박종섭 반도체장치의 제조방법
JP2003069024A (ja) * 2001-08-22 2003-03-07 Oki Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
US7160771B2 (en) * 2003-11-28 2007-01-09 International Business Machines Corporation Forming gate oxides having multiple thicknesses

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6130036A (ja) * 1984-07-23 1986-02-12 Fujitsu Ltd マイクロ波プラズマ処理装置
US4734157A (en) * 1985-08-27 1988-03-29 International Business Machines Corporation Selective and anisotropic dry etching
KR900007687B1 (ko) * 1986-10-17 1990-10-18 가부시기가이샤 히다찌세이사꾸쇼 플라즈마처리방법 및 장치
JPS63205944A (ja) * 1987-02-23 1988-08-25 Matsushita Electronics Corp Ｍｏｓ集積回路の製造方法
JPH0336723A (ja) * 1989-07-04 1991-02-18 Fujitsu Ltd 半導体装置の製造方法及び電子サイクロトロン共鳴エッチング装置
JP2973464B2 (ja) * 1990-04-27 1999-11-08 日本電気株式会社 半導体集積回路装置の製造方法
JPH06342891A (ja) * 1990-09-20 1994-12-13 Samsung Electron Co Ltd 揮発性半導体記憶装置及びその製造方法
JP3189284B2 (ja) * 1991-02-14 2001-07-16 ソニー株式会社 半導体装置の製造方法
JP3179872B2 (ja) * 1991-12-19 2001-06-25 東京エレクトロン株式会社 エッチング方法
JP2574094B2 (ja) * 1992-02-27 1997-01-22 株式会社日本製鋼所 エッチング方法
JPH0621374A (ja) * 1992-07-02 1994-01-28 Nec Corp 相補型半導体装置
KR0136935B1 (ko) * 1994-04-21 1998-04-24 문정환 메모리 소자의 제조방법
JPH0878533A (ja) * 1994-08-31 1996-03-22 Nec Corp 半導体装置及びその製造方法
JPH08204028A (ja) * 1995-01-30 1996-08-09 Ricoh Co Ltd ポリサイドゲート電極を有する半導体装置とその製造方法
JPH0992729A (ja) * 1995-09-22 1997-04-04 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
US5972722A (en) * 1998-04-14 1999-10-26 Texas Instruments Incorporated Adhesion promoting sacrificial etch stop layer in advanced capacitor structures

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KR19990087022A (ko) 1999-12-15
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DE19854911A1 (de) 1999-11-25

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