JP2578651B2 - Σ△変調形ａ／ｄ変換器用ｄ／ａ変換器 - Google Patents
Σ△変調形ａ／ｄ変換器用ｄ／ａ変換器Info
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- JP2578651B2 JP2578651B2 JP24790188A JP24790188A JP2578651B2 JP 2578651 B2 JP2578651 B2 JP 2578651B2 JP 24790188 A JP24790188 A JP 24790188A JP 24790188 A JP24790188 A JP 24790188A JP 2578651 B2 JP2578651 B2 JP 2578651B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はΣΔ変調形A/D変換器に用いるD/A変換器に関
し、更に詳しくは変換精度を向上させることができるΣ
Δ変調形A/D変換器用D/A変換器に関する。
し、更に詳しくは変換精度を向上させることができるΣ
Δ変調形A/D変換器用D/A変換器に関する。
［従来の技術］ アナログ信号をディジタル信号に変えるのに、A/D変
換器が用いられるが、近年ΣΔ変調形A/D変換器が注目
をあびている。第３図はこのΣΔ変調形A/D変換器の原
理構成図である。アナログ入力Ainは演算器１を経て積
分器２に入り、アナログ積分される。この積分器２の出
力は１ビットA/D変換器３によりディジタルデータに変
換される。このA/D変換器３の出力の一部は１ビットD/A
変換器４によりアナログ信号に戻された後、演算器１の
負入力に入る。そして、この帰還により積分器２は入力
Ainと帰還信号との差分を積分することになる。
換器が用いられるが、近年ΣΔ変調形A/D変換器が注目
をあびている。第３図はこのΣΔ変調形A/D変換器の原
理構成図である。アナログ入力Ainは演算器１を経て積
分器２に入り、アナログ積分される。この積分器２の出
力は１ビットA/D変換器３によりディジタルデータに変
換される。このA/D変換器３の出力の一部は１ビットD/A
変換器４によりアナログ信号に戻された後、演算器１の
負入力に入る。そして、この帰還により積分器２は入力
Ainと帰還信号との差分を積分することになる。
以上説明した演算器1,積分器2,1ビットA/D変換器３及
び１ビットD/A変換器４とで構成された回路はΣΔ変調
回路（ΣΔモジュレータ）と呼ばれる。
び１ビットD/A変換器４とで構成された回路はΣΔ変調
回路（ΣΔモジュレータ）と呼ばれる。
一方、１ビットA/D変換器３の出力には高周波数域に
かたよったノイズが重畳されている。そこで、続くディ
ジタルフィルタ５によりこのノイズ除去を行った後、デ
ータはレジスタ６にはいる。このレジスタ６にはf/N
（ｆは動作クロック周波数,Nはデシメーションファク
タ）のクロックにより分周され、出力される。このレジ
スタ６（デシメータと呼ばれる）の出力が図に示すA/D
変換器の出力になる。つまり、時系列データ列（アナロ
グ入力）…Di,Di+1,…と係数列…ai,ai+1,…との積…ai
Di,ai+1Di+1,…の和を求めると、フィルタリングされた
ことになりノイズ除去が行え、この和をデシメーション
ファクタＮで分周することにより、所望のA/D変換デー
タが得られることになる。
かたよったノイズが重畳されている。そこで、続くディ
ジタルフィルタ５によりこのノイズ除去を行った後、デ
ータはレジスタ６にはいる。このレジスタ６にはf/N
（ｆは動作クロック周波数,Nはデシメーションファク
タ）のクロックにより分周され、出力される。このレジ
スタ６（デシメータと呼ばれる）の出力が図に示すA/D
変換器の出力になる。つまり、時系列データ列（アナロ
グ入力）…Di,Di+1,…と係数列…ai,ai+1,…との積…ai
Di,ai+1Di+1,…の和を求めると、フィルタリングされた
ことになりノイズ除去が行え、この和をデシメーション
ファクタＮで分周することにより、所望のA/D変換デー
タが得られることになる。
このようなΣΔ変調形A/D変換器は、アナログ入力Ain
の周波数に比較して十分に高い周波数を動作クロックと
して用いることにより、従来のA/D変換器には必要であ
ったサンプルホールド回路が不要になる他、D/A変換器
が１ビットですむ等の特長をもっている。
の周波数に比較して十分に高い周波数を動作クロックと
して用いることにより、従来のA/D変換器には必要であ
ったサンプルホールド回路が不要になる他、D/A変換器
が１ビットですむ等の特長をもっている。
ここで、積分器２のゲインをＨとすると、第３図に示
す回路の伝達関数Dout/Ainは次式で表される。
す回路の伝達関数Dout/Ainは次式で表される。
Dout/Ain＝H/（１＋Ｈ） 上式より、この種のA/D変換器は、積分器２のゲイン
を十分大きくとることにより、アナログ入力はそのまま
出力されるのに比較し、ノイズを極めて圧縮することが
できることが分かる。
を十分大きくとることにより、アナログ入力はそのまま
出力されるのに比較し、ノイズを極めて圧縮することが
できることが分かる。
第４図はディジタルフィルタ部の構成例を示す図であ
る。第３図と同一のものは、同一の符号を付して示す。
ここで、ΣΔ変調部（第３図の構成要素１〜４まで）に
ついては、ΣΔモジュレータ10として簡略化して示す。
る。第３図と同一のものは、同一の符号を付して示す。
ここで、ΣΔ変調部（第３図の構成要素１〜４まで）に
ついては、ΣΔモジュレータ10として簡略化して示す。
ディジタルフィルタ５は、図に示すように、周波数ｆ
の動作クロック（以下単に動作クロックCKという）を受
けるアドレスカウンタ5a,該アドレスカウンタ5aの出力
をアドレス信号として受ける係数ROM5b,該係数ROM5bの
出力（複数ビット）とΣΔモジュレータ10出力（１ビッ
ト）を受け、係数データの各ビット毎にΣΔモジュレー
タ10の出力との排他的論理和をとる排他的論理回路5c,
該排他的論理和回路5cの出力を受けるアダー（加算器）
5d及び該加算器5dの出力を受けるレジスタ5eより構成さ
れている。レジスタ5eは動作クロックCKにより駆動さ
れ、その出力の一部は加算器5dにフィードバックされて
いる。そして、その出力はレジスタ６に入っている。
の動作クロック（以下単に動作クロックCKという）を受
けるアドレスカウンタ5a,該アドレスカウンタ5aの出力
をアドレス信号として受ける係数ROM5b,該係数ROM5bの
出力（複数ビット）とΣΔモジュレータ10出力（１ビッ
ト）を受け、係数データの各ビット毎にΣΔモジュレー
タ10の出力との排他的論理和をとる排他的論理回路5c,
該排他的論理和回路5cの出力を受けるアダー（加算器）
5d及び該加算器5dの出力を受けるレジスタ5eより構成さ
れている。レジスタ5eは動作クロックCKにより駆動さ
れ、その出力の一部は加算器5dにフィードバックされて
いる。そして、その出力はレジスタ６に入っている。
このように構成されたディジタルフィルタの動作は、
概略以下のとおりである。つまり、ΣΔモジュレータ10
の出力と係数ROM5bとの論理和を加算器5dに入れ、動作
クロックCKにより順次レジスタ5eに保持されていた前の
データと加算する。この動作を必要回数だけ繰返し、繰
り返した結果（データの累算値）をデシメータ６により
デシメーションすることにより、所望の係数データが得
られるようになっている。
概略以下のとおりである。つまり、ΣΔモジュレータ10
の出力と係数ROM5bとの論理和を加算器5dに入れ、動作
クロックCKにより順次レジスタ5eに保持されていた前の
データと加算する。この動作を必要回数だけ繰返し、繰
り返した結果（データの累算値）をデシメータ６により
デシメーションすることにより、所望の係数データが得
られるようになっている。
［発明が解決しようとする課題］ ΣΔ変調形A/D変換器は、従来の積分形のA/D変換器等
に比較して高速動作が可能等のメリットがあるが、その
反面以下に示すような不具合も有している。第３図につ
いて説明したように、ΣΔ変調形A/D変換器ではA/D変換
器３及びD/A変換器４は１ビットの簡単な構成のもので
ある。このなかで、特にD/A変換器４がΣΔ変調形A/D変
換器の精度に大きな影響を与える。このD/A変換器にお
いては、その振幅はそれ程問題とならないが、出力波形
の時間軸方向については極めて高精度である必要があ
る。特に、そのスイッチング波形の品質（立ち上がりと
立ち下がりの遅れ時間の差，立ち上がりと立ち下がりの
スロープの差等）がA/D変換の精度に大きな影響を与え
る。
に比較して高速動作が可能等のメリットがあるが、その
反面以下に示すような不具合も有している。第３図につ
いて説明したように、ΣΔ変調形A/D変換器ではA/D変換
器３及びD/A変換器４は１ビットの簡単な構成のもので
ある。このなかで、特にD/A変換器４がΣΔ変調形A/D変
換器の精度に大きな影響を与える。このD/A変換器にお
いては、その振幅はそれ程問題とならないが、出力波形
の時間軸方向については極めて高精度である必要があ
る。特に、そのスイッチング波形の品質（立ち上がりと
立ち下がりの遅れ時間の差，立ち上がりと立ち下がりの
スロープの差等）がA/D変換の精度に大きな影響を与え
る。
本発明はこのような課題に鑑みてなされたものであっ
て、その目的は高精度のΣΔ変調形A/D変換を行うこと
ができるΣΔ変調形A/D変換器用D/A変換器を実現するこ
とにある。
て、その目的は高精度のΣΔ変調形A/D変換を行うこと
ができるΣΔ変調形A/D変換器用D/A変換器を実現するこ
とにある。
［課題を解決するための手段］ 前記した課題を解決する本発明は、アナログ入力をΣ
Δ変調回路によりΣΔ変調し、その変調信号をデシメー
ションフィルタを通して出力を得るようにしたΣΔ変調
形A/D変換器に用いるD/A変換器であって、D/A変換器の
変換結果が“1"である期間内に前記D/A変換器の出力に
必ず立ち上がりと立ち下がりが含まれるようにタイミン
グコントローラにより、前記D/A変換器をリセットする
ように構成したことを特徴としている。
Δ変調回路によりΣΔ変調し、その変調信号をデシメー
ションフィルタを通して出力を得るようにしたΣΔ変調
形A/D変換器に用いるD/A変換器であって、D/A変換器の
変換結果が“1"である期間内に前記D/A変換器の出力に
必ず立ち上がりと立ち下がりが含まれるようにタイミン
グコントローラにより、前記D/A変換器をリセットする
ように構成したことを特徴としている。
［作用］ D/A変換器の変換結果が“1"である期間内に、D/A変換
器の出力に必ず立ち上がりと立ち下がりが含まれるよう
する。これにより、立ち上がりと立ち下がりの不揃いに
よる変換誤差が原理的に発生しないようにする。
器の出力に必ず立ち上がりと立ち下がりが含まれるよう
する。これにより、立ち上がりと立ち下がりの不揃いに
よる変換誤差が原理的に発生しないようにする。
［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図は本発明の一実施例を示す構成ブロック図であ
る。図において、11はアナログ入力Ain,オフセット電圧
Voff及びD/A変換器からのフィードバック信号を受ける
第１積分器、12は該第１積分器11の出力を受ける第２積
分器である。第１積分器11は、入力抵抗R1を介してアナ
ログ入力Ainを、入力抵抗R5を介してオフセット電圧Vof
fを、入力抵抗R4を介してD/A変換器からのフィードバッ
ク信号をそれぞれ入力している。U1はオペアンプ、C1は
オペアンプU1の入出力間に接続された積分コンデンサ、
R2は該コンデンサと直列に接続された帰還抵抗である。
第２積分器12は、入力抵抗R3,オペアンプU2及び積分コ
ンデンサC2より構成されている。
る。図において、11はアナログ入力Ain,オフセット電圧
Voff及びD/A変換器からのフィードバック信号を受ける
第１積分器、12は該第１積分器11の出力を受ける第２積
分器である。第１積分器11は、入力抵抗R1を介してアナ
ログ入力Ainを、入力抵抗R5を介してオフセット電圧Vof
fを、入力抵抗R4を介してD/A変換器からのフィードバッ
ク信号をそれぞれ入力している。U1はオペアンプ、C1は
オペアンプU1の入出力間に接続された積分コンデンサ、
R2は該コンデンサと直列に接続された帰還抵抗である。
第２積分器12は、入力抵抗R3,オペアンプU2及び積分コ
ンデンサC2より構成されている。
13は第２積分器12の出力を基準値（ここでは0V）と比
較するコンパレータである。このコンパレータ13はアナ
ログ信号を“1"と“0"の２値データに変換するA/D変換
器の役目をする。14は前記コンパレータ13の出力をその
Ｄ入力に動作クロックφ０をクロック入力に受けるＤタ
イプのフリップフロップである。該フリップフロップ14
のＱ出力はこの回路のディジタル出力Dout′として出力
される。このフリップフロップ14はコンパレータ13（A/
D変換器）の出力を受けて、入力ディジタル信号をアナ
ログ信号に変えるD/A変換器の役目をする。
較するコンパレータである。このコンパレータ13はアナ
ログ信号を“1"と“0"の２値データに変換するA/D変換
器の役目をする。14は前記コンパレータ13の出力をその
Ｄ入力に動作クロックφ０をクロック入力に受けるＤタ
イプのフリップフロップである。該フリップフロップ14
のＱ出力はこの回路のディジタル出力Dout′として出力
される。このフリップフロップ14はコンパレータ13（A/
D変換器）の出力を受けて、入力ディジタル信号をアナ
ログ信号に変えるD/A変換器の役目をする。
15はフリップフロップ14に与えるクリア（リセット）
信号を発生するタイミングコントローラである。該タイ
ミングコントローラ15は、２相の動作クロックφ0,φ１
を受けるＤタイプのフリップフロップ15a,動作クロック
φ０を反転するインバータ15b及びフリップフロップ15a
のＱ出力Ｄφ0,インバータ15bの出力を受けるナンドゲ
ート15cより構成されている。タイミングコントローラ1
5に入るクロックの内、φ０はＤ入力に、φ１はクロッ
ク入力にそれぞれ入っている。なお、φ０は前記フリッ
プフロップ14の動作クロックとしても機能している。こ
のように構成された回路の動作を第２図に示すタイミン
グチャートを参照しながら説明すれば、以下のとおりで
ある。
信号を発生するタイミングコントローラである。該タイ
ミングコントローラ15は、２相の動作クロックφ0,φ１
を受けるＤタイプのフリップフロップ15a,動作クロック
φ０を反転するインバータ15b及びフリップフロップ15a
のＱ出力Ｄφ0,インバータ15bの出力を受けるナンドゲ
ート15cより構成されている。タイミングコントローラ1
5に入るクロックの内、φ０はＤ入力に、φ１はクロッ
ク入力にそれぞれ入っている。なお、φ０は前記フリッ
プフロップ14の動作クロックとしても機能している。こ
のように構成された回路の動作を第２図に示すタイミン
グチャートを参照しながら説明すれば、以下のとおりで
ある。
タイミングコントローラ15に入力される動作クロック
φ0,φ１はそれぞれ第２図（イ），（ロ）に示すような
ものであるとする。フリップフロップ15aは、φ０をφ
１の立ち上がりでラッチする形になるので、フリップフ
ロップ15aのＱ出力Ｄφ０は第２図（ハ）に示すような
ものとなる。この出力Ｄφ０はナンドゲート15cの一方
の入力に入る。一方、動作クロックφ１はインバータ15
bにより反転された後、ナンドゲート15cの他方の入力に
入る。この結果、該ナンドゲート15cの出力は第３図
（ニ）に示すようなものとなる。
φ0,φ１はそれぞれ第２図（イ），（ロ）に示すような
ものであるとする。フリップフロップ15aは、φ０をφ
１の立ち上がりでラッチする形になるので、フリップフ
ロップ15aのＱ出力Ｄφ０は第２図（ハ）に示すような
ものとなる。この出力Ｄφ０はナンドゲート15cの一方
の入力に入る。一方、動作クロックφ１はインバータ15
bにより反転された後、ナンドゲート15cの他方の入力に
入る。この結果、該ナンドゲート15cの出力は第３図
（ニ）に示すようなものとなる。
この信号をフリップフロップ14のクリア信号▲
▼として用いる。従って、フリップフロップ（D/A変換
器）14の変換結果が“1"である場合には、クリア信号▲
▼がフリップフロップ14のクリア入力に入る度に
リセットされ、フリップフロップ14のＱ出力は第２図
（ホ）に示すようにクリア信号▲▼が“0"の時に
リセットされて“0"になり、クリア信号▲▼が
“1"に戻り次の変換期間の始まりのタイミングで再び元
の“1"に戻る。この結果、D/A変換の期間内に必ず信号
の立ち上がりと立ち下がりが含まれることになり、第１
積分器11に入力される信号のデューティ比率が常に一定
となるので、高精度のA/D変換が可能となる。なお、本
発明で用いたようなD/A変換器のリセット（クリア）を
行わないものとすると、D/A変換器の出力は第３図
（ヘ）に示すように期間T1では完全な形状であるのに対
し、次の期間T2では誤差込みとなり、エッジの誤差がラ
ンダムに発生してノイズになる結果、A/D変換精度が落
ちてしまうことになる。本発明では、このようなエッジ
の誤差がランダムに発生することはない。常に正確なA/
D変換を行うことができる。
▼として用いる。従って、フリップフロップ（D/A変換
器）14の変換結果が“1"である場合には、クリア信号▲
▼がフリップフロップ14のクリア入力に入る度に
リセットされ、フリップフロップ14のＱ出力は第２図
（ホ）に示すようにクリア信号▲▼が“0"の時に
リセットされて“0"になり、クリア信号▲▼が
“1"に戻り次の変換期間の始まりのタイミングで再び元
の“1"に戻る。この結果、D/A変換の期間内に必ず信号
の立ち上がりと立ち下がりが含まれることになり、第１
積分器11に入力される信号のデューティ比率が常に一定
となるので、高精度のA/D変換が可能となる。なお、本
発明で用いたようなD/A変換器のリセット（クリア）を
行わないものとすると、D/A変換器の出力は第３図
（ヘ）に示すように期間T1では完全な形状であるのに対
し、次の期間T2では誤差込みとなり、エッジの誤差がラ
ンダムに発生してノイズになる結果、A/D変換精度が落
ちてしまうことになる。本発明では、このようなエッジ
の誤差がランダムに発生することはない。常に正確なA/
D変換を行うことができる。
上述の説明では、クリア信号を発生するために２相の
動作クロックφ0,φ１において倍速のクロックを用いた
が、モノマルチで作るか又はディレイラインを用いて作
るようにしてもよい。
動作クロックφ0,φ１において倍速のクロックを用いた
が、モノマルチで作るか又はディレイラインを用いて作
るようにしてもよい。
［発明の効果］ 以上、詳細に説明したように、本発明によればD/A変
換器の変換結果が“1"である場合にD/A変換器の出力を
リセットするようにしてD/A変換期間内に必ず立ち上が
りと立ち下がりが含まれるようすることにより、立ち上
がりと立ち下がりによる不揃いによる誤差を除去するこ
とができ、高精度のΣΔ変調形A/D変換器を実現するこ
とができる。
換器の変換結果が“1"である場合にD/A変換器の出力を
リセットするようにしてD/A変換期間内に必ず立ち上が
りと立ち下がりが含まれるようすることにより、立ち上
がりと立ち下がりによる不揃いによる誤差を除去するこ
とができ、高精度のΣΔ変調形A/D変換器を実現するこ
とができる。
第１図は本発明の一実施例を示す構成ブロック図、第２
図は各部の動作を示すタイミングチャート、第３図はΣ
Δ変調形A/D変換器の原理構成図、第４図はディジタル
フィルタの構成例を示す図である。 11……第１積分器、12……第２積分器 13……コンパレータ、14……フリップフロップ 15……タイミングコントローラ 15a……フリップフロップ 15b……インバータ、15c……ナンドゲート
図は各部の動作を示すタイミングチャート、第３図はΣ
Δ変調形A/D変換器の原理構成図、第４図はディジタル
フィルタの構成例を示す図である。 11……第１積分器、12……第２積分器 13……コンパレータ、14……フリップフロップ 15……タイミングコントローラ 15a……フリップフロップ 15b……インバータ、15c……ナンドゲート
Claims (1)
- 【請求項１】アナログ入力をΣΔ変調回路によりΣΔ変
調し、その変調信号をデシメーションフィルタを通して
出力を得るようにしたΣΔ変調形A/D変換器に用いるD/A
変換器であって、 D/A変換器の変換結果が“1"である期間内に前記D/A変換
器の出力に必ず立ち上がりと立ち下がりが含まれるよう
にタイミングコントローラにより、前記D/A変換器をリ
セットするように構成した ことを特徴とするΣΔ変調形A/D変換器用D/A変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24790188A JP2578651B2 (ja) | 1988-09-30 | 1988-09-30 | Σ△変調形ａ／ｄ変換器用ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24790188A JP2578651B2 (ja) | 1988-09-30 | 1988-09-30 | Σ△変調形ａ／ｄ変換器用ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0295021A JPH0295021A (ja) | 1990-04-05 |
| JP2578651B2 true JP2578651B2 (ja) | 1997-02-05 |
Family
ID=17170248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24790188A Expired - Lifetime JP2578651B2 (ja) | 1988-09-30 | 1988-09-30 | Σ△変調形ａ／ｄ変換器用ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578651B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5410310A (en) * | 1994-04-04 | 1995-04-25 | Elsag International N.V. | Method and apparatus for extending the resolution of a sigma-delta type analog to digital converter |
-
1988
- 1988-09-30 JP JP24790188A patent/JP2578651B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0295021A (ja) | 1990-04-05 |
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