JPH0225116A - シグマーデルタ変調回路 - Google Patents
シグマーデルタ変調回路Info
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- JPH0225116A JPH0225116A JP17370988A JP17370988A JPH0225116A JP H0225116 A JPH0225116 A JP H0225116A JP 17370988 A JP17370988 A JP 17370988A JP 17370988 A JP17370988 A JP 17370988A JP H0225116 A JPH0225116 A JP H0225116A
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- 238000004364 calculation method Methods 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract 1
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000001228 spectrum Methods 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 3
- 238000013139 quantization Methods 0.000 description 3
- 238000005094 computer simulation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、デジタル−アナログ変換回路等に用いられ
る積分型のシグマ−デルタ変調回路の改良に関する。
る積分型のシグマ−デルタ変調回路の改良に関する。
(従来の技術)
周知のように、デジタルデータをアナログデータに変換
する一手段として、積分型シグマ−デルタ変調方式を用
いたデジタル−アナログ変換回路が知られている。この
デジタル−アナログ変換回路は、入力デジタルデータを
積分型シグマ−デルタ変調により1ビツトのデジタルデ
ータにシグマ−デルタ変調し、該デジタルデータをアナ
ログLPF (低域通過フィルタ)でアナログデータに
変換するものである。
する一手段として、積分型シグマ−デルタ変調方式を用
いたデジタル−アナログ変換回路が知られている。この
デジタル−アナログ変換回路は、入力デジタルデータを
積分型シグマ−デルタ変調により1ビツトのデジタルデ
ータにシグマ−デルタ変調し、該デジタルデータをアナ
ログLPF (低域通過フィルタ)でアナログデータに
変換するものである。
第3図は、このようなデジタル−アナログ変換回路に用
いられる、従来の2次の積分型シグマ−デルタ変調回路
を示している。入力端子11に供給される人力゛信号X
は、fs/2(fsは音声信号帯域(20kHz)の約
2倍の周波数)で帯域制限されたデジタルデータである
。
いられる、従来の2次の積分型シグマ−デルタ変調回路
を示している。入力端子11に供給される人力゛信号X
は、fs/2(fsは音声信号帯域(20kHz)の約
2倍の周波数)で帯域制限されたデジタルデータである
。
この入力信号Xは、加算器12によりディザ−発生回路
13から発生されるディザ−が加えられた後、減算器1
4を介して、加算器15及び遅延動作を行なうDタイプ
フリップフロップ回路(以下D−FF回路という)16
よりなる積分回路17で積分される。
13から発生されるディザ−が加えられた後、減算器1
4を介して、加算器15及び遅延動作を行なうDタイプ
フリップフロップ回路(以下D−FF回路という)16
よりなる積分回路17で積分される。
この積分出力Yaは、減算器18を介した後、加算器1
9及び遅延動作を行なうD−FF回路20よりなる積分
回路21で積分される。
9及び遅延動作を行なうD−FF回路20よりなる積分
回路21で積分される。
積分回路21の積分出力Ybは、コンパレータ22で量
子化ノイズ成分Eが付加されて粗量子化され、出力端子
23にシグマ−デルタ変調出力Yが得られる。このシグ
マ−デルタ変調出力Yは、特に1ビツト出力の場合パル
ス密度変調波となり、図示しないLPF (低域通過フ
ィルタ)によって必要帯域成分のみを取り出せば、アナ
ログ信号が得られデジタル−アナログ変換が行なわれる
。
子化ノイズ成分Eが付加されて粗量子化され、出力端子
23にシグマ−デルタ変調出力Yが得られる。このシグ
マ−デルタ変調出力Yは、特に1ビツト出力の場合パル
ス密度変調波となり、図示しないLPF (低域通過フ
ィルタ)によって必要帯域成分のみを取り出せば、アナ
ログ信号が得られデジタル−アナログ変換が行なわれる
。
なお、シグマ−デルタ変調出力Yは、減算器14゜18
にそれぞれ帰還されて、積分回路17.21への入力か
ら減算される。また、ディザ−発生回路13及びコンパ
レータ22は、所定の演算クロックCKに同期して動作
される。
にそれぞれ帰還されて、積分回路17.21への入力か
ら減算される。また、ディザ−発生回路13及びコンパ
レータ22は、所定の演算クロックCKに同期して動作
される。
シグマ−デルタ変調回路は、基本的にはフィードバック
系であるので、入力信号と出力信号とが等しくなるよう
に動作する。伝達関数は、D −FF回路16.20の
遅延量をそれぞれZ−1とすると、Y−X+ (1−Z
−1)2E ・・・(1)となり、2次のノイズ
シェービング特性と呼ばれる。一般に、n次のシグマ−
デルタ変調回路は、n次のノイズシェービング特性をも
ち、その伝達関数は、 y−x+ (1−z−1) nE −(2)とな
る。(1)式及び(2)式から明らかなように、右辺第
2項が十分に小さければ入力信号Xと出力信号Yとが等
しくなることがわかる。
系であるので、入力信号と出力信号とが等しくなるよう
に動作する。伝達関数は、D −FF回路16.20の
遅延量をそれぞれZ−1とすると、Y−X+ (1−Z
−1)2E ・・・(1)となり、2次のノイズ
シェービング特性と呼ばれる。一般に、n次のシグマ−
デルタ変調回路は、n次のノイズシェービング特性をも
ち、その伝達関数は、 y−x+ (1−z−1) nE −(2)とな
る。(1)式及び(2)式から明らかなように、右辺第
2項が十分に小さければ入力信号Xと出力信号Yとが等
しくなることがわかる。
第4図及び第5図は、それぞれコンピュータシミュレー
ションによって求めた2次のノイズシェービング特性の
一例を示している。上記(1)式右辺第2項の特性によ
り、量子化ノイズ成分Eが必要音声帯域(例えば20
kHz)以下で十分に小さくなっていることがわかる。
ションによって求めた2次のノイズシェービング特性の
一例を示している。上記(1)式右辺第2項の特性によ
り、量子化ノイズ成分Eが必要音声帯域(例えば20
kHz)以下で十分に小さくなっていることがわかる。
第5図中の42.5 kEIzに現われているスペクト
ルは、入力信号Xに加えたディザ−である。入力信号X
にディザ−を加えない場合、その出カスベクトルは、例
えば第6図及び第7図に示すように、スペクトルがある
周波数に集中して発振状態に陥る。この発振状態は、入
力信号Xの有無よりも、人力信号XのDC(直流)レベ
ルに依存して発生することが実験的に確認されている。
ルは、入力信号Xに加えたディザ−である。入力信号X
にディザ−を加えない場合、その出カスベクトルは、例
えば第6図及び第7図に示すように、スペクトルがある
周波数に集中して発振状態に陥る。この発振状態は、入
力信号Xの有無よりも、人力信号XのDC(直流)レベ
ルに依存して発生することが実験的に確認されている。
また、入力信号Xにディザ−を加えない場合、入力信号
XのDCレベルに依存して、ノイズシェーブ状態と発振
状態とをまたがって動作することになり、両状態間を移
る瞬間に歪みが発生される。
XのDCレベルに依存して、ノイズシェーブ状態と発振
状態とをまたがって動作することになり、両状態間を移
る瞬間に歪みが発生される。
このため、必要音声帯域よりも高い周波数のディザ−を
加えて歪みを必要音声帯域外に追い出し、見掛は上、常
にノイズシェーブ状態で使用する必要が生じる。
加えて歪みを必要音声帯域外に追い出し、見掛は上、常
にノイズシェーブ状態で使用する必要が生じる。
(発明が解決しようとする課題)
以上のように、従来のシグマ−デルタ変調回路では、常
にノイズシェーブ状態で使用する必要があるため、ノイ
ズシェーブ特性以上のS/N比を得ることができず、ダ
イナミックレンジが限られるという問題を有している。
にノイズシェーブ状態で使用する必要があるため、ノイ
ズシェーブ特性以上のS/N比を得ることができず、ダ
イナミックレンジが限られるという問題を有している。
そこで、この発明は上記事情を考慮してなされたもので
、S/N比を向上させダイナミックレンジの拡張を図り
得る極めて良好なシグマ−デルタ変調回路を提供するこ
とを目的とする。
、S/N比を向上させダイナミックレンジの拡張を図り
得る極めて良好なシグマ−デルタ変調回路を提供するこ
とを目的とする。
[発明の構成コ
(課題を解決するための手段)
この発明は、入力デジタルデータの信号レベルが所定値
より実質的に小さくなったことを検出して、入力デジタ
ルデータにディザ−を加えることを停止するとともに、
シグマ−デルタ変調回路に用いられる積分手段の出力を
初期化するように構成している。
より実質的に小さくなったことを検出して、入力デジタ
ルデータにディザ−を加えることを停止するとともに、
シグマ−デルタ変調回路に用いられる積分手段の出力を
初期化するように構成している。
(作用)
上記の構成によれば、入力デジタルデータの信号レベル
が所定値より実質的に大きい場合には、入力デジタルデ
ータにディザ−を加えて通常のノイズシェーブ状態を行
なわせ、入力デジタルデータの信号レベルが所定値より
実質的に小さい場合には、発振状態にさせて帯域内のノ
イズを無くすようにすることができるので、S/N比を
向上させダイナミックレンジを拡張することができる。
が所定値より実質的に大きい場合には、入力デジタルデ
ータにディザ−を加えて通常のノイズシェーブ状態を行
なわせ、入力デジタルデータの信号レベルが所定値より
実質的に小さい場合には、発振状態にさせて帯域内のノ
イズを無くすようにすることができるので、S/N比を
向上させダイナミックレンジを拡張することができる。
(実施例)
以下、この発明の一実施例について図面を参照して詳細
に説明する。第1図において、第3図と同一部分には同
一記号を付して示している。
に説明する。第1図において、第3図と同一部分には同
一記号を付して示している。
入力信号Xは、レベル検出回路24に供給される。
このレベル検出回路24の出力は、ディザ−発生回路1
3及びクリアパルス発生回路25にそれぞれ供給される
。クリアパルス発生回路25の出力は、D −FF回路
16.20のクリア入力端CLにそれぞれ供給される。
3及びクリアパルス発生回路25にそれぞれ供給される
。クリアパルス発生回路25の出力は、D −FF回路
16.20のクリア入力端CLにそれぞれ供給される。
このような構成において、第2図に示すタイミング図を
参照して、その動作を説明する。まず、第2図(a)に
示すデータクロックに同期して、同図(b)示すように
入力信号Xが供給され、かつ、同図(C)に示す演算ク
ロックCKに同期してコンパレータ22が駆動され、シ
グマ−デルタ変調が行なわれるとともに、ディザ−発生
回路13が同図(f)に示すようにディザ−発生状態に
なっているものとする。
参照して、その動作を説明する。まず、第2図(a)に
示すデータクロックに同期して、同図(b)示すように
入力信号Xが供給され、かつ、同図(C)に示す演算ク
ロックCKに同期してコンパレータ22が駆動され、シ
グマ−デルタ変調が行なわれるとともに、ディザ−発生
回路13が同図(f)に示すようにディザ−発生状態に
なっているものとする。
この場合、シグマ−デルタ変調回路は、通常のノイズシ
ェープ動作を行ない、出力のノイズスペクトルは、第4
図及び第5図に示したようになる。
ェープ動作を行ない、出力のノイズスペクトルは、第4
図及び第5図に示したようになる。
第5図かられかるように、必要音声帯域(20kHz)
以内にもノイズが存在するが、このトータルノイズは一
98dBで、入力信号Xが通常の有信号状態であれば、
ノイズはマスキング効果によってマスクされ、まったく
問題とならない。
以内にもノイズが存在するが、このトータルノイズは一
98dBで、入力信号Xが通常の有信号状態であれば、
ノイズはマスキング効果によってマスクされ、まったく
問題とならない。
このような状態で、時刻Tlで、入力信号Xのレベルが
“0゛つまり無信号状態になったとする。
“0゛つまり無信号状態になったとする。
すると、レベル検出回路24が入力信号Xのレベルが“
0°になったことを検出して、第2図(d)に示すよう
に、m Hs レベルの検出信号を発生する。このとき
、検出信号に基づいて、ディザ−発生回路13は、第2
図(f)に示すように、ディザ−の発生を停止する。
0°になったことを検出して、第2図(d)に示すよう
に、m Hs レベルの検出信号を発生する。このとき
、検出信号に基づいて、ディザ−発生回路13は、第2
図(f)に示すように、ディザ−の発生を停止する。
同時に、クリアパルス発生回路25からは、第2図(e
)に示すように、演算クロックCKの1周期分だけ“L
”レベルとなるクリアパルスが発生され、D−FF回路
te、 20がクリアされる。
)に示すように、演算クロックCKの1周期分だけ“L
”レベルとなるクリアパルスが発生され、D−FF回路
te、 20がクリアされる。
この場合、シグマ−デルタ変調回路は、強制的に発振状
態に移行される。このときの出力のノイズスペクトルは
、第6図及び第7図に示したようになる。第7図かられ
かるように、必要音声帯域には量子化ノイズ成分Eに起
因するノイズはまったくなくなる。
態に移行される。このときの出力のノイズスペクトルは
、第6図及び第7図に示したようになる。第7図かられ
かるように、必要音声帯域には量子化ノイズ成分Eに起
因するノイズはまったくなくなる。
実際上は、シグマ−デルタ変調後のアナログ回路等によ
りノイズが付加されることになるが、最近のアナログ回
路技術によればS/N比110 dBを実現することは
容易であり、全く問題となることはない。
りノイズが付加されることになるが、最近のアナログ回
路技術によればS/N比110 dBを実現することは
容易であり、全く問題となることはない。
したがって、上記実施例のような構成によれば、無信号
時のノイズレベルを、従来のシグマ−デルタ変調回路の
限界よりもさらに低くすることができるので、S/N比
を向上させ、ダイナミックレンジを広くすることができ
る。
時のノイズレベルを、従来のシグマ−デルタ変調回路の
限界よりもさらに低くすることができるので、S/N比
を向上させ、ダイナミックレンジを広くすることができ
る。
また、上記実施例では、レベル検出回路24が入力信号
Xの無信号状態を検出するようにしたが、これに限らず
、入力信号Xのレベルが“0“以外の所定値よりも実質
的に小さくなったことを検出するようにしてもよいこと
はもちろんである。
Xの無信号状態を検出するようにしたが、これに限らず
、入力信号Xのレベルが“0“以外の所定値よりも実質
的に小さくなったことを検出するようにしてもよいこと
はもちろんである。
なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。
[発明の効果]
以上詳述したようにこの発明によれば、S/N比を向上
させダイナミックレンジの拡張を図り得る極めて良好な
シグマ−デルタ変調回路を提供することができる。
させダイナミックレンジの拡張を図り得る極めて良好な
シグマ−デルタ変調回路を提供することができる。
第1図はこの発明の−・実施例を示すブロック構成図、
第2図は同実施例の動作を説明するためのタイミング図
、第3図は従来のシグマ−デルタ変調回路を示すブロッ
ク構成図、第4図及び第5図はそれぞれディザ−がある
場合のシグマ−デルタ変調出力のコンピュータシミュレ
ーション結果を示す図、第6図及び第7図はそれぞれデ
ィザ−がない場合のシグマ−デルタ変調出力のコンピュ
ータシミュレーション結果を示す図である。 11・・・入力端子、12・・・加算器、13・・・デ
ィザ−発生回路、14・・・減算器、15・・・加算器
、16・・・D−FF回路、17・・・積分回路、18
・・・減算器、19・・・加算器、20・・・D−FF
回路、21・・・積分回路、22・・・コンパレータ、
23・・・出力端子、24・・・レベル検出回路、25
・・・クリアパルス発生回路。
第2図は同実施例の動作を説明するためのタイミング図
、第3図は従来のシグマ−デルタ変調回路を示すブロッ
ク構成図、第4図及び第5図はそれぞれディザ−がある
場合のシグマ−デルタ変調出力のコンピュータシミュレ
ーション結果を示す図、第6図及び第7図はそれぞれデ
ィザ−がない場合のシグマ−デルタ変調出力のコンピュ
ータシミュレーション結果を示す図である。 11・・・入力端子、12・・・加算器、13・・・デ
ィザ−発生回路、14・・・減算器、15・・・加算器
、16・・・D−FF回路、17・・・積分回路、18
・・・減算器、19・・・加算器、20・・・D−FF
回路、21・・・積分回路、22・・・コンパレータ、
23・・・出力端子、24・・・レベル検出回路、25
・・・クリアパルス発生回路。
Claims (1)
- 入力デジタルデータをシグマ−デルタ変調する積分型の
シグマ−デルタ変調回路において、前記入力デジタルデ
ータにディザーを加えるディザー発生手段と、前記入力
デジタルデータの信号レベルが所定値より実質的に小さ
くなったことを検出する検出手段と、この検出手段の検
出出力に基づいて前記ディザー発生手段を停止させると
ともに、前記シグマ−デルタ変調回路に用いられる積分
手段の出力を初期化する制御手段とを具備してなること
を特徴とするシグマ−デルタ変調回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17370988A JPH0225116A (ja) | 1988-07-14 | 1988-07-14 | シグマーデルタ変調回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17370988A JPH0225116A (ja) | 1988-07-14 | 1988-07-14 | シグマーデルタ変調回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0225116A true JPH0225116A (ja) | 1990-01-26 |
Family
ID=15965682
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17370988A Pending JPH0225116A (ja) | 1988-07-14 | 1988-07-14 | シグマーデルタ変調回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0225116A (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1988
- 1988-07-14 JP JP17370988A patent/JPH0225116A/ja active Pending
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