JP3475837B2 - Σδａｄ変換器 - Google Patents
Σδａｄ変換器Info
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Description
【０００１】
【発明の属する技術分野】入力信号に対応するパルス密
度信号を出力するΣΔＡＤ変換器に関し、特にアナログ
信号を扱う積分器やコンパレータ等のアナログ回路部分
の信号処理速度を上げることなく量子化雑音の低減を図
ったΣΔＡＤ変換器に関する。
度信号を出力するΣΔＡＤ変換器に関し、特にアナログ
信号を扱う積分器やコンパレータ等のアナログ回路部分
の信号処理速度を上げることなく量子化雑音の低減を図
ったΣΔＡＤ変換器に関する。
【０００２】
【従来の技術】従来のΣΔＡＤ変換器の構成を図９を用
いて説明する。同図において入力信号Ｘ（ｚ）は、加算
器１５を介して積分器１１に入力され、その出力はコン
パレータ１２に入力される。
いて説明する。同図において入力信号Ｘ（ｚ）は、加算
器１５を介して積分器１１に入力され、その出力はコン
パレータ１２に入力される。
【０００３】コンパレータ１２の出力は、フリップフロ
ップ１３に入力され、その出力は出力端子６２に出力さ
れる。また、前記フリップフロップ１３には、ΣΔＡＤ
変換器のサンプリング信号となる内部クロック信号ＣＬ
Ｋが接続され、その出力はＤ／Ａ変換器１４を介して加
算器１５の−端子に入力される。
ップ１３に入力され、その出力は出力端子６２に出力さ
れる。また、前記フリップフロップ１３には、ΣΔＡＤ
変換器のサンプリング信号となる内部クロック信号ＣＬ
Ｋが接続され、その出力はＤ／Ａ変換器１４を介して加
算器１５の−端子に入力される。
【０００４】このような構成のΣΔＡＤ変換器におい
て、前記入力信号Ｘ（ｚ）は積分器１１によって積分さ
れ、その積分信号Ａ１１はコンパレータ１２の既定値と
比較される。この比較出力Ｄ１２はフリップフロップ１
３に入力されクロック信号ＣＬＫのタイミングによって
オンオフを繰り返し出力信号Ｄ１３を出力する。
て、前記入力信号Ｘ（ｚ）は積分器１１によって積分さ
れ、その積分信号Ａ１１はコンパレータ１２の既定値と
比較される。この比較出力Ｄ１２はフリップフロップ１
３に入力されクロック信号ＣＬＫのタイミングによって
オンオフを繰り返し出力信号Ｄ１３を出力する。
【０００５】前記フリップフロップ１３の出力信号Ｄ１
３は、Ｄ／Ａ変換器１４によってアナログ信号Ａ１４に
変換された後、加算器１５によって前記入力信号Ｘ
（ｚ）と加算される。
３は、Ｄ／Ａ変換器１４によってアナログ信号Ａ１４に
変換された後、加算器１５によって前記入力信号Ｘ
（ｚ）と加算される。
【０００６】このような動作を繰り返すことによって、
ΣΔＡＤ変換器４は、前記入力信号Ｘ（ｚ）に対応した
パルス密度信号Ｙ（ｚ）を出力することが可能である。
ΣΔＡＤ変換器４は、前記入力信号Ｘ（ｚ）に対応した
パルス密度信号Ｙ（ｚ）を出力することが可能である。
【０００７】また、図１０に示した回路のように、図９
の回路に加算器４５と積分器４１を追加することによ
り、図９の回路より更に量子化ノイズを低減し分解能を
上げることが可能である。図９の回路は、積分器がひと
つであるため１次ΣΔＡＤ変換器と呼ばれ、図１０の回
路は積分器がふたつであるため２次ΣΔＡＤ変換器と呼
ばれる。
の回路に加算器４５と積分器４１を追加することによ
り、図９の回路より更に量子化ノイズを低減し分解能を
上げることが可能である。図９の回路は、積分器がひと
つであるため１次ΣΔＡＤ変換器と呼ばれ、図１０の回
路は積分器がふたつであるため２次ΣΔＡＤ変換器と呼
ばれる。
【０００８】ここで、上記に説明したΣΔＡＤ変換器に
おけるサンプリング周波数をｆｓ、信号帯域をｆｃ、変
換器の出力レベルを±Δとすると、このΣΔＡＤ変換器
の量子化雑音電力Ｎ１は、 Ｎ１2＝８／９×π2×Δ2×（ｆｃ／ｆｓ）3 （１） で表すことができる。
おけるサンプリング周波数をｆｓ、信号帯域をｆｃ、変
換器の出力レベルを±Δとすると、このΣΔＡＤ変換器
の量子化雑音電力Ｎ１は、 Ｎ１2＝８／９×π2×Δ2×（ｆｃ／ｆｓ）3 （１） で表すことができる。
【０００９】同様の図１０に示した２次ΣΔＡＤ変換器
の量子化雑音電力Ｎ２は、 Ｎ２2＝３２／１５×π4×Δ2×（ｆｃ／ｆｓ）5 （２） で表すことができる。
の量子化雑音電力Ｎ２は、 Ｎ２2＝３２／１５×π4×Δ2×（ｆｃ／ｆｓ）5 （２） で表すことができる。
【００１０】一方、出力信号の最大振幅は±Δであり、
この時の電力は１次２次の場合共、Δ2／２となるた
め、１次ΣΔＡＤ変換器の信号ノイズ比ＳＮ１は、 ＳＮ１＝９／（１６×π2）×（ｆｃ／ｆｓ）-3 （３） となり、２次ΣΔＡＤ変換器の信号ノイズ比ＳＮ２は、 ＳＮ２＝１５／（６４×π4）×（ｆｃ／ｆｓ）-5 （４） となる。
この時の電力は１次２次の場合共、Δ2／２となるた
め、１次ΣΔＡＤ変換器の信号ノイズ比ＳＮ１は、 ＳＮ１＝９／（１６×π2）×（ｆｃ／ｆｓ）-3 （３） となり、２次ΣΔＡＤ変換器の信号ノイズ比ＳＮ２は、 ＳＮ２＝１５／（６４×π4）×（ｆｃ／ｆｓ）-5 （４） となる。
【００１１】上記に説明したΣΔＡＤ変換器の特徴とし
て、出力が１ビット（多ビット出力型のもののある。）
であること、ハードウェアが小規模であること、省電力
化しやすいこと、サンプリングレートを上げることによ
って無調整で高い分解能を得られることなどがあげられ
るため渦流量計等に多く用いられてきた。
て、出力が１ビット（多ビット出力型のもののある。）
であること、ハードウェアが小規模であること、省電力
化しやすいこと、サンプリングレートを上げることによ
って無調整で高い分解能を得られることなどがあげられ
るため渦流量計等に多く用いられてきた。
【００１２】
【発明が解決しようとする課題】しかしながら、図９と
図１０に説明した従来のΣΔＡＤ変換器では、前記
（３）式と前記（４）式から明らかなように、その信号
ノイズ比を改善するためにはサンプリング周波数ｆｓを
大きくする必要がある。サンプリング周波数ｆｓを大き
くするためには、他の部品もその動作速度に追従するた
め、その性能を向上させる必要がある。例えば、積分器
を構成する演算増幅器の動作速度の向上、コンパレータ
の遅延時間の短縮、Ｄ／Ａ変換器の遅延時間の短縮等で
ある。
図１０に説明した従来のΣΔＡＤ変換器では、前記
（３）式と前記（４）式から明らかなように、その信号
ノイズ比を改善するためにはサンプリング周波数ｆｓを
大きくする必要がある。サンプリング周波数ｆｓを大き
くするためには、他の部品もその動作速度に追従するた
め、その性能を向上させる必要がある。例えば、積分器
を構成する演算増幅器の動作速度の向上、コンパレータ
の遅延時間の短縮、Ｄ／Ａ変換器の遅延時間の短縮等で
ある。
【００１３】また、一般的に演算増幅器やコンパレータ
は動作速度が高速になるにつれて消費電流が大きくな
り、その価格も高くなる。逆に、動作速度が低速になる
につれて消費電流が小さくなり、その価格も安くなる。
は動作速度が高速になるにつれて消費電流が大きくな
り、その価格も高くなる。逆に、動作速度が低速になる
につれて消費電流が小さくなり、その価格も安くなる。
【００１４】また、このようなΣΔＡＤ変換器を例えば
２線式の渦流量計に用いる場合、これらは、動作電源と
共用の流量信号を測定レンジに対する４−２０ｍＡの電
流信号で外部機器に送信するため、ＡＤ変換器の全消費
電流は４ｍＡ以下で動作させる必要がある。
２線式の渦流量計に用いる場合、これらは、動作電源と
共用の流量信号を測定レンジに対する４−２０ｍＡの電
流信号で外部機器に送信するため、ＡＤ変換器の全消費
電流は４ｍＡ以下で動作させる必要がある。
【００１５】従って、従来のΣΔＡＤ変換器において、
そのサンプリング周波数ｆｓを上げることによって信号
ノイズ比を改善しようとすれば、前記アナログ回路を構
成する部品の性能を向上させる必要があり、コストの増
大を招くという問題があった。
そのサンプリング周波数ｆｓを上げることによって信号
ノイズ比を改善しようとすれば、前記アナログ回路を構
成する部品の性能を向上させる必要があり、コストの増
大を招くという問題があった。
【００１６】また、従来のΣΔＡＤ変換器を、渦流量計
等の２線式の伝送器に用いようとした場合、前記アナロ
グ回路の電流消費量の制限により、４ｍＡ以下で動作が
可能な範囲内でしかサンプリング周波数ｆｓを上げるこ
とができないという問題点があった。
等の２線式の伝送器に用いようとした場合、前記アナロ
グ回路の電流消費量の制限により、４ｍＡ以下で動作が
可能な範囲内でしかサンプリング周波数ｆｓを上げるこ
とができないという問題点があった。
【００１７】本発明は、上記問題を解決するもので、ア
ナログ回路の動作速度を上げることなくデジタル回路の
動作速度を上げることによって量子化雑音を低減するこ
とが可能なΣΔＡＤ変換器を提供することを目的とす
る。
ナログ回路の動作速度を上げることなくデジタル回路の
動作速度を上げることによって量子化雑音を低減するこ
とが可能なΣΔＡＤ変換器を提供することを目的とす
る。
【００１８】
【課題を解決するための手段】このような目的を達成す
るために請求項１に記載の発明では、入力端子と加算器
と積分器を直列に接続し、前記積分器の出力と予め定め
られた既定値を比較しこの比較結果を１ビットのデジタ
ル値として出力するコンパレータと、前記コンパレータ
の出力をトリガ信号に同期して保持するフリップフロッ
プを用いて、前記フリップフロップの出力信号を出力端
子に接続すると共に、その出力信号をＤ／Ａ変換器を介
して前記加算器に帰還して入力信号に対応するパルス密
度信号を出力するΣΔＡＤ変換器において、前記フリッ
プフロップのトリガ信号の発生を予め設定された期間、
制限することによって前記パルス密度信号の変化する頻
度を抑制するトリガコントロール回路を備えたことを特
徴とするものである。
るために請求項１に記載の発明では、入力端子と加算器
と積分器を直列に接続し、前記積分器の出力と予め定め
られた既定値を比較しこの比較結果を１ビットのデジタ
ル値として出力するコンパレータと、前記コンパレータ
の出力をトリガ信号に同期して保持するフリップフロッ
プを用いて、前記フリップフロップの出力信号を出力端
子に接続すると共に、その出力信号をＤ／Ａ変換器を介
して前記加算器に帰還して入力信号に対応するパルス密
度信号を出力するΣΔＡＤ変換器において、前記フリッ
プフロップのトリガ信号の発生を予め設定された期間、
制限することによって前記パルス密度信号の変化する頻
度を抑制するトリガコントロール回路を備えたことを特
徴とするものである。
【００１９】このことにより、前記トリガコントロール
回路は、前記フリップフロップの出力信号の変化する頻
度を制御することが可能となる。
回路は、前記フリップフロップの出力信号の変化する頻
度を制御することが可能となる。
【００２０】 また、請求項１に記載の発明において、
前記トリガコントロール回路は、前記フリップフロップ
のトリガ信号を予め設定された期間、制限することによ
って前記パルス密度信号の変化する頻度を抑制すること
が可能となる。これは、すなわち、前記Ｄ／Ａ変換器１
４に入力されるデジタル信号の周波数を下げることと等
価である。
前記トリガコントロール回路は、前記フリップフロップ
のトリガ信号を予め設定された期間、制限することによ
って前記パルス密度信号の変化する頻度を抑制すること
が可能となる。これは、すなわち、前記Ｄ／Ａ変換器１
４に入力されるデジタル信号の周波数を下げることと等
価である。
【００２１】 請求項２から５に記載の発明では、請求
項１に記載の発明において、前記トリガコントロール回
路を、汎用的な部品を用いて単純な回路構成で製作する
ことが可能となる。
項１に記載の発明において、前記トリガコントロール回
路を、汎用的な部品を用いて単純な回路構成で製作する
ことが可能となる。
【００２２】 請求項６に記載の発明では、請求項１に
記載の発明において、前記トリガコントロール回路は、
２次ΣΔＡＤ変換器にも対応が可能となる。
記載の発明において、前記トリガコントロール回路は、
２次ΣΔＡＤ変換器にも対応が可能となる。
【００２３】
【発明の実施の形態】以下図面を用いて本発明を詳しく
説明する。図１は本発明に係るΣΔＡＤ変換器の構成図
である。尚、同図において従来例で説明した図９と同様
の動作を行うものは、同一の符号を付しその説明を省略
する。
説明する。図１は本発明に係るΣΔＡＤ変換器の構成図
である。尚、同図において従来例で説明した図９と同様
の動作を行うものは、同一の符号を付しその説明を省略
する。
【００２４】図１において、前記図９と異なる点は、コ
ンパレータ１２の出力がトリガコントロール回路１００
に入力され、このトリガコントロール回路１００の出力
がフリップフロップ１３のクロック入力端子Ｃｉｎに接
続された点である。
ンパレータ１２の出力がトリガコントロール回路１００
に入力され、このトリガコントロール回路１００の出力
がフリップフロップ１３のクロック入力端子Ｃｉｎに接
続された点である。
【００２５】トリガコントロール回路１００は、フリッ
プフロップ１３に出力するトリガ信号の発生頻度を制限
するための回路であり、前記コンパレータ１２の出力の
アップエッジを検出してトリガ成分信号ａを発生する信
号処理回路Ａと、前記コンパレータ１２の出力のダウン
エッジを検出してトリガ成分信号ｂを発生する信号処理
回路Ｂが備えられている。これらはΣΔＡＤ変換器のサ
ンプリング信号となるクロック信号ＣＬＫのタイミング
にしたがって駆動され、ここで発生するトリガ成分信号
ａとトリガ成分信号ｂは、オア回路１０１に入力されそ
の出力がトリガ信号ＴＲＧとしてフリップフロップ１３
のクロック入力端子Ｃｉｎに出力される。
プフロップ１３に出力するトリガ信号の発生頻度を制限
するための回路であり、前記コンパレータ１２の出力の
アップエッジを検出してトリガ成分信号ａを発生する信
号処理回路Ａと、前記コンパレータ１２の出力のダウン
エッジを検出してトリガ成分信号ｂを発生する信号処理
回路Ｂが備えられている。これらはΣΔＡＤ変換器のサ
ンプリング信号となるクロック信号ＣＬＫのタイミング
にしたがって駆動され、ここで発生するトリガ成分信号
ａとトリガ成分信号ｂは、オア回路１０１に入力されそ
の出力がトリガ信号ＴＲＧとしてフリップフロップ１３
のクロック入力端子Ｃｉｎに出力される。
【００２６】また、上記信号処理回路Ａと信号処理回路
Ｂは同じ構成の回路であり、信号処理回路Ａにはトリガ
コントロール回路１００の内部でコンパレータ１２の出
力を直接入力することによってアップエッジを検出して
トリガ成分信号ａを発生し、信号処理回路Ｂにはトリガ
コントロール回路１００に備えられた反転器１０２によ
って、コンパレータ１２の出力を反転した信号を入力す
ることによってダウンエッジを検出してトリガ成分信号
ｂを発生する。
Ｂは同じ構成の回路であり、信号処理回路Ａにはトリガ
コントロール回路１００の内部でコンパレータ１２の出
力を直接入力することによってアップエッジを検出して
トリガ成分信号ａを発生し、信号処理回路Ｂにはトリガ
コントロール回路１００に備えられた反転器１０２によ
って、コンパレータ１２の出力を反転した信号を入力す
ることによってダウンエッジを検出してトリガ成分信号
ｂを発生する。
【００２７】ここで、上記に説明したトリガコントロー
ル回路１００の動作波形を図２に示す。同図（ａ）及び
（ｂ）は、クロック信号ＣＬＫとコンパレータ１２の出
力Ｓ１とトリガコントロール回路１００の出力であるト
リガ信号ＴＲＧの関係を示したものである。
ル回路１００の動作波形を図２に示す。同図（ａ）及び
（ｂ）は、クロック信号ＣＬＫとコンパレータ１２の出
力Ｓ１とトリガコントロール回路１００の出力であるト
リガ信号ＴＲＧの関係を示したものである。
【００２８】トリガコントロール回路１００は、前述の
とおりトリガ信号の発生頻度を制限するための回路であ
るが、これは前回発生したトリガ信号ＴＲＧとその次に
発生するトリガ信号ＴＲＧの間隔を制限することによっ
て、トリガ信号ＴＲＧの発生頻度を制限する。
とおりトリガ信号の発生頻度を制限するための回路であ
るが、これは前回発生したトリガ信号ＴＲＧとその次に
発生するトリガ信号ＴＲＧの間隔を制限することによっ
て、トリガ信号ＴＲＧの発生頻度を制限する。
【００２９】つまり、トリガコントロール回路１００
は、前回発生したトリガ信号ＴＲＧから予め定められた
前記ｎクロック分の遅延時間以内にコンパレータ１２の
出力Ｓ１がローからハイに変化した場合、前回のトリガ
信号発生からｎクロック分の遅延時間後にトリガ信号Ｔ
ＲＧを発生する。図２（ａ）において、従来のΣΔＡＤ
変換器では、のタイミングでフリップフロップ１３に
よってコンパレータ１２の出力がラッチされるが、本発
明のΣΔＡＤ変換器の場合は、前回トリガ信号ＴＲＧが
発生したタイミングから予め定められたｎクロック分
の遅延時間が経過した後ののタイミングでコンパレー
タ１２の出力がラッチされる。
は、前回発生したトリガ信号ＴＲＧから予め定められた
前記ｎクロック分の遅延時間以内にコンパレータ１２の
出力Ｓ１がローからハイに変化した場合、前回のトリガ
信号発生からｎクロック分の遅延時間後にトリガ信号Ｔ
ＲＧを発生する。図２（ａ）において、従来のΣΔＡＤ
変換器では、のタイミングでフリップフロップ１３に
よってコンパレータ１２の出力がラッチされるが、本発
明のΣΔＡＤ変換器の場合は、前回トリガ信号ＴＲＧが
発生したタイミングから予め定められたｎクロック分
の遅延時間が経過した後ののタイミングでコンパレー
タ１２の出力がラッチされる。
【００３０】また、図２（ｂ）に示すように、トリガコ
ントロール回路１００は、前回発生したトリガ信号ＴＲ
Ｇから予め定められたｎクロック分の遅延時間が経過し
た後にコンパレータ１２の出力Ｓ１がローからハイに変
化した場合、出力Ｓ１がローからハイに変化した直後の
クロック信号ＣＬＫのエッジアップのタイミングでト
リガ信号ＴＲＧを発生する。この場合の動作は、従来の
ΣΔＡＤ変換器の動作と同様である。
ントロール回路１００は、前回発生したトリガ信号ＴＲ
Ｇから予め定められたｎクロック分の遅延時間が経過し
た後にコンパレータ１２の出力Ｓ１がローからハイに変
化した場合、出力Ｓ１がローからハイに変化した直後の
クロック信号ＣＬＫのエッジアップのタイミングでト
リガ信号ＴＲＧを発生する。この場合の動作は、従来の
ΣΔＡＤ変換器の動作と同様である。
【００３１】このようなトリガコントロール回路１００
を備えた、本発明のΣΔＡＤ変換器の動作を図３の波形
図を参照しながら説明する。同図（ａ）は本発明のΣΔ
ＡＤ変換器に入力レンジの１／２の大きさの信号が入力
された場合の、コンパレータ１２の入力Ｓ２とコンパレ
ータ１２の出力Ｓ１とトリガ成分信号ａとトリガ成分信
号ｂとフリップフロップ１３の出力Ｓ３とクロック信号
ＣＬＫの関係を示したものであり、同図（ｂ）は、本発
明のΣΔＡＤ変換器に入力レンジのフルスケールに近い
大きさの信号が入力された場合の、上記と同様の各部の
波形を示したものである。
を備えた、本発明のΣΔＡＤ変換器の動作を図３の波形
図を参照しながら説明する。同図（ａ）は本発明のΣΔ
ＡＤ変換器に入力レンジの１／２の大きさの信号が入力
された場合の、コンパレータ１２の入力Ｓ２とコンパレ
ータ１２の出力Ｓ１とトリガ成分信号ａとトリガ成分信
号ｂとフリップフロップ１３の出力Ｓ３とクロック信号
ＣＬＫの関係を示したものであり、同図（ｂ）は、本発
明のΣΔＡＤ変換器に入力レンジのフルスケールに近い
大きさの信号が入力された場合の、上記と同様の各部の
波形を示したものである。
【００３２】図３（ａ）においてコンパレータ１２の出
力Ｓ１が変化しても、トリガ成分信号ａとトリガ成分信
号ｂのオア信号であるトリガ信号ＴＲＧが制限されたこ
とによって、フリップフロップ１３の出力Ｓ３は、すぐ
には変化しない。つまり、前記トリガコントロール回路
１００によって、フリップフロップ１３のトリガ信号Ｔ
ＲＧが制限されたことによって、Ｄ／Ａ変換器１４へ入
力されるパルス密度信号の変化する頻度が緩和され、こ
の結果Ｄ／Ａ変換器１４の出力が一定時間保持されるこ
ととなり、加算器１５以降のアナログ回路部分の動作速
度が緩和される。
力Ｓ１が変化しても、トリガ成分信号ａとトリガ成分信
号ｂのオア信号であるトリガ信号ＴＲＧが制限されたこ
とによって、フリップフロップ１３の出力Ｓ３は、すぐ
には変化しない。つまり、前記トリガコントロール回路
１００によって、フリップフロップ１３のトリガ信号Ｔ
ＲＧが制限されたことによって、Ｄ／Ａ変換器１４へ入
力されるパルス密度信号の変化する頻度が緩和され、こ
の結果Ｄ／Ａ変換器１４の出力が一定時間保持されるこ
ととなり、加算器１５以降のアナログ回路部分の動作速
度が緩和される。
【００３３】従来のΣΔＡＤ変換器のフリップフロップ
の出力は、入力レンジの１／２の大きさの信号が入力さ
れた場合に最も頻繁に変化し、その周波数（以下、出力
の最高周波数という。）はクロック信号の周波数の１／
２倍となる。しかし、本発明のΣΔＡＤ変換器の場合
は、クロック信号の周波数の１／ｎ倍となる。但し、こ
の場合のｎは、ｎ≧３の場合に有効である。ｎ＝１、２
の場合は従来のΣΔＡＤ変換器と同様の動作となる。
の出力は、入力レンジの１／２の大きさの信号が入力さ
れた場合に最も頻繁に変化し、その周波数（以下、出力
の最高周波数という。）はクロック信号の周波数の１／
２倍となる。しかし、本発明のΣΔＡＤ変換器の場合
は、クロック信号の周波数の１／ｎ倍となる。但し、こ
の場合のｎは、ｎ≧３の場合に有効である。ｎ＝１、２
の場合は従来のΣΔＡＤ変換器と同様の動作となる。
【００３４】図３（ｂ）は、本発明のΣΔＡＤ変換器に
入力レンジのフルスケールに近い大きさの信号が入力さ
れた場合の各部の波形図であり、フリップフロップ１３
の出力Ｓ３は、変化する頻度が少ない。この場合は、コ
ンパレータ１２の出力Ｓ１が変化した時には既に、予め
設定されたｎクロック分の遅延時間が経過しているため
トリガコントロール回路１００によるトリガ信号ＴＲＧ
発生の制限を受けない。従って、この場合、トリガコン
トロール回路１００はコンパレータ１２の出力Ｓ１が変
化すると、その直後のクロック信号ＣＬＫのエッジアッ
プのタイミングでトリガ信号ＴＲＧを発生する。この場
合の動作は、従来のΣΔＡＤ変換器の動作と同様であ
る。
入力レンジのフルスケールに近い大きさの信号が入力さ
れた場合の各部の波形図であり、フリップフロップ１３
の出力Ｓ３は、変化する頻度が少ない。この場合は、コ
ンパレータ１２の出力Ｓ１が変化した時には既に、予め
設定されたｎクロック分の遅延時間が経過しているため
トリガコントロール回路１００によるトリガ信号ＴＲＧ
発生の制限を受けない。従って、この場合、トリガコン
トロール回路１００はコンパレータ１２の出力Ｓ１が変
化すると、その直後のクロック信号ＣＬＫのエッジアッ
プのタイミングでトリガ信号ＴＲＧを発生する。この場
合の動作は、従来のΣΔＡＤ変換器の動作と同様であ
る。
【００３５】つまり、トリガコントロール回路１００
は、前記ｎクロック分の遅延時間を適切に設定すること
により、最もパルス密度信号Ｙ（ｚ）の頻繁に出力され
る入力レンジの１／２程度の入力信号Ｘ（ｚ）が入力さ
れた場合のみ、前記トリガ信号ＴＲＧを制限し、パルス
密度信号Ｙ（ｚ）の変化する頻度が少ないゼロまたはフ
ルスケールに近い大きさの入力信号Ｘ（ｚ）が入力され
た場合は、前記トリガ信号ＴＲＧを制限しない。
は、前記ｎクロック分の遅延時間を適切に設定すること
により、最もパルス密度信号Ｙ（ｚ）の頻繁に出力され
る入力レンジの１／２程度の入力信号Ｘ（ｚ）が入力さ
れた場合のみ、前記トリガ信号ＴＲＧを制限し、パルス
密度信号Ｙ（ｚ）の変化する頻度が少ないゼロまたはフ
ルスケールに近い大きさの入力信号Ｘ（ｚ）が入力され
た場合は、前記トリガ信号ＴＲＧを制限しない。
【００３６】このような構成のΣΔＡＤ変換器のコンパ
レータ１２の入力における誤差は、従来のΣΔＡＤ変換
器のｎ／２倍となる。また量子化ノイズ電力はｎ2／４
倍となり信号ノイズ比ＳＮは４／ｎ2倍となる。
レータ１２の入力における誤差は、従来のΣΔＡＤ変換
器のｎ／２倍となる。また量子化ノイズ電力はｎ2／４
倍となり信号ノイズ比ＳＮは４／ｎ2倍となる。
【００３７】従って、本発明のΣΔＡＤ変換器を１次構
成とした場合の信号ノイズ比ＳＮをＳＮ１１とすると、 ＳＮ１１＝４／ｎ2×９／（１６×π2）×（ｆｃ／ｆｓ）-3 （５） となる。また、一方で、このΣΔＡＤ変換器の出力の変
化する頻度は２／ｎ倍に緩和されている。従って、コン
パレータ１２等のアナログ回路部分の動作速度に注目す
ると、従来の方式と同等の処理速度を維持した場合、ク
ロック周波数（サンプリング周波数）をｎ／２倍にする
ことが可能である。また、従来の方式と本発明の方式と
の信号ノイズ比ＳＮを、従来のΣΔＡＤ変換器の出力の
最高周波数であるｆＳ／２で規格化して比較すると図４
の表のようになる。つまり、本発明の方式によれば従来
の方式に比べアナログ回路部分の動作速度を上げること
なく、信号ノイズ比ＳＮをｎ／２倍有利にすることが可
能となる。
成とした場合の信号ノイズ比ＳＮをＳＮ１１とすると、 ＳＮ１１＝４／ｎ2×９／（１６×π2）×（ｆｃ／ｆｓ）-3 （５） となる。また、一方で、このΣΔＡＤ変換器の出力の変
化する頻度は２／ｎ倍に緩和されている。従って、コン
パレータ１２等のアナログ回路部分の動作速度に注目す
ると、従来の方式と同等の処理速度を維持した場合、ク
ロック周波数（サンプリング周波数）をｎ／２倍にする
ことが可能である。また、従来の方式と本発明の方式と
の信号ノイズ比ＳＮを、従来のΣΔＡＤ変換器の出力の
最高周波数であるｆＳ／２で規格化して比較すると図４
の表のようになる。つまり、本発明の方式によれば従来
の方式に比べアナログ回路部分の動作速度を上げること
なく、信号ノイズ比ＳＮをｎ／２倍有利にすることが可
能となる。
【００３８】上記に説明した本発明のΣΔＡＤ変換器
は、２次構成のΣΔＡＤ変換器にも適用することが可能
である。但しこの場合、動作の安定化を図るため図５に
示すように１段目の積分器４１の出力にある係数ｋを乗
算する必要がある。この場合、 ｋ≦２／ｎ （６） の係数を乗算することにより安定化することができる。
また、この場合の信号ノイズ比ＳＮをＳＮ１２とする
と、 ＳＮ１２＝ｋ2×（４／ｎ2）×１５／（６４×π4）×（ｆｃ／ｆｓ）-5 （ ７） となる。ここで、図４と同様に従来の方式と本発明の方
式との信号ノイズ比ＳＮを出力の最高周波数で規格化し
て比較すると図６の表のようになる。つまり、本発明の
方式によれば従来の方式に比べ、信号ノイズ比ＳＮをｋ
2×（ｎ／２）3倍有利にすることが可能となる。
は、２次構成のΣΔＡＤ変換器にも適用することが可能
である。但しこの場合、動作の安定化を図るため図５に
示すように１段目の積分器４１の出力にある係数ｋを乗
算する必要がある。この場合、 ｋ≦２／ｎ （６） の係数を乗算することにより安定化することができる。
また、この場合の信号ノイズ比ＳＮをＳＮ１２とする
と、 ＳＮ１２＝ｋ2×（４／ｎ2）×１５／（６４×π4）×（ｆｃ／ｆｓ）-5 （ ７） となる。ここで、図４と同様に従来の方式と本発明の方
式との信号ノイズ比ＳＮを出力の最高周波数で規格化し
て比較すると図６の表のようになる。つまり、本発明の
方式によれば従来の方式に比べ、信号ノイズ比ＳＮをｋ
2×（ｎ／２）3倍有利にすることが可能となる。
【００３９】次に、前述の信号処理回路Ａの一例を図７
に示す構成図を用いて説明する。同図において、前記コ
ンパレータの出力Ｓ１は、アンド回路２０３の一端に接
続され、このアンド回路２０１の出力はトリガ発生回路
２０２の入力に接続されている。トリガ発生回路２０２
はクロック信号φ０が入力され、このトリガ発生回路２
０２の出力はトリガ成分信号ａとして前記トリガコント
ロール回路１０１内部に備えられたオア回路１０１の一
端に接続されると共にタイマー回路２０１のリセット端
子ＲＳＴに接続される。タイマー回路２０１は前記クロ
ック信号φ０と逆相のクロック信号φ１が入力され、こ
のタイマー回路２０１のカウントアップ信号Ｓ５はアン
ド回路２０３の他の一端に接続される。ここで、前記ク
ロック信号φ０とロック信号φ１は、信号処理回路Ａに
入力されたクロック信号ＣＬＫに信号処理を施し、二つ
の信号に分離して発生させた信号である。
に示す構成図を用いて説明する。同図において、前記コ
ンパレータの出力Ｓ１は、アンド回路２０３の一端に接
続され、このアンド回路２０１の出力はトリガ発生回路
２０２の入力に接続されている。トリガ発生回路２０２
はクロック信号φ０が入力され、このトリガ発生回路２
０２の出力はトリガ成分信号ａとして前記トリガコント
ロール回路１０１内部に備えられたオア回路１０１の一
端に接続されると共にタイマー回路２０１のリセット端
子ＲＳＴに接続される。タイマー回路２０１は前記クロ
ック信号φ０と逆相のクロック信号φ１が入力され、こ
のタイマー回路２０１のカウントアップ信号Ｓ５はアン
ド回路２０３の他の一端に接続される。ここで、前記ク
ロック信号φ０とロック信号φ１は、信号処理回路Ａに
入力されたクロック信号ＣＬＫに信号処理を施し、二つ
の信号に分離して発生させた信号である。
【００４０】このように構成された信号処理回路Ａの各
部の信号波形を図８に示す。同図（ａ）は、図２（ａ）
で説明した前回発生したトリガ信号ＴＲＧから予め定め
られたｎクロック分の遅延時間以内にコンパレータ１２
の出力がローからハイに変化した場合の、信号処理回路
Ａの動作波形であり、図８（ｂ）は、図２（ｂ）で説明
した前回発生したトリガ信号ＴＲＧから予め定められた
ｎクロック分の遅延時間が経過した後にコンパレータ１
２の出力がローからハイに変化した場合の、信号処理回
路Ａの動作波形である。
部の信号波形を図８に示す。同図（ａ）は、図２（ａ）
で説明した前回発生したトリガ信号ＴＲＧから予め定め
られたｎクロック分の遅延時間以内にコンパレータ１２
の出力がローからハイに変化した場合の、信号処理回路
Ａの動作波形であり、図８（ｂ）は、図２（ｂ）で説明
した前回発生したトリガ信号ＴＲＧから予め定められた
ｎクロック分の遅延時間が経過した後にコンパレータ１
２の出力がローからハイに変化した場合の、信号処理回
路Ａの動作波形である。
【００４１】図８（ａ）において、信号処理回路Ａは、
トリガ回路２０２によってトリガ成分信号ａを出力する
と、この信号によってタイマー回路２０１をリセット
し、予め設定されたｎクロック分の遅延時間のカウント
を開始する。これが図８（ａ）におけるのタイミング
である。
トリガ回路２０２によってトリガ成分信号ａを出力する
と、この信号によってタイマー回路２０１をリセット
し、予め設定されたｎクロック分の遅延時間のカウント
を開始する。これが図８（ａ）におけるのタイミング
である。
【００４２】その後、タイマー回路２０１がカウントア
ップする前にコンパレータ１２の出力Ｓ１がローからハ
イに変化した場合、アンド回路２０３には、いまだタイ
マー回路２０１のカウントアップ信号Ｓ５がローである
ため、トリガ回路２０２の入力もローである。これが図
８（ａ）におけるのタイミングである。
ップする前にコンパレータ１２の出力Ｓ１がローからハ
イに変化した場合、アンド回路２０３には、いまだタイ
マー回路２０１のカウントアップ信号Ｓ５がローである
ため、トリガ回路２０２の入力もローである。これが図
８（ａ）におけるのタイミングである。
【００４３】その後、タイマー回路２０１がカウントア
ップしカウントアップ信号Ｓ５がハイとなった時点で、
コンパレータ１２の出力Ｓ１がハイの状態であれば、ア
ンド回路２０３の出力がハイとなり、トリガ回路２０２
の入力がハイとなり、トリガ成分信号ａが出力される。
これが図８（ａ）におけるのタイミングである。
ップしカウントアップ信号Ｓ５がハイとなった時点で、
コンパレータ１２の出力Ｓ１がハイの状態であれば、ア
ンド回路２０３の出力がハイとなり、トリガ回路２０２
の入力がハイとなり、トリガ成分信号ａが出力される。
これが図８（ａ）におけるのタイミングである。
【００４４】次に図８（ｂ）の動作について説明する。
同図において、信号処理回路Ａは、トリガ回路２０２に
よってトリガ成分信号ａを出力すると、この信号によっ
てタイマー回路２０１をリセットし、予め設定されたｎ
クロック分の遅延時間のカウントを開始する。これが図
８（ｂ）におけるのタイミングである。
同図において、信号処理回路Ａは、トリガ回路２０２に
よってトリガ成分信号ａを出力すると、この信号によっ
てタイマー回路２０１をリセットし、予め設定されたｎ
クロック分の遅延時間のカウントを開始する。これが図
８（ｂ）におけるのタイミングである。
【００４５】その後、タイマー回路２０１がカウントア
ップしカウントアップ信号Ｓ５がハイとなった時点で、
コンパレータ１２の出力Ｓ１がハイの状態でなければ、
この状態を保持し、次にコンパレータ１２の出力Ｓ１が
ハイの状態となった時点で、トリガ成分信号ａが出力さ
れる。これが図８（ａ）におけるのタイミングであ
る。
ップしカウントアップ信号Ｓ５がハイとなった時点で、
コンパレータ１２の出力Ｓ１がハイの状態でなければ、
この状態を保持し、次にコンパレータ１２の出力Ｓ１が
ハイの状態となった時点で、トリガ成分信号ａが出力さ
れる。これが図８（ａ）におけるのタイミングであ
る。
【００４６】信号処理回路Ａは、このような動作によっ
て、コンパレータ１２の出力Ｓ１のアップエッジを検出
してトリガ成分信号ａを発生する。また、信号処理回路
Ｂは、ここで説明した信号処理回路Ａと同じ構成の回路
の入力に、反転器を介してコンパレータ１２の出力Ｓ１
を入力することによってコンパレータ１２の出力Ｓ１の
ダウンエッジを検出してトリガ成分信号ｂを発生する。
て、コンパレータ１２の出力Ｓ１のアップエッジを検出
してトリガ成分信号ａを発生する。また、信号処理回路
Ｂは、ここで説明した信号処理回路Ａと同じ構成の回路
の入力に、反転器を介してコンパレータ１２の出力Ｓ１
を入力することによってコンパレータ１２の出力Ｓ１の
ダウンエッジを検出してトリガ成分信号ｂを発生する。
【００４７】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１に記載
の発明では、従来のΣΔＡＤ変換器に上述のトリガコン
トロール回路を付加することによって、ΣΔＡＤ変換器
を構成するアナログ回路の動作速度を上げることなくデ
ジタル回路の動作速度を上げることが可能となる。従っ
て、消費電力の増大やコストの高騰を招くアナログ回路
の高速化を行うことなく、容易に高速化することが可能
なデジタル回路部分の高速化を行うことによりΣΔＡＤ
変換器の信号ノイズ比ＳＮの向上を図ることが可能であ
る。これは、従来のΣΔＡＤ変換器と比較した場合、動
作速度の遅い汎用的なアナログ回路を用いて、従来同様
の信号ノイズ比ＳＮを確保することが可能となるため、
高精度と低消費電流が要求される渦流量計のような２線
式伝送器にも容易に搭載することが可能となる。
本発明によれば次のような効果がある。請求項１に記載
の発明では、従来のΣΔＡＤ変換器に上述のトリガコン
トロール回路を付加することによって、ΣΔＡＤ変換器
を構成するアナログ回路の動作速度を上げることなくデ
ジタル回路の動作速度を上げることが可能となる。従っ
て、消費電力の増大やコストの高騰を招くアナログ回路
の高速化を行うことなく、容易に高速化することが可能
なデジタル回路部分の高速化を行うことによりΣΔＡＤ
変換器の信号ノイズ比ＳＮの向上を図ることが可能であ
る。これは、従来のΣΔＡＤ変換器と比較した場合、動
作速度の遅い汎用的なアナログ回路を用いて、従来同様
の信号ノイズ比ＳＮを確保することが可能となるため、
高精度と低消費電流が要求される渦流量計のような２線
式伝送器にも容易に搭載することが可能となる。
【００４８】 請求項２から５に記載の発明では、前記
トリガコントロール回路を汎用的な部品を用いて単純な
回路構成で製作することが可能であるため、ΣΔＡＤ変
換器を低コストで製作することが可能である。
トリガコントロール回路を汎用的な部品を用いて単純な
回路構成で製作することが可能であるため、ΣΔＡＤ変
換器を低コストで製作することが可能である。
【００４９】 請求項６に記載の発明では、前記トリガ
コントロール回路は、２次ΣΔＡＤ変換器にも対応が可
能となる。
コントロール回路は、２次ΣΔＡＤ変換器にも対応が可
能となる。
【図１】本発明に係るΣΔＡＤ変換器の一実施例を示す
構成図である。
構成図である。
【図２】トリガコントロール回路の各信号波形を示すタ
イムチャートである。
イムチャートである。
【図３】本発明に係るΣΔＡＤ変換器の各信号波形を示
すタイムチャートである。
すタイムチャートである。
【図４】従来のΣΔＡＤ変換器と本発明に係るΣΔＡＤ
変換器の比較表である。
変換器の比較表である。
【図５】本発明に係るΣΔＡＤ変換器の一実施例を示す
構成図である
構成図である
【図６】従来のΣΔＡＤ変換器と本発明に係るΣΔＡＤ
変換器の比較表である。
変換器の比較表である。
【図７】本発明に係るトリガコントロール回路の一実施
例を示す構成図である。
例を示す構成図である。
【図８】トリガコントロール回路の各信号波形を示すタ
イムチャートである。
イムチャートである。
【図９】従来の２次ΣΔＡＤ変換器の一例を示す構成図
である。
である。
【図１０】従来の２次ΣΔＡＤ変換器の一例を示す構成
図である。
図である。
１１、４１ 積分器
１２ コンパレータ
１３ フリップフロップ
１４ Ｄ／Ａ変換器
１５、４５ 加算器
６１ 入力端子
６２ 出力端子
Claims (6)
- 【請求項１】入力端子と加算器と積分器を直列に接続
し、前記積分器の出力と予め定められた既定値を比較し
この比較結果を１ビットのデジタル値として出力するコ
ンパレータと、前記コンパレータの出力をトリガ信号に
同期して保持するフリップフロップを用いて、前記フリ
ップフロップの出力信号を出力端子に接続すると共に、
その出力信号をＤ／Ａ変換器を介して前記加算器に帰還
して入力信号に対応するパルス密度信号を出力するΣΔ
ＡＤ変換器において、前記フリップフロップのトリガ信号の発生を予め設定さ
れた期間、制限することによって前記パルス密度信号の
変化する頻度を抑制する トリガコントロール回路を備え
たことを特徴とするΣΔＡＤ変換器。 - 【請求項２】前記トリガコントロール回路は、前記コン
パレータの出力のアップエッジを検出してトリガ成分信
号ａを発生する信号処理回路Ａと、前記コンパレータの
出力のダウンエッジを検出してトリガ成分信号ｂを発生
する信号処理回路Ｂを、外部から入力されるクロック信
号のタイミングに従って駆動し、これらによって発生す
る前記トリガ成分信号ａとトリガ成分信号ｂのオア信号
を前記フリップフロップのトリガ信号として出力するよ
うに構成されたことを特徴とする請求項１に記載のΣΔ
ＡＤ変換器。 - 【請求項３】前記信号処理回路Ａは、前記コンパレータ
の出力が前記クロック信号のｎクロック分の遅延時間以
内にローからハイに変化した場合、前回のトリガ成分信
号ａの発生から前記ｎクロック分の遅延時間後にトリガ
成分信号ａを発生し、前記コンパレータの出力が前回の
トリガ成分信号ａの発生から前記ｎクロック後にローか
らハイに変化した場合、その直後のクロックタイミング
でトリガ成分信号ａを発生するように構成されたことを
特徴とする請求項２に記載のΣΔＡＤ変換器。 - 【請求項４】前記信号処理回路Ｂは、前記コンパレータ
の出力が前記クロック信号のｎクロック分の遅延時間以
内にハイからローに変化した場合、前回のトリガ成分信
号ｂの発生から前記ｎクロック分の遅延時間後にトリガ
成分信号ｂを発生し、 前記コンパレータの出力が前回のトリガ成分信号ｂの発
生から前記ｎクロック分の遅延時間後にハイからローに
変化した場合、その直後のクロックタイミングでトリガ
成分信号ｂを発生するように構成されたことを特徴とす
る請求項２ に記載のΣΔＡＤ変換器。 - 【請求項５】信号処理回路Ｂは、前記信号処理回路Ａと
同一構成の回路の入力に反転器を付加して構成されたこ
とを特徴とする請求項２に記載のΣΔＡＤ変換器。 - 【請求項６】前記加算器と前記積分器に積分器を追加し
た２次ΣΔＡＤ変換器の場合、１段目の前記積分器の出
力に係数を乗算することを特徴とする請求項１から請求
項５のいずれかに記載のΣΔＡＤ変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03961899A JP3475837B2 (ja) | 1999-02-18 | 1999-02-18 | Σδａｄ変換器 |
| US09/396,930 US6232902B1 (en) | 1998-09-22 | 1999-09-15 | Sigma-delta analog-to-digital converter |
| EP99118606A EP0989678B1 (en) | 1998-09-22 | 1999-09-21 | Sigma-delta analog-to-digital converter |
| DE69928881T DE69928881T2 (de) | 1998-09-22 | 1999-09-21 | Sigma-delta A/D Wandler |
| CNB991203593A CN1210870C (zh) | 1998-09-22 | 1999-09-22 | 西格码－德尔塔模数转换器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03961899A JP3475837B2 (ja) | 1999-02-18 | 1999-02-18 | Σδａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000244323A JP2000244323A (ja) | 2000-09-08 |
| JP3475837B2 true JP3475837B2 (ja) | 2003-12-10 |
Family
ID=12558110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03961899A Expired - Lifetime JP3475837B2 (ja) | 1998-09-22 | 1999-02-18 | Σδａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3475837B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3970266B2 (ja) | 2004-06-23 | 2007-09-05 | 株式会社半導体理工学研究センター | 複素バンドパスδσａｄ変調器、ａｄ変換回路及びディジタル無線受信機 |
| JP3992287B2 (ja) | 2005-06-15 | 2007-10-17 | 株式会社半導体理工学研究センター | 複素バンドパスフィルタ、複素バンドパスδσａｄ変調器、ａｄ変換回路及びデジタル無線受信機 |
| JP4048208B2 (ja) | 2005-07-22 | 2008-02-20 | 株式会社半導体理工学研究センター | バンドパスδσａｄ変調器及びデジタル無線受信機 |
| KR101168339B1 (ko) * | 2007-04-13 | 2012-07-25 | 가부시키가이샤 어드밴티스트 | Ａｄ 변환기 |
| WO2008129949A1 (ja) * | 2007-04-13 | 2008-10-30 | Advantest Corporation | Ａｄ変換器 |
-
1999
- 1999-02-18 JP JP03961899A patent/JP3475837B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000244323A (ja) | 2000-09-08 |
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