JP4584773B2 - 半導体記憶装置 - Google Patents
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Description
本発明の目的は、半導体記憶装置のチップサイズを増大させることなく、記憶回路に基づく冗長機能および外部信号に基づく冗長機能の双方を実現することにある。
本発明に関連する半導体記憶装置では、複数のメモリブロックは、冗長メモリブロックを含む。複数のスイッチ回路は、複数のメモリブロックのうち2つのメモリブロックにそれぞれ接続される。各スイッチ回路は、接続される2つのメモリブロックのいずれか一方のデータ線を外部データ線に接続する。冗長制御回路は、予め不良のメモリブロックを不揮発的に記憶する機能および外部信号に基づいて不良のメモリブロックを記憶する機能を備えた複数のラッチ回路を有する。冗長制御回路は、複数のラッチ回路の出力信号に基づいて複数のスイッチ回路への切換信号を生成する。本発明に関連する半導体記憶装置の好ましい例では、冗長制御回路は、複数のラッチ回路の出力信号をデコードして複数のスイッチ回路への切換信号を生成するデコーダを有する。各スイッチ回路は、互いに隣接する2つのメモリブロック毎に設けられる。
(ステップS11)組み立て作業の前に、テスタ装置によるRAM10の一次テスト(プローブテスト)が実施される。この後、テストフローはステップS12に移行する。
(ステップS12)一次テストによりメモリブロックBLK1〜BLK15のいずれかで不良が検出されたか否かが判定される。一次テストにより不良が検出された場合、テストフローはステップS13に移行する。一次テストにより不良が検出されなかった場合、テストフローはステップS14に移行する。
(ステップS13)一次テストにより不良が検出されたメモリブロックに応じて、ヒューズ回路FC0〜FC3のヒューズFが溶断される(ヒューズ冗長)。例えば、一次テストによりメモリブロックBLK2で不良が検出された場合、ヒューズ回路FC1のヒューズFが溶断される。これにより、製造工程で発生したメモリブロックBLK2の不良が救済される。この後、テストフローはステップS14に移行する。
(ステップS14)組み立て作業の後に、テスタ装置によるRAM10の二次テストが実施され、システムLSI100に対する製造工程でのテストフローは完了する。二次テストによりメモリブロックBLK1〜BLK15のいずれかで不良が検出された場合、そのサンプルは不良品として扱われ、不良が検出されなかった場合、そのサンプルは良品として出荷される。
(ステップS21)テスト制御回路16は、RAM10をテストするためにBIST回路14へのテストイネーブル信号TEを活性化させる。これにより、BIST回路14によるセルフテストが実施される。この後、テストフローはステップS22に移行する。
(ステップS22)テスト制御回路16は、セルフテストで検出された不一致のビットを記憶しているか否かを判定する。すなわち、セルフテストによりメモリブロックBLK1〜BLK15のいずれかで不良が検出されたか否かが判定される。テスト制御回路16が不一致のビットを記憶している場合、テストフローはステップS23に移行する。テスト制御回路16が不一致のビットを記憶していない場合、システムLSI100に対するユーザシステム上でのテストフローは完了する。
(ステップS23)テスト制御回路16は、RAM10への外部ラッチ設定信号LS[3:0]を、記憶している不一致のビットに対応するメモリブロックを示す論理レベルに設定した後、RAM10への外部冗長許可信号EREを活性化させる。これにより、ユーザシステム上で発生したメモリブロックの不良が救済され、システムLSI100に対するユーザシステム上でのテストフローは完了する。このような、ステップS21〜S23で構成されるテストフローは、ユーザシステム上で定期的に実施される。
図10は、外部冗長機能のみを有するRAMの一例を示している。図1および図2で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。RAM10bは、冗長制御回路RCに代えて冗長制御回路RCbを有することを除いて、図1のRAM10と同一である。冗長制御回路RCbは、NAND回路NA1およびヒューズラッチ部FLPに代えてインバータIV0およびラッチ部LPを有することを除いて、図1の冗長制御回路RCと同一である。インバータIV0は、外部冗長許可信号EREを反転させて入力制御信号/ICとしてスリーステート回路TS0〜TS3に出力する。ラッチ部LPは、NAND回路NA0からのリセット信号/RSTとスリーステート回路TS0〜TS3からの外部ラッチ設定信号LS0〜LS3とに基づいて設定されるラッチ出力信号LO0〜LO3を出力する。
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
BLK1〜BLK16 メモリブロック
DLY 遅延回路
F ヒューズ
FC0〜FC3 ヒューズ回路
FLP ヒューズラッチ部
I0〜I4 インバータ
LC0〜LC3 ラッチ回路
MBC メモリブロック制御回路
MC、MC2 メイン制御回路
NA0、NA1 NAND回路
NR NOR回路
OR2〜OR15 OR回路
PD プリデコーダ
Q0 pMOSトランジスタ
Q1、Q2 nMOSトランジスタ
RC 冗長制御回路
SW1〜SW15 スイッチ回路
TS0〜TS3 スリーステート回路
10、20 RAM
12 ユーザ回路
14 BIST回路
14a 制御部
14b セレクタ
14c 比較器
16 テスト制御回路
100 システムLSI
Claims (4)
- 冗長メモリブロックを含む複数のメモリブロックと、
前記メモリブロックのうち2つのメモリブロックにそれぞれ接続され、接続される2つのメモリブロックのいずれか一方のデータ線を外部データ線に接続する複数のスイッチ回路と、
予め不良のメモリブロックを不揮発的に記憶する第1機能および外部信号に基づいて不良のメモリブロックを記憶する第2機能を備えた複数のラッチ回路を有し、前記ラッチ回路の出力信号に基づいて前記スイッチ回路への切換信号を生成する冗長制御回路とを備え、
前記冗長制御回路は、前記ラッチ回路において前記第1機能が使用されているときに前記第2機能の前記外部信号の入力を禁止する禁止回路を備えていることを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記冗長制御回路は、前記ラッチ回路の出力信号をデコードして前記切換信号を生成するデコーダを備えていることを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記各スイッチ回路は、互いに隣接する2つのメモリブロック毎に設けられることを特徴とする半導体記憶装置。 - 複数の通常メモリブロックと、
冗長メモリブロックと、
前記通常メモリブロックのいずれかに不良が存在するとき、アクセスするメモリブロックを選択するための複数ビットの冗長制御信号を、不良の通常メモリブロックを示す論理レベルに設定する冗長制御回路と、
前記冗長制御信号が不良の通常メモリブロックを示すとき、その通常メモリブロックを無効にするとともに前記冗長メモリブロックを有効にする切換回路とを備え、
前記冗長制御回路は、
前記冗長制御信号のビット毎にそれぞれ設けられ、入力ノードで受ける信号の論理レベルを保持し、前記冗長制御信号の対応するビットを、保持している論理レベルに設定する複数のラッチ回路と、
前記ラッチ回路にそれぞれ対応して設けられ、不良の通常メモリブロックを示す論理レベルを予め記憶し、記憶している論理レベルの第1ラッチ設定信号を、対応するラッチ回路の入力ノードに出力する複数の不揮発性記憶回路と、
前記ラッチ回路にそれぞれ対応して設けられ、対応するラッチ回路が保持する論理レベルを変更するための第2ラッチ設定信号を受けて、対応するラッチ回路の入力ノードに出力する複数の入力回路と、
前記不揮発性記憶回路に記憶された前記第1ラッチ設定信号の論理レベルが不良の通常メモリブロックを示すときに不良信号を活性化させる不良信号生成回路と、
前記不良信号の活性化中、前記入力回路による前記第2ラッチ設定信号の出力動作を禁止する禁止回路とを備えていることを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005159321A JP4584773B2 (ja) | 2005-05-31 | 2005-05-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005159321A JP4584773B2 (ja) | 2005-05-31 | 2005-05-31 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006338720A JP2006338720A (ja) | 2006-12-14 |
JP4584773B2 true JP4584773B2 (ja) | 2010-11-24 |
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ID=37559154
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
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JP (1) | JP4584773B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2006338720A (ja) | 2006-12-14 |
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A621 | Written request for application examination |
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A711 | Notification of change in applicant |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100902 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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