JPH0581885A - Romデータによる被制御回路 - Google Patents
Romデータによる被制御回路Info
- Publication number
- JPH0581885A JPH0581885A JP24141991A JP24141991A JPH0581885A JP H0581885 A JPH0581885 A JP H0581885A JP 24141991 A JP24141991 A JP 24141991A JP 24141991 A JP24141991 A JP 24141991A JP H0581885 A JPH0581885 A JP H0581885A
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- Japan
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Abstract
(57)【要約】
【目的】 本発明はROMデータによって制御される被
制御回路に関し、簡易な構成により常温以外の温度にお
いてもまたパッケージされて書込が出来ない状態でも、
消去可能なROMに現在格納されているデータによら
ず、本来そのデータにより制御されるべき被制御回路を
提供することを目的とする。 【構成】 消去可能なROMと、該ROMに格納された
データの読出回路と、該読出回路の出力側に接続され前
記ROMに格納されたデータによって制御される被制御
回路とを具備するROMデータによる被制御回路におい
て、制御信号発生回路を設け、該制御信号発生回路の出
力を前記読出回路に印加し前記ROMの読出データの代
替えデータを得て、該データを前記被制御回路に印加さ
せ、該被制御回路が前記ROMの読出データに対応する
制御を受けることで構成する。
制御回路に関し、簡易な構成により常温以外の温度にお
いてもまたパッケージされて書込が出来ない状態でも、
消去可能なROMに現在格納されているデータによら
ず、本来そのデータにより制御されるべき被制御回路を
提供することを目的とする。 【構成】 消去可能なROMと、該ROMに格納された
データの読出回路と、該読出回路の出力側に接続され前
記ROMに格納されたデータによって制御される被制御
回路とを具備するROMデータによる被制御回路におい
て、制御信号発生回路を設け、該制御信号発生回路の出
力を前記読出回路に印加し前記ROMの読出データの代
替えデータを得て、該データを前記被制御回路に印加さ
せ、該被制御回路が前記ROMの読出データに対応する
制御を受けることで構成する。
Description
【0001】
【産業上の利用分野】本発明はROMの読出データによ
って制御される被制御回路に関する。近年、消去可能な
ROMは各分野において使用されるため、製造時の試験
について充分に検討しておく必要がある。またROMの
読出データによって制御される被制御回路について、R
OMの読出データを常時準備することは複雑であるか
ら、被制御回路のテストを簡易化することが要望される
ようになった。
って制御される被制御回路に関する。近年、消去可能な
ROMは各分野において使用されるため、製造時の試験
について充分に検討しておく必要がある。またROMの
読出データによって制御される被制御回路について、R
OMの読出データを常時準備することは複雑であるか
ら、被制御回路のテストを簡易化することが要望される
ようになった。
【0002】
【従来の技術】消去可能なROM装置は、ROM構成の
メモリであってROMライタなどにより書込んだもので
あっても、格納データを一旦消去し、再度書込みが出来
るようになっている。またEPROMであっても同様の
ことが言えるが、消去状態にてパッケージに封入した後
は、紫外線照射が出来ないため一般にOTPROM(on
e time programableROM)と呼ばれる製品となる。消
去可能なROMへの書込みは、一般に室温でのみ保証さ
れ、高温・低温では保証されない。ROMを搭載したマ
イクロコントローラはその製品の試験において、まず室
温で書込みをして試験を行い、その後に高温・低温で試
験をしていた。
メモリであってROMライタなどにより書込んだもので
あっても、格納データを一旦消去し、再度書込みが出来
るようになっている。またEPROMであっても同様の
ことが言えるが、消去状態にてパッケージに封入した後
は、紫外線照射が出来ないため一般にOTPROM(on
e time programableROM)と呼ばれる製品となる。消
去可能なROMへの書込みは、一般に室温でのみ保証さ
れ、高温・低温では保証されない。ROMを搭載したマ
イクロコントローラはその製品の試験において、まず室
温で書込みをして試験を行い、その後に高温・低温で試
験をしていた。
【0003】図3に示す回路は、従来の消去可能なRO
Mを用いた被制御回路を示す図である。図3において、
1は消去可能なROMセル、2は選択線、3はセンス増
幅器、4は書込み制御信号端子、5は書込み用電源、6
は読出し制御信号端子、7は切換スイッチ回路、8,9
はスイッチ素子で、それぞれN型,P型MOSトランジ
スタ素子を組にして両端子を取り出したもの、10,1
1は信号源A,B、12は信号出力端子Cを示す。RO
Mセル1の読出し試験のとき、セル1の状態を読出した
信号は、読出し制御信号を端子6に印加してFETを開
けば、センス増幅器3を経由して、読出した信号は切換
スイッチ回路7に直ぐ到達する。ROMセル1に書込み
がされているときは、例えば端子C12に信号源A10
の出力が、逆に書込まれてないときは端子12に信号源
B11の出力が得られる。即ち、CにA或いはBの信号
を得るには、ROMセル1を消去したり、書込んだりし
て、その上でCにAが出る状態と、CにBが出る状態と
の2つの状態においてそれぞれ試験を行う必要がある。
Mを用いた被制御回路を示す図である。図3において、
1は消去可能なROMセル、2は選択線、3はセンス増
幅器、4は書込み制御信号端子、5は書込み用電源、6
は読出し制御信号端子、7は切換スイッチ回路、8,9
はスイッチ素子で、それぞれN型,P型MOSトランジ
スタ素子を組にして両端子を取り出したもの、10,1
1は信号源A,B、12は信号出力端子Cを示す。RO
Mセル1の読出し試験のとき、セル1の状態を読出した
信号は、読出し制御信号を端子6に印加してFETを開
けば、センス増幅器3を経由して、読出した信号は切換
スイッチ回路7に直ぐ到達する。ROMセル1に書込み
がされているときは、例えば端子C12に信号源A10
の出力が、逆に書込まれてないときは端子12に信号源
B11の出力が得られる。即ち、CにA或いはBの信号
を得るには、ROMセル1を消去したり、書込んだりし
て、その上でCにAが出る状態と、CにBが出る状態と
の2つの状態においてそれぞれ試験を行う必要がある。
【0004】次に環境温度を高・低温に変化させて試験
を行う場合は、一度常温にて消去/書込みして環境温度
変化をさせてから試験を行う必要がある。
を行う場合は、一度常温にて消去/書込みして環境温度
変化をさせてから試験を行う必要がある。
【0005】
【発明が解決しようとする課題】消去可能なROMはま
た書込むことも可能であるから、環境温度の変化と消去
・書込を行うことは極めて長時間を要することとなっ
た。即ち、再書込を行うときは、環境温度を常温に戻し
てから書込みを行って、次に環境温度を変化させて試験
を行う必要があった。そのため出荷試験において、非常
に時間を費やす欠点を持っていた。
た書込むことも可能であるから、環境温度の変化と消去
・書込を行うことは極めて長時間を要することとなっ
た。即ち、再書込を行うときは、環境温度を常温に戻し
てから書込みを行って、次に環境温度を変化させて試験
を行う必要があった。そのため出荷試験において、非常
に時間を費やす欠点を持っていた。
【0006】また消去可能なROMを消去状態でパッケ
ージするとOPTROMとなり、そのとき一度書込みを
実施すると以後消去することが出来ないから、OPTR
OMMは消去状態でのみしか試験が出来ない。本来は消
去・書込みを繰り返しながら試験の出来ることが理想的
であるが、その消去可能なROMがパッケージされてい
て書込みがされた状態では、その後の応用が出来ない。
ージするとOPTROMとなり、そのとき一度書込みを
実施すると以後消去することが出来ないから、OPTR
OMMは消去状態でのみしか試験が出来ない。本来は消
去・書込みを繰り返しながら試験の出来ることが理想的
であるが、その消去可能なROMがパッケージされてい
て書込みがされた状態では、その後の応用が出来ない。
【0007】本発明の目的は前述の欠点を改善し、簡易
な構成により、常温以外の温度においても、またパッケ
ージされて書込ができない状態でも、消去可能なROM
に現在格納されているデータによらず、本来そのデータ
により制御されるべき被制御回路を提供することにあ
る。
な構成により、常温以外の温度においても、またパッケ
ージされて書込ができない状態でも、消去可能なROM
に現在格納されているデータによらず、本来そのデータ
により制御されるべき被制御回路を提供することにあ
る。
【0008】
【課題を解決するための手段】図1は本発明の原理構成
を示す図である。図1において、13は消去可能なRO
M、14はROMデータの読出回路、15は被制御回
路、16は制御信号発生回路を示す。
を示す図である。図1において、13は消去可能なRO
M、14はROMデータの読出回路、15は被制御回
路、16は制御信号発生回路を示す。
【0009】消去可能なROM13と、該ROM13に
格納されたデータの読出回路14と、該読出回路14の
出力側に接続され前記ROM13に格納されたデータに
よって制御される被制御回路15とを具備するROMデ
ータによる被制御回路において、本発明は下記の構成と
する。即ち、制御信号発生回路16を設け、該制御信号
発生回路16の出力を前記読出回路14に印加し、前記
ROM13の読出データの代替えデータを得て、該デー
タを前記被制御回路15に印加させ、該被制御回路15
が前記ROM13の読出データに対応する制御を受ける
ことで構成する。
格納されたデータの読出回路14と、該読出回路14の
出力側に接続され前記ROM13に格納されたデータに
よって制御される被制御回路15とを具備するROMデ
ータによる被制御回路において、本発明は下記の構成と
する。即ち、制御信号発生回路16を設け、該制御信号
発生回路16の出力を前記読出回路14に印加し、前記
ROM13の読出データの代替えデータを得て、該デー
タを前記被制御回路15に印加させ、該被制御回路15
が前記ROM13の読出データに対応する制御を受ける
ことで構成する。
【0010】
【作用】消去可能なROM13のデータを読出回路14
を経由させず、本発明においては制御信号発生回路16
の出力を読出回路14に印加する。読出回路14に制御
信号発生回路16の出力が印加されたとき、読出回路1
4の出力にはROM13のデータの代替えデータが得ら
れる。印加がないときは読出回路14の出力としてRO
M13のデータがそのまま被制御回路15に印加され
る。そのため被制御回路15の制御には前記ROM13
のデータまたはその代替えデータを得ることになるか
ら、ROM13内へのデータ書込の有無と被制御回路1
5の動作の適否について、簡易確実に試験することが出
来る。
を経由させず、本発明においては制御信号発生回路16
の出力を読出回路14に印加する。読出回路14に制御
信号発生回路16の出力が印加されたとき、読出回路1
4の出力にはROM13のデータの代替えデータが得ら
れる。印加がないときは読出回路14の出力としてRO
M13のデータがそのまま被制御回路15に印加され
る。そのため被制御回路15の制御には前記ROM13
のデータまたはその代替えデータを得ることになるか
ら、ROM13内へのデータ書込の有無と被制御回路1
5の動作の適否について、簡易確実に試験することが出
来る。
【0011】
【実施例】図2は本発明の実施例として読出回路14と
被制御回路16を具体的に示す図である。図2におい
て、3はセンス増幅器、6は読出制御信号端子、12は
出力信号端子、13はEPROMを全体的に示すもの、
14は読出回路、15は出力選択回路で従来技術におけ
る切換スイッチ回路7と同様のものを示す。16は制御
信号発生回路、17はノア回路、18はFET、19は
インバータを示す。
被制御回路16を具体的に示す図である。図2におい
て、3はセンス増幅器、6は読出制御信号端子、12は
出力信号端子、13はEPROMを全体的に示すもの、
14は読出回路、15は出力選択回路で従来技術におけ
る切換スイッチ回路7と同様のものを示す。16は制御
信号発生回路、17はノア回路、18はFET、19は
インバータを示す。
【0012】読出制御信号端子6に印加された信号によ
りFET18を開けばEPROM13の読出信号はセン
ス増幅器3により増幅され、インバータ19を介してノ
ア回路17の一方の端子に到り例えば“0”とする。こ
の信号はEPROM13において非書込状態(或いはデ
ータ消去状態)とする。制御信号発生回路16から
“1”の信号がノア回路17の他方の端子に印加される
と、ノア回路17の出力は“0”となり、例えば端子1
0と12が接続される状態となる。
りFET18を開けばEPROM13の読出信号はセン
ス増幅器3により増幅され、インバータ19を介してノ
ア回路17の一方の端子に到り例えば“0”とする。こ
の信号はEPROM13において非書込状態(或いはデ
ータ消去状態)とする。制御信号発生回路16から
“1”の信号がノア回路17の他方の端子に印加される
と、ノア回路17の出力は“0”となり、例えば端子1
0と12が接続される状態となる。
【0013】次にEPROM13の状態が非書込で変化
がなくても、制御信号発生回路16から“0”の信号が
ノア回路17の他方の端子に印加されると、ノア回路1
7の出力は“1”となり、端子11と12が接続され
る。
がなくても、制御信号発生回路16から“0”の信号が
ノア回路17の他方の端子に印加されると、ノア回路1
7の出力は“1”となり、端子11と12が接続され
る。
【0014】逆に、EPROM13の状態が「書込」で
あれば、ノア回路17の一方の端子に“1”が印加され
るので、他方の端子に制御信号発生回路16から印加さ
れる“1”または“0”に関係なく、端子12から見て
接続される端子は10のままである。
あれば、ノア回路17の一方の端子に“1”が印加され
るので、他方の端子に制御信号発生回路16から印加さ
れる“1”または“0”に関係なく、端子12から見て
接続される端子は10のままである。
【0015】実際にユーザが使用する場合は、制御信号
発生回路16から“0”を印加するようになっている
と、EPROM13の状態が「書込」「非書込」によっ
て接続される端子は変化することとなる。
発生回路16から“0”を印加するようになっている
と、EPROM13の状態が「書込」「非書込」によっ
て接続される端子は変化することとなる。
【0016】以上の説明は消去可能なROMとしてEP
ROMについて説明したが、他の種類のものであっても
良い。
ROMについて説明したが、他の種類のものであっても
良い。
【0017】
【発明の効果】このようにして本発明によると、消去可
能なROMを構成する回路について、常温におけるデー
タ書込・出力選択回路の動作試験が終了した後は、消去
可能なROMがなくてもデータ書込みをしない状態のR
OMを使用し、読出回路と被制御回路についての高・低
温動作試験を行うことが出来る。またOPTROMのよ
うにユーザに渡るときデータの消去状態にあれば、その
ROMのみを使用し、出力選択回路15の動作を試験す
るとき、制御信号発生回路16からの信号を読出回路1
4へ送ることにより、出力選択回路15の出力変化の有
無により、出力選択回路15の動作試験ができる。即
ち、消去可能なROMがなくても、制御信号発生回路1
6によって被制御回路15の動作試験ができることとな
る。
能なROMを構成する回路について、常温におけるデー
タ書込・出力選択回路の動作試験が終了した後は、消去
可能なROMがなくてもデータ書込みをしない状態のR
OMを使用し、読出回路と被制御回路についての高・低
温動作試験を行うことが出来る。またOPTROMのよ
うにユーザに渡るときデータの消去状態にあれば、その
ROMのみを使用し、出力選択回路15の動作を試験す
るとき、制御信号発生回路16からの信号を読出回路1
4へ送ることにより、出力選択回路15の出力変化の有
無により、出力選択回路15の動作試験ができる。即
ち、消去可能なROMがなくても、制御信号発生回路1
6によって被制御回路15の動作試験ができることとな
る。
【図1】本発明の原理構成を示す図である。
【図2】本発明の実施例の構成を示す図である。
【図3】ROMデータによる被制御回路の従来技術を示
す図である。
す図である。
13 消去可能なROM 14 読出回路 15 出力選択回路 16 被制御回路
Claims (1)
- 【請求項1】 消去可能なROM(13)と、該ROM(13)
に格納されたデータの読出回路(14)と、該読出回路(14)
の出力側に接続され前記ROM(13)に格納されたデータ
によって制御される被制御回路(15)とを具備するROM
データによる被制御回路において、 制御信号発生回路(16)を設け、 該制御信号発生回路(16)の出力を前記読出回路(14)に印
加し前記ROM(13)の読出しデータの代替えデータを得
て、該データを前記被制御回路(15)に印加させ、該被制
御回路(15)が前記ROM(13)の読出データに対応する制
御を受けることを特徴とするROMデータによる被制御
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24141991A JPH0581885A (ja) | 1991-09-20 | 1991-09-20 | Romデータによる被制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24141991A JPH0581885A (ja) | 1991-09-20 | 1991-09-20 | Romデータによる被制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0581885A true JPH0581885A (ja) | 1993-04-02 |
Family
ID=17074016
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24141991A Pending JPH0581885A (ja) | 1991-09-20 | 1991-09-20 | Romデータによる被制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0581885A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08227595A (ja) * | 1994-08-26 | 1996-09-03 | Sgs Thomson Microelectron Ltd | 集積回路装置および集積回路装置を試験する方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03157897A (ja) * | 1989-11-16 | 1991-07-05 | Toshiba Corp | 半導体記憶装置の冗長回路 |
JPH03176681A (ja) * | 1989-09-29 | 1991-07-31 | Sgs Thomson Microelectron Inc | Icデバイス |
JPH05198683A (ja) * | 1991-08-20 | 1993-08-06 | Internatl Business Mach Corp <Ibm> | ラッチ支援ヒューズテスト回路及びラッチ支援ヒューズテスト方法 |
-
1991
- 1991-09-20 JP JP24141991A patent/JPH0581885A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03176681A (ja) * | 1989-09-29 | 1991-07-31 | Sgs Thomson Microelectron Inc | Icデバイス |
JPH03157897A (ja) * | 1989-11-16 | 1991-07-05 | Toshiba Corp | 半導体記憶装置の冗長回路 |
JPH05198683A (ja) * | 1991-08-20 | 1993-08-06 | Internatl Business Mach Corp <Ibm> | ラッチ支援ヒューズテスト回路及びラッチ支援ヒューズテスト方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08227595A (ja) * | 1994-08-26 | 1996-09-03 | Sgs Thomson Microelectron Ltd | 集積回路装置および集積回路装置を試験する方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970722 |