JPH0581885A - Ｒｏｍデータによる被制御回路 - Google Patents
Ｒｏｍデータによる被制御回路Info
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- JPH0581885A JPH0581885A JP24141991A JP24141991A JPH0581885A JP H0581885 A JPH0581885 A JP H0581885A JP 24141991 A JP24141991 A JP 24141991A JP 24141991 A JP24141991 A JP 24141991A JP H0581885 A JPH0581885 A JP H0581885A
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Abstract
(57)【要約】
【目的】 本発明はＲＯＭデータによって制御される被
制御回路に関し、簡易な構成により常温以外の温度にお
いてもまたパッケージされて書込が出来ない状態でも、
消去可能なＲＯＭに現在格納されているデータによら
ず、本来そのデータにより制御されるべき被制御回路を
提供することを目的とする。 【構成】 消去可能なＲＯＭと、該ＲＯＭに格納された
データの読出回路と、該読出回路の出力側に接続され前
記ＲＯＭに格納されたデータによって制御される被制御
回路とを具備するＲＯＭデータによる被制御回路におい
て、制御信号発生回路を設け、該制御信号発生回路の出
力を前記読出回路に印加し前記ＲＯＭの読出データの代
替えデータを得て、該データを前記被制御回路に印加さ
せ、該被制御回路が前記ＲＯＭの読出データに対応する
制御を受けることで構成する。
制御回路に関し、簡易な構成により常温以外の温度にお
いてもまたパッケージされて書込が出来ない状態でも、
消去可能なＲＯＭに現在格納されているデータによら
ず、本来そのデータにより制御されるべき被制御回路を
提供することを目的とする。 【構成】 消去可能なＲＯＭと、該ＲＯＭに格納された
データの読出回路と、該読出回路の出力側に接続され前
記ＲＯＭに格納されたデータによって制御される被制御
回路とを具備するＲＯＭデータによる被制御回路におい
て、制御信号発生回路を設け、該制御信号発生回路の出
力を前記読出回路に印加し前記ＲＯＭの読出データの代
替えデータを得て、該データを前記被制御回路に印加さ
せ、該被制御回路が前記ＲＯＭの読出データに対応する
制御を受けることで構成する。
Description
【０００１】
【産業上の利用分野】本発明はＲＯＭの読出データによ
って制御される被制御回路に関する。近年、消去可能な
ＲＯＭは各分野において使用されるため、製造時の試験
について充分に検討しておく必要がある。またＲＯＭの
読出データによって制御される被制御回路について、Ｒ
ＯＭの読出データを常時準備することは複雑であるか
ら、被制御回路のテストを簡易化することが要望される
ようになった。
って制御される被制御回路に関する。近年、消去可能な
ＲＯＭは各分野において使用されるため、製造時の試験
について充分に検討しておく必要がある。またＲＯＭの
読出データによって制御される被制御回路について、Ｒ
ＯＭの読出データを常時準備することは複雑であるか
ら、被制御回路のテストを簡易化することが要望される
ようになった。
【０００２】
【従来の技術】消去可能なＲＯＭ装置は、ＲＯＭ構成の
メモリであってＲＯＭライタなどにより書込んだもので
あっても、格納データを一旦消去し、再度書込みが出来
るようになっている。またＥＰＲＯＭであっても同様の
ことが言えるが、消去状態にてパッケージに封入した後
は、紫外線照射が出来ないため一般にＯＴＰＲＯＭ（on
e time programableＲＯＭ）と呼ばれる製品となる。消
去可能なＲＯＭへの書込みは、一般に室温でのみ保証さ
れ、高温・低温では保証されない。ＲＯＭを搭載したマ
イクロコントローラはその製品の試験において、まず室
温で書込みをして試験を行い、その後に高温・低温で試
験をしていた。
メモリであってＲＯＭライタなどにより書込んだもので
あっても、格納データを一旦消去し、再度書込みが出来
るようになっている。またＥＰＲＯＭであっても同様の
ことが言えるが、消去状態にてパッケージに封入した後
は、紫外線照射が出来ないため一般にＯＴＰＲＯＭ（on
e time programableＲＯＭ）と呼ばれる製品となる。消
去可能なＲＯＭへの書込みは、一般に室温でのみ保証さ
れ、高温・低温では保証されない。ＲＯＭを搭載したマ
イクロコントローラはその製品の試験において、まず室
温で書込みをして試験を行い、その後に高温・低温で試
験をしていた。
【０００３】図３に示す回路は、従来の消去可能なＲＯ
Ｍを用いた被制御回路を示す図である。図３において、
１は消去可能なＲＯＭセル、２は選択線、３はセンス増
幅器、４は書込み制御信号端子、５は書込み用電源、６
は読出し制御信号端子、７は切換スイッチ回路、８，９
はスイッチ素子で、それぞれＮ型，Ｐ型ＭＯＳトランジ
スタ素子を組にして両端子を取り出したもの、１０，１
１は信号源Ａ，Ｂ、１２は信号出力端子Ｃを示す。ＲＯ
Ｍセル１の読出し試験のとき、セル１の状態を読出した
信号は、読出し制御信号を端子６に印加してＦＥＴを開
けば、センス増幅器３を経由して、読出した信号は切換
スイッチ回路７に直ぐ到達する。ＲＯＭセル１に書込み
がされているときは、例えば端子Ｃ１２に信号源Ａ１０
の出力が、逆に書込まれてないときは端子１２に信号源
Ｂ１１の出力が得られる。即ち、ＣにＡ或いはＢの信号
を得るには、ＲＯＭセル１を消去したり、書込んだりし
て、その上でＣにＡが出る状態と、ＣにＢが出る状態と
の２つの状態においてそれぞれ試験を行う必要がある。
Ｍを用いた被制御回路を示す図である。図３において、
１は消去可能なＲＯＭセル、２は選択線、３はセンス増
幅器、４は書込み制御信号端子、５は書込み用電源、６
は読出し制御信号端子、７は切換スイッチ回路、８，９
はスイッチ素子で、それぞれＮ型，Ｐ型ＭＯＳトランジ
スタ素子を組にして両端子を取り出したもの、１０，１
１は信号源Ａ，Ｂ、１２は信号出力端子Ｃを示す。ＲＯ
Ｍセル１の読出し試験のとき、セル１の状態を読出した
信号は、読出し制御信号を端子６に印加してＦＥＴを開
けば、センス増幅器３を経由して、読出した信号は切換
スイッチ回路７に直ぐ到達する。ＲＯＭセル１に書込み
がされているときは、例えば端子Ｃ１２に信号源Ａ１０
の出力が、逆に書込まれてないときは端子１２に信号源
Ｂ１１の出力が得られる。即ち、ＣにＡ或いはＢの信号
を得るには、ＲＯＭセル１を消去したり、書込んだりし
て、その上でＣにＡが出る状態と、ＣにＢが出る状態と
の２つの状態においてそれぞれ試験を行う必要がある。
【０００４】次に環境温度を高・低温に変化させて試験
を行う場合は、一度常温にて消去／書込みして環境温度
変化をさせてから試験を行う必要がある。
を行う場合は、一度常温にて消去／書込みして環境温度
変化をさせてから試験を行う必要がある。
【０００５】
【発明が解決しようとする課題】消去可能なＲＯＭはま
た書込むことも可能であるから、環境温度の変化と消去
・書込を行うことは極めて長時間を要することとなっ
た。即ち、再書込を行うときは、環境温度を常温に戻し
てから書込みを行って、次に環境温度を変化させて試験
を行う必要があった。そのため出荷試験において、非常
に時間を費やす欠点を持っていた。
た書込むことも可能であるから、環境温度の変化と消去
・書込を行うことは極めて長時間を要することとなっ
た。即ち、再書込を行うときは、環境温度を常温に戻し
てから書込みを行って、次に環境温度を変化させて試験
を行う必要があった。そのため出荷試験において、非常
に時間を費やす欠点を持っていた。
【０００６】また消去可能なＲＯＭを消去状態でパッケ
ージするとＯＰＴＲＯＭとなり、そのとき一度書込みを
実施すると以後消去することが出来ないから、ＯＰＴＲ
ＯＭＭは消去状態でのみしか試験が出来ない。本来は消
去・書込みを繰り返しながら試験の出来ることが理想的
であるが、その消去可能なＲＯＭがパッケージされてい
て書込みがされた状態では、その後の応用が出来ない。
ージするとＯＰＴＲＯＭとなり、そのとき一度書込みを
実施すると以後消去することが出来ないから、ＯＰＴＲ
ＯＭＭは消去状態でのみしか試験が出来ない。本来は消
去・書込みを繰り返しながら試験の出来ることが理想的
であるが、その消去可能なＲＯＭがパッケージされてい
て書込みがされた状態では、その後の応用が出来ない。
【０００７】本発明の目的は前述の欠点を改善し、簡易
な構成により、常温以外の温度においても、またパッケ
ージされて書込ができない状態でも、消去可能なＲＯＭ
に現在格納されているデータによらず、本来そのデータ
により制御されるべき被制御回路を提供することにあ
る。
な構成により、常温以外の温度においても、またパッケ
ージされて書込ができない状態でも、消去可能なＲＯＭ
に現在格納されているデータによらず、本来そのデータ
により制御されるべき被制御回路を提供することにあ
る。
【０００８】
【課題を解決するための手段】図１は本発明の原理構成
を示す図である。図１において、１３は消去可能なＲＯ
Ｍ、１４はＲＯＭデータの読出回路、１５は被制御回
路、１６は制御信号発生回路を示す。
を示す図である。図１において、１３は消去可能なＲＯ
Ｍ、１４はＲＯＭデータの読出回路、１５は被制御回
路、１６は制御信号発生回路を示す。
【０００９】消去可能なＲＯＭ１３と、該ＲＯＭ１３に
格納されたデータの読出回路１４と、該読出回路１４の
出力側に接続され前記ＲＯＭ１３に格納されたデータに
よって制御される被制御回路１５とを具備するＲＯＭデ
ータによる被制御回路において、本発明は下記の構成と
する。即ち、制御信号発生回路１６を設け、該制御信号
発生回路１６の出力を前記読出回路１４に印加し、前記
ＲＯＭ１３の読出データの代替えデータを得て、該デー
タを前記被制御回路１５に印加させ、該被制御回路１５
が前記ＲＯＭ１３の読出データに対応する制御を受ける
ことで構成する。
格納されたデータの読出回路１４と、該読出回路１４の
出力側に接続され前記ＲＯＭ１３に格納されたデータに
よって制御される被制御回路１５とを具備するＲＯＭデ
ータによる被制御回路において、本発明は下記の構成と
する。即ち、制御信号発生回路１６を設け、該制御信号
発生回路１６の出力を前記読出回路１４に印加し、前記
ＲＯＭ１３の読出データの代替えデータを得て、該デー
タを前記被制御回路１５に印加させ、該被制御回路１５
が前記ＲＯＭ１３の読出データに対応する制御を受ける
ことで構成する。
【００１０】
【作用】消去可能なＲＯＭ１３のデータを読出回路１４
を経由させず、本発明においては制御信号発生回路１６
の出力を読出回路１４に印加する。読出回路１４に制御
信号発生回路１６の出力が印加されたとき、読出回路１
４の出力にはＲＯＭ１３のデータの代替えデータが得ら
れる。印加がないときは読出回路１４の出力としてＲＯ
Ｍ１３のデータがそのまま被制御回路１５に印加され
る。そのため被制御回路１５の制御には前記ＲＯＭ１３
のデータまたはその代替えデータを得ることになるか
ら、ＲＯＭ１３内へのデータ書込の有無と被制御回路１
５の動作の適否について、簡易確実に試験することが出
来る。
を経由させず、本発明においては制御信号発生回路１６
の出力を読出回路１４に印加する。読出回路１４に制御
信号発生回路１６の出力が印加されたとき、読出回路１
４の出力にはＲＯＭ１３のデータの代替えデータが得ら
れる。印加がないときは読出回路１４の出力としてＲＯ
Ｍ１３のデータがそのまま被制御回路１５に印加され
る。そのため被制御回路１５の制御には前記ＲＯＭ１３
のデータまたはその代替えデータを得ることになるか
ら、ＲＯＭ１３内へのデータ書込の有無と被制御回路１
５の動作の適否について、簡易確実に試験することが出
来る。
【００１１】
【実施例】図２は本発明の実施例として読出回路１４と
被制御回路１６を具体的に示す図である。図２におい
て、３はセンス増幅器、６は読出制御信号端子、１２は
出力信号端子、１３はＥＰＲＯＭを全体的に示すもの、
１４は読出回路、１５は出力選択回路で従来技術におけ
る切換スイッチ回路７と同様のものを示す。１６は制御
信号発生回路、１７はノア回路、１８はＦＥＴ、１９は
インバータを示す。
被制御回路１６を具体的に示す図である。図２におい
て、３はセンス増幅器、６は読出制御信号端子、１２は
出力信号端子、１３はＥＰＲＯＭを全体的に示すもの、
１４は読出回路、１５は出力選択回路で従来技術におけ
る切換スイッチ回路７と同様のものを示す。１６は制御
信号発生回路、１７はノア回路、１８はＦＥＴ、１９は
インバータを示す。
【００１２】読出制御信号端子６に印加された信号によ
りＦＥＴ１８を開けばＥＰＲＯＭ１３の読出信号はセン
ス増幅器３により増幅され、インバータ１９を介してノ
ア回路１７の一方の端子に到り例えば“０”とする。こ
の信号はＥＰＲＯＭ１３において非書込状態（或いはデ
ータ消去状態）とする。制御信号発生回路１６から
“１”の信号がノア回路１７の他方の端子に印加される
と、ノア回路１７の出力は“０”となり、例えば端子１
０と１２が接続される状態となる。
りＦＥＴ１８を開けばＥＰＲＯＭ１３の読出信号はセン
ス増幅器３により増幅され、インバータ１９を介してノ
ア回路１７の一方の端子に到り例えば“０”とする。こ
の信号はＥＰＲＯＭ１３において非書込状態（或いはデ
ータ消去状態）とする。制御信号発生回路１６から
“１”の信号がノア回路１７の他方の端子に印加される
と、ノア回路１７の出力は“０”となり、例えば端子１
０と１２が接続される状態となる。
【００１３】次にＥＰＲＯＭ１３の状態が非書込で変化
がなくても、制御信号発生回路１６から“０”の信号が
ノア回路１７の他方の端子に印加されると、ノア回路１
７の出力は“１”となり、端子１１と１２が接続され
る。
がなくても、制御信号発生回路１６から“０”の信号が
ノア回路１７の他方の端子に印加されると、ノア回路１
７の出力は“１”となり、端子１１と１２が接続され
る。
【００１４】逆に、ＥＰＲＯＭ１３の状態が「書込」で
あれば、ノア回路１７の一方の端子に“１”が印加され
るので、他方の端子に制御信号発生回路１６から印加さ
れる“１”または“０”に関係なく、端子１２から見て
接続される端子は１０のままである。
あれば、ノア回路１７の一方の端子に“１”が印加され
るので、他方の端子に制御信号発生回路１６から印加さ
れる“１”または“０”に関係なく、端子１２から見て
接続される端子は１０のままである。
【００１５】実際にユーザが使用する場合は、制御信号
発生回路１６から“０”を印加するようになっている
と、ＥＰＲＯＭ１３の状態が「書込」「非書込」によっ
て接続される端子は変化することとなる。
発生回路１６から“０”を印加するようになっている
と、ＥＰＲＯＭ１３の状態が「書込」「非書込」によっ
て接続される端子は変化することとなる。
【００１６】以上の説明は消去可能なＲＯＭとしてＥＰ
ＲＯＭについて説明したが、他の種類のものであっても
良い。
ＲＯＭについて説明したが、他の種類のものであっても
良い。
【００１７】
【発明の効果】このようにして本発明によると、消去可
能なＲＯＭを構成する回路について、常温におけるデー
タ書込・出力選択回路の動作試験が終了した後は、消去
可能なＲＯＭがなくてもデータ書込みをしない状態のＲ
ＯＭを使用し、読出回路と被制御回路についての高・低
温動作試験を行うことが出来る。またＯＰＴＲＯＭのよ
うにユーザに渡るときデータの消去状態にあれば、その
ＲＯＭのみを使用し、出力選択回路１５の動作を試験す
るとき、制御信号発生回路１６からの信号を読出回路１
４へ送ることにより、出力選択回路１５の出力変化の有
無により、出力選択回路１５の動作試験ができる。即
ち、消去可能なＲＯＭがなくても、制御信号発生回路１
６によって被制御回路１５の動作試験ができることとな
る。
能なＲＯＭを構成する回路について、常温におけるデー
タ書込・出力選択回路の動作試験が終了した後は、消去
可能なＲＯＭがなくてもデータ書込みをしない状態のＲ
ＯＭを使用し、読出回路と被制御回路についての高・低
温動作試験を行うことが出来る。またＯＰＴＲＯＭのよ
うにユーザに渡るときデータの消去状態にあれば、その
ＲＯＭのみを使用し、出力選択回路１５の動作を試験す
るとき、制御信号発生回路１６からの信号を読出回路１
４へ送ることにより、出力選択回路１５の出力変化の有
無により、出力選択回路１５の動作試験ができる。即
ち、消去可能なＲＯＭがなくても、制御信号発生回路１
６によって被制御回路１５の動作試験ができることとな
る。
【図１】本発明の原理構成を示す図である。
【図２】本発明の実施例の構成を示す図である。
【図３】ＲＯＭデータによる被制御回路の従来技術を示
す図である。
す図である。
１３ 消去可能なＲＯＭ １４ 読出回路 １５ 出力選択回路 １６ 被制御回路
Claims (1)
- 【請求項１】 消去可能なＲＯＭ(13)と、該ＲＯＭ(13)
に格納されたデータの読出回路(14)と、該読出回路(14)
の出力側に接続され前記ＲＯＭ(13)に格納されたデータ
によって制御される被制御回路(15)とを具備するＲＯＭ
データによる被制御回路において、 制御信号発生回路(16)を設け、 該制御信号発生回路(16)の出力を前記読出回路(14)に印
加し前記ＲＯＭ(13)の読出しデータの代替えデータを得
て、該データを前記被制御回路(15)に印加させ、該被制
御回路(15)が前記ＲＯＭ(13)の読出データに対応する制
御を受けることを特徴とするＲＯＭデータによる被制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24141991A JPH0581885A (ja) | 1991-09-20 | 1991-09-20 | Ｒｏｍデータによる被制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24141991A JPH0581885A (ja) | 1991-09-20 | 1991-09-20 | Ｒｏｍデータによる被制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581885A true JPH0581885A (ja) | 1993-04-02 |
Family
ID=17074016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24141991A Pending JPH0581885A (ja) | 1991-09-20 | 1991-09-20 | Ｒｏｍデータによる被制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581885A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08227595A (ja) * | 1994-08-26 | 1996-09-03 | Sgs Thomson Microelectron Ltd | 集積回路装置および集積回路装置を試験する方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03157897A (ja) * | 1989-11-16 | 1991-07-05 | Toshiba Corp | 半導体記憶装置の冗長回路 |
| JPH03176681A (ja) * | 1989-09-29 | 1991-07-31 | Sgs Thomson Microelectron Inc | Ｉｃデバイス |
| JPH05198683A (ja) * | 1991-08-20 | 1993-08-06 | Internatl Business Mach Corp <Ibm> | ラッチ支援ヒューズテスト回路及びラッチ支援ヒューズテスト方法 |
-
1991
- 1991-09-20 JP JP24141991A patent/JPH0581885A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03176681A (ja) * | 1989-09-29 | 1991-07-31 | Sgs Thomson Microelectron Inc | Ｉｃデバイス |
| JPH03157897A (ja) * | 1989-11-16 | 1991-07-05 | Toshiba Corp | 半導体記憶装置の冗長回路 |
| JPH05198683A (ja) * | 1991-08-20 | 1993-08-06 | Internatl Business Mach Corp <Ibm> | ラッチ支援ヒューズテスト回路及びラッチ支援ヒューズテスト方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08227595A (ja) * | 1994-08-26 | 1996-09-03 | Sgs Thomson Microelectron Ltd | 集積回路装置および集積回路装置を試験する方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970722 |