KR950014802B1

KR950014802B1 - 불휘발성 반도체 메모리 장치

Info

Publication number: KR950014802B1
Application number: KR1019920025605A
Authority: KR
Inventors: 기요까즈 하시모또
Original assignee: 닛본덴기 가부시끼가이샤; 세끼모또 타다히로
Priority date: 1991-12-27
Filing date: 1992-12-26
Publication date: 1995-12-14
Also published as: US5329488A; KR930014612A; EP0549193A2; EP0549193B1; JP2738195B2; DE69230281D1; DE69230281T2; JPH05182491A; EP0549193A3

Abstract

내용 없음.

Description

불휘발성 반도체 메모리 장치

제1도는 종래의 반도체 메모리 장치를 부분적인 블럭 형태로 도시한 회로도.

제2도는 종래의 플래시 EEPROM의 블럭도.

제3도는 주 메모리 셀 매트릭스의 디지트 라인을 용장(redundant) 메모리 셀 매트릭스의 디지트 라인으로 치환하기 위한 제2도에 도시된 플래시 EEPROM내의 제어 회로의 블럭도.

제4도는 본 발명의 제1실시예에 따른 플래시 EEPROM형태의 반도체 메모리 장치의 블럭도.

제5도는 주 메모리 셀 매트릭스의 디지트 라인을 용장 메모리 셀 매트릭스의 디지트 라인으로 치환하기 위한 제4도에 도시된 플래시 EEPROM내의 제어 회로의 블럭도.

제6도는 본 발명의 제2실시예에 따른 플래시 EEPROM형태의 반도체 메모리 장치의 블럭도.

* 도면의 주요부분에 대한 부호의 설명

CS : 공통 소스 단자 D_1N: 데이타 입력 라인

D₁₁₁: 디지트 라인 INV_R: 인버터

M₁₁₁-M_1K11: 메모리 셀 MX₁₁-MX_1j: 메모리셀 매트릭스

NAND_R: NAND게이트

Q_YS111-Q_Y1j1: N채널 MOSFET(NE-MOSFET)

SC₁-SC₈: 데이타 버스 SA₁: 센스 앰프(sense amplifier)

SS : 소스 스위치 X₁-X_K: 열어드레스 라인

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 EEPROM(전기적으로 소거가능하고(erasable) 프로그램 가능한 판독 전용 메모리로 공지된 불휘발성 반도체 장치)에 관한 것이다.

제1도에는 메모리 셀내에 저장된 모든 데이타를 일시에 소거할 수 있는 플래시 EEPROM의 메모리 셀의 메모리 셀 및 관련된 회로 요소가 블럭 형태로 도시되어 있다. 제1도에 도시된 회로 배열은 출력 신호의 1비트에 해당된다. 플래시 EEPROM이 8비트의 출력 구조로 되어 있는 경우, 그것은 제1도에 도시된 것과 각각 동일한 8개의 회로를 갖는다.

이 플래시 EEPROM은 EEPROM이 데이타를 기록(write)하거나 소거(erase)할 때 필요한 고 전압을 공급하기 위한 외부 전압원(Vpp)에 접속된 단자 PP를 갖는다. 또한, 플래시 EEPROM은 메모리 셀의 행 어드레스를 나타내는 다수의 행 어드레스 라인(Y₁₁,…,Y₁₁,Y_S21,…,Y_S2j)와 메모리 셀의 열 어드레스를 나타내는 다수의 열 어드레스 라인(X1,…,X_K)를 갖는다. 기록 모드에 있어서, 데이타 입력 라인(D_IN)은 행 어드레스 라인과 열 어드레스 라인에 의해 선택되는 메모리 셀에 데이타를 실제로 기입하기 위하여 고전압(VPG)를 나타내는 데이타 "0" 또는 데이타를 전혀 기입하지 않기 위하여 전압(0V)를 나타내는 데이타 "1"을 공급한다. 신호(ER)은 소거 모드에서는 하이 레벨 "H"이고 다른 모드에서는 로우 레벨 "L"이다.

데이타를 기입하기 위한 N-채널 인핸스먼트(enhancement) MOSFET(이하, NE-MOSFET라 함) (Q_Y1W)는 데이타 입력 라인(D_1N)에 의해 제어되는 게이트를 갖는다. 또한, 플래시 EEPROM은 행 어드레스를 선택하기 위한 다수의 NE-MOSFET(Q_YS211, …, Q_YS21j, Q_Y111, …, Q_Y1j1, … Q_Y1j1)를 갖는다. 메모리 셀(M₁₁₁₁, …, M_1K11)은 디지트 라인(D₁₁₁)에 공통적으로 접속된 각각의 드레인, 공통 소스 단자(CS)에 공통적으로 접속된 각각의 소스 및 열 어드레스 라인(X₁,…,X_K)에 각각 접속된 각각의 게이트를 갖는다. 메모리 셀(M_111j1, …, M_1Kj1)은 디지트 라인(D_1j1)에 공통적으로 접속된 각각의 드레인, 공통 소스 단자(CS)에 공통적으로 접속된 각각의 소스 및 열 어드레스 라인(X₁,…,X_K)에 접속된 각각의 게이트를 갖는다. 메모리 셀(M₁₁₁₁, …, M_1K11)은 출력 모드(N₁)를 갖는 메모리 셀 매트릭스(MX₁₁)로서 배열되고, 메모리 셀(M₁₁₁₁, …, M_1Kj1)은 출력 모드(N_1j)를 갖는 메모리 셀 매트릭스(MX_1j)로서 배열된다.

판독 모드에 있어서, 센스 앰프(SA₁)은 열 어드레스 라인과 행 어드레스 라인에 의해 선택되는 메모리 셀이 "0"(즉, 메모리 셀은 데이타를 기입하였다.) 또는 "1"(즉, 메모리 셀은 데이타를 기입하지 않았거나 소거하였다.)를 저장하였는지를 검출하도록 작용한다. 센스 앰프(SA₁)은 데이타 버스(SC₁)에서 전압의 변화를 증폭할 수 있다. 센스 앰프(SA₁)은 검출된 결과를 나타내는 출력 신호(S_out1)을 발생시킨다. 소스 스위치(SS)는 기록 및 판독 모드에 있어서 공통 소스 단자(CS)에 0V의 전압을 가하고 소거 모드에 있어서 공통 소스 단자(CS)에 소거 전압(Vpp)를 가한다.

아래의 표는 기입, 소거 및 판독 모드에서 열 및 행 어드레스 라인에 의해 메모리 셀(M₁₁₁₁)이 선택되었을때, 신호 라인 및 노드에서의 전압을 나타내고 있다.

[표 1]

상기 3가지 모드에서 플래시 EEPROM의 동작은 제1도와 상기 테이블을 참조하여 간단히 설명될 것이다.

(1) 기입 모드:

12V의 전압(Vpp)가 단자(PP)에 가해지고 12V의 전압은 열 어드레스 라인(X₁)에 가해지며, 0V의 전압은 다른 선택되지 않은 열 어드레스 라인에 가해지며 12V의 전압이 행 어드레스 라인(Y₁₁및 Y_S21)에, 0V의 전압이 다른 선택되지 않은 행 어드레스 라인에 가해지고, 0V의 전압이 공통 소스(CS) 라인에 가해진다.

기록될 데이타가 "0"일때, 메모리 셀(VPG<Vpp)의 기록 특성에 따라 결정되는 고전압(VPG)가 데이타 입력 라인(D_1N)에 가해진다. 전압[VPG-VTN][VTN은 모든 NE-MOSFET의 스레숄드 전압(threshold voltage)이다]의 디지트 라인(D_1l1)상의 메모리 셀(M₁₁₁₁)의 드레인에 가해지고, 전압(Vpp=12V)가 게이트에 가해지며, 0V의 전압이 소스에 가해진다. 그러므로, 가열된 전자(hot electron)를 메모리 셀(M₁₁₁₁)의 부유 게이트(FG₁₁₁₁)내로 주입한 메모리 셀(M₁₁₁₁)를 따라 채널 전류가 흐른다. 결과적으로, 메모리 셀(M₁₁₁₁)의 스레숄드 전압은 그 판독 전압(5V)보다 더 높은 값으로 상승된다.

기록될 데이타가 "1"일때, 0V의 전압은 데이타 입력 라인(D_IN)에 가해져, NE-MOSFET(Q_Y1W)를 비도통 상태(nonconductive)로 되게 하고 디지트 라인(D₁₁₁)에 대하여 메모리 셀(M₁₁₁₁)의 드레인에 고 전압은 전혀 가해지지 않는다. 그러므로, 어떠한 데이타도 메모리 셀(M₁₁₁₁)내에 기입되지 않는다.

(2) 소거 모드 :

12V의 전압(Vpp)가 단자(PP)에 가해지고, 0V의 전압이 모든 행 어드레스 라인과 모든 열 어드레스 라인에 가해진다. 소스 스위치(SS)에 공급되는 신호(ER)은 하이 레벨("H")일때, 공통 소스 라인(CS)에 가해진 전압은 0V에서 Vpp까지 상승하여 Vpp에서 균형이 유지된다. 공통 소스 라인(CS)는 메모리 셀(M₁₁₁₁-M_1Kj1)의 모든 소스 사이에 의해 공유되기 때문에, 고 전계가 모든 메모리 셀(M₁₁₁₁-M_1Kj1)의 게이트와 소스 사이에 가해진다. 메모리 셀(M₁₁₁₁-M_1Kj1)의 부유 게이트내에 저장된 전하는 공통 소스 라인(CS)내에서 방전된다. 모든 메모리 셀(M₁₁₁₁-M_1Kj1)의 스레숄드 전압은 강하되고 그 판독 전압도 강하된다.

(3)판독 모드 :

5V의 전압(Vcc)가 단자(PP)에 가해지고, 5V의 전압이 열 어드레스 라인(X₂)에 가해지며, 0V의 전압이 다른 선택되지 않은 열 어드레스 라인에 가해지고, 5V의 전압이 행 어드레스 라인(Y₁₁및 Y_S21)에 가해지며, 0V의 전압이 다른 선택되지 않은 행 어드레스 라인에 가해지며, 0V의 전압이 공통 소스 라인(CS)에 가해진다.

그러므로, 출력 노드(N₁₁) 및 데이타 버스(SC₁)는 상호 접속된다. 메모리 셀(M₁₁₁₁)내에 데이타("0")이 저장되면, 메모리 셀(M₁₁₁₁)은 비도통 상태로 되고, 데이타 버스(SC₁)의 전압은 1.5V의 값에서 균형을 유지하게 되며 그 값은 센스 앰프(SA₁)의 바이어스 회로에 의해 결정된다. 센스 앰프(SA₁)는 "0"의 출력 신호(S_out1)를 발생시킨다.

한편, 데이타 "1"이 메모리 셀(M₁₁₁₁)에 저장되면, 메모리 셀(M₁₁₁₁)은 도통 상태로 되고, 데이타 버스(SC₁)의 전압은 1.5V로 약간 떨어지게 되고, 이 전압은 센스 앰프(SA₁)에 의해 검출되어진다. 센스 앰프(SA₁)는 "1"의 출력 신호(S_out1)을 발생시킨다.

플래시 EEPROM은 상술한 방식으로 기입, 소거 및 판독 모드로 동작한다.

대용량 플래시 EEPROM에 대해 최근의 요구 조건을 충족시키기 위해, 개별적으로 프로그램 가능하고 소거가능한 n개의 섹터로 구성된 시판중인 EEPROM이 소개되었다.

n개의 섹터로 그룹을 이루고 있는 메모리 셀로 구성된 플래시 EEPROM은 다음과 같은 이유로 이점을 갖게 된다. 데이타가 변화되는 메모리 셀이 하나의 섹터내에만 있다면, 다른(n-1)섹터내의 데이타는 원상태로(intact) 남아있게 되고, 섹터는 메모리 셀내의 데이타를 일시에 소거하는 메모리 셀을 구성하며, 그 다음 필요한 데이타는 소거된 섹터의 메모리 셀 내에 연속적으로 기록될 수 있다. 따라서, 요구된 데이타를 기록하는데 필요한 시간은 섹터로 분할되지 않은 플래시 EEPROM에 데이타를 기입하는데 필요한 시간보다 적게 걸린다.

예를 들어, 8비트 데이타 출력 용량을 갖는 2M비트의 플래시 EEPROM이 128K비트(16K바이트)의 저장능력을 각각 갖는 16개의 그룹을 이루고 있는 경우, 128K비트의 데이타가 일시에 소거될 수 있다.

증가된 저장 용량을 갖는 EEPROM은 EEPROM이 제조될때 발생하는 칩 결함으로 인해 소정의 메모리 셀의 오동작을 일으키는 경향으로 인해 생산률이 떨어지는 문제점이 있다. 이러한 EEPROM의 생산률은 소정의 불량 메모리 셀을 수선할 경우 크게 떨어질 수 있다. 한 시도에 따르면, 용장 셀 영역은 칩내에 제공되고, 불량 메모리 셀에 결합된 디지트 라인의 검출에 따라, 디지트 라인 및 불량 메모리 셀은 용장 셀 영역내에 있는 디지트 라인 및 용장 메모리 셀로 치환된다.

제2도에는 일시에 소거될 수 있는 메모리 셀 섹터를 구성하는 8비트 출력 플래시 EEPROM의 메모리 셀의 매트릭스가 블럭 형태로 도시되어 있다. 플래시 EEPROM은 다수의 메모리 셀 섹터(1, …, n)를 갖는다. 메모리 셀 섹터(1, …, n)은 각각의 출력 노드(N₁₁, N₁₂, …, N₁₈, …, N_n1, …, N_n2, …, N_n8)를 갖는 메모리 셀 매트릭스(MX₁₁, MX₁₂, …, MX_x18, …, MX_n1, MX_n2, …, MX_n8)을 포함하고, 각각의 메모리 셀 매트릭스는 제1도에 도시된 메모리 셀 매트릭스(MX₁₁)과 구조면에서 동일하다. 또한, 메모리 셀 섹터(1,…,n)은 각각의 출력 노드(N_1R, …, N_nR)를 각각 갖고 제1도에 도시된 메모리 셀(M₁₁₁₁-M_1Kj1)과 구조면에서 동일한 용장 메모리 셀 영역 또는 매트릭스(MX_1R, …, MX_nR)를 포함한다. 용장 메모리 셀 매트릭스(MX_1R) 및 다른 용장 메모리 셀 매트릭스, 예를 들면 용장 메모리 셀 매트릭스(MX_nR)은 메모리 셀 매트릭스(MX₁₁)과 구조적으로 동일하다. 메모리 셀 섹터(1)에서, 데이타를 기록, 소거 또는 판독할 수 없는 메모리 셀 매트릭스(MX₁₁내지 MX₁₈)내의 메모리 셀 중 불량 메모리 셀에 접속되는 소정의 디지트 라인은 용장 메모리 셀 매트릭스(MX_1R)의 디지트 라인으로 치환될 수 있다. 다른 메모리 셀 섹터 예를 들어, 메모리 셀 섹터 n의 경우 데이타를 기입, 소거 또는 판독할 수 없는 메모리 셀 매트릭스(MX_n1-MX_n8)내의 메모리 셀 중 불량 메모리 셀에 접속되는 소정 디지트 라인이 용장 메모리 셀 매트릭스(MX_nR)내의 디지트 라인으로 치환될 수 있다. 용장 메모리 셀 매트릭스가 아닌 메모리 셀 매트릭스는 주 메모리 셀 매트릭스 또는 영역에 관련된다.

섹터(1)용의 소스 스위치(SS₁)은 섹터(1)내의 모든 메모리 셀의 소스와 결합되는 공통 소스 라인(CS₁)에 접속된다. 소스 스위치(SS₁)은 소스 스위치 선택 라인(Y_21(S))와 신호 라인(ER)에 의해 제어될 수 있다. 이와 마찬가지로, 다른 섹터용의 소스 스위치는 상술한 것과 동일한 방식으로 접속된다. 예를 들어 섹터(n)용의 소스 스위치(SS_n)은 섹터(n)내의 모든 메모리 셀의 소스에 결합되는 공통 소스 라인(CS_n)에 접속된다. 소스 스위치(SS_n)은 소스 스위치 선택 라인(Y_2n(S))와 신호 라인(ER)에 의해 제어될 수 있다.

데이타 버스(SC₁, SC₂, …, SC₈)은 제1도에 도시된 것과 같이, 데이타 기록 NE-MOSFET(Q_Y1W)의 소스와 센스 앰프(SA₁)의 입력 단자에 접속된다. 또한, 데이타 버스(SC₁, SC₂, …, SC₈)은 각각의 섹터 선택 NE-MOSFET(Q_Y211,Q_Y212,…, Q_Y218, Q_Y2n1, Q_Y2n2, …, Q_Y2n8)을 경유하여 메모리 셀 매트릭스(MX₁₁, MX₁₂,…, MX₁₈, …, MX_n1, MX_n2, …, MX_n8)에 각각 접속된다. 센스 앰프(SA₁)은 데이타 버스(SC₁, SC₂, …, SC₈)에 관련하여 출력 신호(S_out1, S_out2, …, S_out8)을 발생시킨다.

데이타 버스(SC_R)은 제1도에 도시된 바와 같이, 데이타 기록 NE-MOSFET(Q_Y1W)와 센스 앰프(SA₁)의 입력 단자에 접속된다. 또한, 데이타 버스(SC_R)은 섹터 선택 NE-MOSFET(Q_Y21R, …, Q_Y2nR)을 경유하여 용장 메모리 셀 매트릭스(MX_1R, …, MX_nR)에 각각 접속된다. 센스 앰프(SA₁)은 데이타 버스(SC_R)에 관련하여 출력 신호(S_outR)을 발생시킨다.

섹터 선택 라인(Y₂₁, …, Y_2n)은 섹터 선택 NE-MOSFET(Q_Y211,Q_Y212,…, Q_Y218, Q_Y21R, …, Q_Y2n1, Q_Y212, …, Q_Y2n8Q_Y2nR)의 게이트에 접속된다.

제2도에 도시된 플래시 EEPROM은 데이타가 제1도에 도시된 플래시 EEPROM내의 행 어드레스 선택 NE-MOSFET(Q_YS211,…, Q_Y21j)를 경유하여 기록 및 판독 모드로 기록 및 판독되지만, 데이타가 제2도에 도시된 플래시 EEPROM내의 섹터 선택 NE-MOSFET(Q_Y211,…, Q_Y2n1)를 경유하여 기록 및 판독되는 제1도에 도시된 플래시 EEPROM과는 상이하다. 상기 테이블에서 나타난 기록 및 판독 모드에서 이루어진 노드에서의 전압은 Y_S21이 Y₂₁로 변경된 것 이외에는 제2도에 도시된 플래시 EEPROM 에 가해진다.

섹터 소거 모드에서의 제2도에 도시된 플래시 EEPROM의 동작이 다음에 설명된다.

섹터(1)이 소거되도록 선택되었다고 가정하자. 신호 라인(ER)은 하이 레벨("H")로 세트되고, 소스 스위치 선택 라인(Y_21(S))는 하이 레벨 ("H")로 세트되고, 다른 소스 스위치 선택 라인(Y_22(S)-Y_2n(S))는 로우 레벨("L")로 세트된다. 그 다음, 12V의 전압이 공통 소스 라인(CS₁)에 가해지고, 0V의 전압이 다른 공통 소스 라인(CS₂-CS_n)에 가해진다. 상기 테이블에서 알 수 있는 바와 같이 0V의 전압이 모든 행 및 열 어드레스 라인에 동시에 가해지기 때문에 고 전계가 섹터(1)에 속하는 메모리 셀의 게이트와 소스 사이에 발생되고 섹터(1)의 메모리 셀내에 저장된 데이타가 소거된다.

제2도에 도시된 플래시 EEPROM이 상술한 바와 같이 섹터 소거 모드에서 동작하지만, 플래시 EEPROM내에 저장된 모든 데이타는 모든 소스 스위치(SS₁-SS_n)이 활성화되는 경우 소거 될 수 있다.

제2도에 도시된 플래시 EEPROM이 데이타를 기록, 소거 및 판독할 수 없는 메모리 셀을 포함한다는 것이 발견된 경우, 고장 메모리 셀에 접속된 디지트 라인은 용장 메모리 셀 영역 또는 매트릭스내의 디지트 라인으로 치환될 수 있다.

메모리 셀 매트릭스(MX₁₈)내의 디지트 라인(D₁₈₁)이 섹터(1)내의 용장 메모리 셀 매트릭스(MX_1R)내의 디지트 라인(D_1R1)으로 치환될 수 있다고 가정한다.

제3도에는 각각의 주 메모리 셀 매트릭스(MX₁₁, MX₁₂, …, MX₁₈)내의 디지트 라인(D₁₁₁, D₁₂₁, …, D₁₈₁)을 섹터(1)내의 용장 메모리 셀 매트릭스(MX_1R)내의 디지트 라인(D_1R1)으로 치환하기 위한 제어 회로(RED₁₁)이 도시되어 있다. 설명을 간단히 하기 위해, 사용된 메모리 셀 섹터의 수는 16개라고 가정한다.

제어 회로(RED₁₁)은 제2도에 도시된 섹터 선택 라인(Y₂₁, …, Y_2n)을 선택하기 위해 어드레스를 공급하기 위한 어드레스 입력 단자(A₀, A₁, A₂, A₃)를 갖는다. 섹터 선택 디코더(Y-DEC-2)에는 어드레스 입력 단자(A₀, A₁, A₂, A₃)로부터 어드레스 데이타가 공급된다. 용장 어드레스 회로(RAC₀, RAC₁, RAC₂, RAC₃)는 어드레스 입력 단자(A₀, A₁, A₂, A₃)로부터 각각 공급되는 어드레스에 의해 제어된다. 용장 어드레스 회로(RAC₀, RAC₁, RAC₂, RAC₃)는 치환될 섹터의 어드레스를 저장하기 위한 내부 퓨즈를 각각 갖는다. 용장 어드레스 회로(RA₀, RA₁, RA₂, RA₃)는 공급된 어드레스 데이타가 저장된 어드레스 데이타와 일치하는지 검사하여, 공급된 어드레스 데이타가 저장된 어드레스 데이타와 일치할 경우 출력 신호(RAC₁₀, RAC₁₁, RAC₁₂, RAC₁₃)을 발생시킨다. 용장 선택 회로(RSC)는 플래시 EEPROM이 용장 메모리 셀 매트릭스를 사용하는지 여부를 나타내는 데이타를 저장한다. 이러한 데이타는 용장 선택 회로(RSC)내의 내부 퓨즈를 외부 단자(D_w)에서 공급된제어 신호와 선택적으로 용융시킴으로써 저장된다. 용장 메모리 셀 매트릭스가 사용될때, 용장 선택 회로(RSC)는 "1"의 출력 신호(RY₂₁)을 발생시킨다.

용장 비트 회로(RBC₀, RBC₁, RBC₂)는 치환된 디지트 라인이 할당되는 출력 비트를 나타내는 데이타를 저장하기 위해 각각의 입력 단자(D₀, D₁, D₂)로부터 공급된 제어 신호에 의해 선택적으로 용융되는 퓨즈를 각각 갖는다.

용장 억세스 회로(RACC₁₁)은 입력 단자(A₀, A₁, A₂, A₃)로부터 공급된 어드레스 데이타가 용장 어드레스 회로(RAC₀, RAC₁, RAC₂, RAC₃)내에 저장된 어드레스 데이타와 일치할때, 즉 메모리 셀 매트릭스가 용장 메모리 셀 매트릭스로 치환되는 섹터와 입력 단자(A₀, A₁, A₂, A₃)로부터 공급된 어드레스 데이타에 의해 선택된 섹터가 일치할때, "1"의 출력 신호(Y_R)을 발생시킨다. 용장 억세스 회로(RACC₁₁)은 NAND게이트(NAND_R) 및 인버터(INV_R)을 포함한다.

또한, 제어 회로(RED₁₁)은 출력 신호(D_OUT1-D_OUT8)중 한 신호에 대한 용장 메모리 셀을 나타내는 센스앰프의 출력 데이타의 전송을 제어하는 제어 회로(TR₁₁)를 갖는다. 제어 회로(TR₁₁)은 각각의 인버터(INV₁-INV₈)에 결합된 NAND게이트(NAND₁-NAND₈) 및 스위치(SW₁-SW₈)로 구성된 스위치부를 포함한다.

상술한 바와 같이, 메모리 셀 매트릭스(MX₁₈)내의 디지트 라인(D₁₈₁)은 섹터(1)내의 용장 메모리 셀 매트릭스(MX_1R)내의 디지트 라인(D_1R1)으로 치환된 것으로 가정한다. 플래시 EEPROM의 기능을 검사하는 과정에 있어서, 디지트 라인(D₁₈₁)이 디지트 라인(D_1R1)로 치환되는 섹터(1)의 어드레스 및 대응하는 출력 비트를 나타내는 데이타는 퓨즈에 의해 기록된다. 예를 들어, 데이타가 퓨즈에 의해 전혀 기록되지 않은 경우, "0"의 출력 신호가 발생된다. 용장 어드레스 회로(RAC₀, RAC₁, RAC₂, RAC₃)의 퓨즈는 (RAC₁₀, RAC₁₁, RAC₁₂, RAC₁₃)=(0,0,0,0)에 대응하는 섹터 1을 나타내는 어드레스가 제공된 어떠한 데이타도 기록하지 않고, 용장 비트 회로(RBC₀, RBC₁, RBC₂)의 모든 퓨즈는 (D₀, D₁, D₂)=(1,1,1)에 대응하는 출력 비트 8을 나타내는 데이타가 제공된 데이타를 기록한다.

용장 비트 회로(RBC₀, RBC₁, RBC₂)의 퓨즈가 폴리실리콘 퓨즈로 이루어진 경우 퓨즈를 레이저 빔으로 용융시키거나 입력 단자(D₀, D₁, D₂)에 가해진 고 전압으로 퓨즈를 용융시킴으로써 데이타가 기록될 수 있다.

퓨즈는 데이타가 전기적으로 기록될 수 있도록 제1도에서 도시된 메모리 셀(M₁₁₁₁)과 동일한 메모리 셀을 포함한다.

용장 메모리 셀 매트릭스가 사용되기 때문에, 데이타는 또한 용장 선택 회로(RSC)의 퓨즈에 의해 기록될 수 있다.

상술한 바와 같이, 플래시 EEPROM의 기능을 검사하기 위한 과정중에 퓨즈에 의해 데이타가 기록되었는지의 여부가 결정된다. 이러한 실시예에 있어서, 용장 어드레스 회로(RAC₀, RAC₁, RAC₂, RAC₃)의 퓨즈에 의해 저장된 데이타가 (AC_f0, RAC_f1, RAC_f2, RAC_f3)으로 각각 표시되면, 저장된 데이타는 각각 (RAC_f0, RAC_f1, RAC_f2, RAC_f3)=(0,0,0,0)이다.

용장 메모리 셀 데이타를 출력시키기 위한 비트가 출력 비트 8인 한, 용장 비트 회로(RBC₀, RBC₁, RBC₂)의 퓨즈는 데이타 (RB₁₀, RB₁₁, RB₁₂)=(1,1,1)을 각각 저정한다. 용장 비트 회로(RBC₀, RBC₁, RBC₂)는 또한 데이타 (RB₁₀, RB₁₁, RB₁₂)의 반전된 신호(BRB₁₀, BRB₁₁, BRB₁₂)를 저장한다. 따라서, 이러한 반전된 데이타는 (BRB₁₀, BRB₁₁, BRB₁₂)=(0,0,0)이다. 용장 선택 회로(RSC)의 퓨즈는 데이타 (RY₂₁)=(1)을 저장한다.

퓨즈의 저장된 데이타는 상술한 바와 같이 설정되었다. 판독 모드에 있어서, 어드레스 데이타(A₀, A₁, A₂, A₃)=(0,0,0,0)이 어드레스 입력 단자(A₀, A₁, A₂, A₃)에서 각각 공급될때, 공급된 어드레스 데이타(A₀, A₁, A₂, A₃)이 용장 어드레스 회로(RAC₀, RAC₁, RAC₂, RAC₃)의 퓨즈에 의해 저장된 데이타(RAC_f0, RAC_f1, RAC_f2, RAC_f3)와 일치하기 때문에, 용장 어드레스 회로(RAC₀, RAC₁, RAC₂, RAC₃)은 각각의 출력 신호(RA₁₀, RA₁₁, RA₁₂, RA₁₃)=(1,1,1,1)을 발생시킨다. 따라서, 용장 억세스 회로(RACC₁₁)은 제어 회로(TR₁₁)을 활성화시키는 "1"의 출력 신호(Y_R)을 발생시킨다. 제어 회로(TR₁₁)에는 데이타(RB₁₀, RB₁₁, RB₁₂)=(1,1,1) 및 용장 비트 회로(RBC₀, RBC₁, RBC₂)의 데이타(BRB₁₀, BRB₁₁, BRB₁₂)=(0,0,0)이 공급된다. 그러므로, NAND게이트(NAND₈)은 "0"의 출력 신호(P₁₈)을 발생시키고, 인버터(INV₈)은 "1"의 출력 신호(q₁₈)를 발생시킨다. 반면에, NAND게이트(NAND₁-NAND₇)은 각각 "1"의 출력 신호(P₁₁-P₁₇)을 발생시키고, 인버터(INV₁-INV₇)은 각각 "0"의 출력 신호(q₁₁-q₁₇)을 발생시킨다.

스위치(SW₁)은 출력 신호(P₁₁)이 "1"이고 출력 신호(q₁₁)이 "0"일때 출력 신호(D_out1)로써 출력 신호(S_out1)를 전송하고, 출력 신호(P₁₁)이 "0"이고 출력 신호(q₁₁)이 "1"일때 출력 신호(D_out1)로써 출력 신호(S_outR)을 전송하도록 배열된다. 스위치(SW₂-SW₈)로 유사하게 배열된다. 따라서, 이때 스위치(SW₈)은 용장 메모리 셀 매트릭스(MX_1R)내의 디지트 라인(D_1R1)에 접속된 메모리 셀내에 저장된 데이타를 나타내는 출력 신호(D_out8)로써 출력 신호(S_outR)을 전송한다. 스위치(SW₁-SW₇)은 주 메모리 셀 매트릭스내의 메모리 셀내에 저장된 데이타를 나타내는 출력 신호(D_out1-D_out7)로써 출력 신호(S_out1-S_out7)을 각각 전송한다.

제2도에 도시된 데이타 버스(SC_R)에 접속된 NE-MOSFET의 게이트는 치환된 메모리 셀내에 기록될 데이타가 용장 메모리 셀 매트릭스내의 메모리 셀에 공급되도록 제어된다.

제3도에 도시된 회로 배열은 주 메모리 셀 매트릭스내의 디지트 라인을 한 섹터내의 용장 메모리 셀 매트릭스의 디지트 라인으로 치환하는데 필요하다. 플래시 EEPROM이 16개의 메모리 셀 섹터로 되어 있다면, 이는 제3도에 도시된 바와 같이 16개의 제어 회로(RED₁₁)을 필요로 한다. 필요한 퓨즈의 총수는 113개[7개의 퓨즈(RAC₀-RAC₃,RBC₀-RBC₂)×16개 섹터+1개의 퓨즈(RC)]이다. 따라서, 플래시 EEPROM은 저장 용량과 섹터의 수가 증가함에 따라, 필요한 퓨즈의 수는 증가하고, 주 메모리 셀내의 메모리 셀로부터 판독된 데이타와 용장 메모리 셀내의 메모리 셀로부터 판독된 데이타를 스위칭하기 위한 제어 회로의 배열은 궁극적으로 더욱 커다른 플래시 EEPROM칩을 만들어 낼 것이다.

상술한 바와 같이, 소거 가능한 메모리 셀 섹터로 이루어진 종래의 플래시 EEPROM은 플래시 EEPROM의 생산률을 높이기 위한 목적으로 용장 메모리 셀 매트릭스를 포함하고, 각각의 메모리 셀 섹터는 데이타를 소거하거나 판독할 수 없는 메모리 셀에 접속된 디지트 라인을 치환하기 위한 디지트 라인을 포함하는 용장 메모리 셀 매트릭스를 갖는다. 결과적으로 종래의 플래시 EEPROM에 있어서는 :

(1) 각각의 메모리 셀 섹터는 치환된 디지트 라인이 할당되는 출력 비트를 나타내는 데이타를 저장하기 위한 퓨즈와 저장된 데이타를 디코딩하기 위한 논리 회로가 필요하다.

(2) 비교적 많은 수의 퓨즈가 이용되기 때문에, 플래시 EEPROM의 기능을 검사하는 과정에서 퓨즈에 데이타를 기록하는데에 비교적 긴 시간이 필요하다.

상기한 이유 때문에, 종래의 플래시 EEPROM은 칩의 크기가 커지고 장기간의 검사 시간이 필요하며 제조 단가가 많이 소요된다는 단점이 있었다.

본 발명의 목적은 주 메모리 셀 매트릭스내의 메모리 셀을 용장 메모리 셀 매트릭스내의 메모리 셀로 치환하는데 필요한 소형의 회로 배열을 갖고, 용장 메모리 셀 매트릭스로부터 판독된 데이타가 할당되는 출력비트의 수를 저장하는 퓨즈 및 메모리 셀을 치환하기 위해 메모리 셀 섹터를 저장하기 위한 소수의 퓨즈를 갖는 반도체 메모리 장치를 제공하기 위한 것이다.

본 발명에 따르면, 불휘발성 메모리 셀의 매트릭스로 각각 구성된 다수의 주 메모리 셀 영역을 각각 포함하는 다수의 섹터, 각각의 섹터내의 불휘발성 메모리 셀내에 데이타를 기록하고, 이 메모리 셀로부터 데이타를 소거 및 판독하기 위한 제어 수단, 불휘발성 메모리 셀의 매트릭스로 구성된 적어도 하나 이상의 용장 메모리 셀 영역, 어드레싱을 하여 선택되고 적어도 하나의 용장 메모리 셀 영역내의 불휘발성 메모리 셀들중 하나의 셀이 불량이라는 것이 발견된 섹터 중 어느 하나를 불휘발성 메모리 셀 중 하나의 셀로 치환하기 위한 치환 수단을 포함한다.

상술한 여러가지 목적 및 특징과 본 발명의 다른 목적은 본 발명의 양호한 실시예를 첨부 도면을 참조하여 설명한 다음의 것으로부터 명확해질 것이다.

제4도에 도시된 바와 같이, 제1실시예에 따른 반도체 장치는 일시에 전체를 소거 가능한 16개의 메모리 셀 섹터로 이루어진 8비트 출력 플래시 EEPROM형태이다. 각각의 메모리 셀 섹터는 다수의 메모리 셀 영역 또는 매트릭스를 포함한다. 제4도에 도시된 부분들은 제2도에 도시된 것과 유사하여 동일한 도면 부호로 표시되어 있고 이러한 동일 부분에 대한 상세한 설명은 생략한다.

제4도에 있어서, 플래시 EEPROM은 섹터 선택 라인(Y_2R1및 Y_2Rn)에 의해 각각 선택될 수 있는 제1 및 제2 용장 메모리 셀 매트릭스(MX_R1및 MX_R2)를 갖는다. 섹터 선택 라인 (Y₂₁, ... , Y₂₁₆)과 같이, 기록 모드에 있어서, 용장 메모리 셀(MX_R1및 MX_R2)가 선택되는 경우 섹터 선택 라인 (Y_2R1및 Y_2Rn)에 12V의 전압이 가해지고, 용장 메모리 셀 매트릭스(MX_R1및 MX_R2)가 선택되지 않은 경우 섹터 선택 라인(Y_2R1및 Y_2Rn)에 0V의 전압이 가해진다는 것은 상기 테이블에 (Y_S21)로 나타낸 바와 같다. 소거 모드에 있어서, 0V의 전압이 섹터 선택 라인(Y_2R1및 Y_2RN)에 가해진다. 판독 모드에 있어서, 용장 메모리 셀 매트릭스(MX_R1및 MX_R2)가 선택되는 경우 섹터 선택 라인(Y_2R1, Y_2Rn)에 5V의 전압이 가해지고, 용장 메모리 셀 매트릭스(MX_R1및 MX_R2)가 선택되지 않았을 경우 섹터 선택 라인(Y_2R1및 Y_2Rn)에 0V의 전압이 가해진다.

섹터 선택 NE-MOSFET(Q_Y2R1및 Q_Y2R2)는 용장 데이타 버스(SCR_R)로의 용장 메모리 셀 매트릭스(MX_R1및 MX_R2)의 선택 노드(N_R1및 N_R2)의 선택적 접속을 제어한다. 소스 스위치(SS_R1및 SS_R2)는 제1 및 제2 용장 메모리 셀 매트릭스(MX_R1및 MX_R2)에 각각 접속된다. 특히, 소스 스위치(SS_R1및 SS_R2)는 제1 및 제2 용장 메모리 셀 매트릭스(MX_R1및 MX_R2)내의 모든 메모리 셀의 소스에 접속된 각각의 출력단자(CS_R1및 CS_R2)를 갖는다. 소스 스위치(SS_R1)은 소스 스위치 선택 라인(Y_2R1(S))및 신호 라인(ER)에 의해 제어될 수 있다. 이와 마찬가지로 소스 스위치(SS_R2)는 소스 스위치 선택 라인(Y_2R2(S)) 및 신호 라인(ER)에 의해 제어될 수 있다.

제1용장 메모리 셀 매트릭스(MX_R1)은 메모리 셀 섹터(1 내지 8)을 공통 용장 메모리 셀 매트릭스로서 동작시키고, 제2용장 메모리 셀 매트릭스(MX_R2)는 메모리셀 섹터(9내지 16)을 공통 용장 메모리 셀 매트릭스로서 동작시킨다. 기본적으로, 본 발명의 제 1실시에에 따른 플래시 EEPROM은 상술한 바와 같은 제1 및 제2용장 메모리 셀 매트릭스(MX_R1및 MX_R2)의 설비와 관련된 회로 및 부품에 관련하여 제2도에 도시된 종래의 플래시 EEPROM과는 다르다.

제4도에 도시된 플래시 EEPROM은 메모리 셀 섹터(1)의 메모리 셀 매트릭스(MX₁₈)내의 디지트 라인(D₁₈₁)에 접속된 메모리 셀을 포함하고, 이 메모리 셀에는 어떠한 데이타도 기입, 소거 또는 판독할 수 없다고 가정한다. 고장 메모리 셀에 접속된 디지트 라인(D₁₈₁)을 제1용장 메모리 셀 매트릭스(MX_R1)내의 디지트 라인(D_R1)로 치환하는 과정이 아래에 설명되어 있다.

제5도에는 메모리 셀 섹터(1내지 8)의 각각의 주 메모리 셀 매트릭스 내의 디지트 라인을 제1용장 메모리 셀 매트릭스(MX_R1)의 디지틀 라인으로 치환하기 위한 제어 회로(RED₁)이 도시되어 있다. 제3도에 도시된 것들과 동일하게 제5도에 도시된 부분들은 동일한 도면 부호를 붙이고, 그 설명을 생략하고자 한다.

제어 회로(RED₁)은 제4도에 도시된 섹터 선택 라인(Y₂₁, …, Y₂₁₆)을 디코딩시키기 위해 어드레스에 공급되는 어드레스 입력단자(A₀, A₁, A₂, A₃)을 갖는다. 섹터 선택 디코더(Y-DEC-21)에는 어드레스 입력단자(A₀, A₁, A₂, A₃)으로부터의 어드레스 데이타가 공급된다. 용장 어드레스 회로(RAC₀, RAC₁, RAC₂, RAC₃) 각각은 치환될 섹터의 어드레스를 저장하기 위한 내부 퓨즈를 갖는다. 용장 어드레스 회로(RAC₀, RAC₁, RAC₂및 RAC₃)는 공급된 어드레스 데이타가 기록 및 판독 모드에서 저장된 어드레스 데이타와 일치할 때 각각의 출력 신호(RA₁₀, RA₁₁, RA₁₂및 RA₁₃)을 발생한다. 용장 선택회로(RSC)는 플래시 EEPROM이 용장 메모리 셀 매트릭스를 사용하는지 여부를 나타내는 데이타를 저장하기 위해 외부 단자 (D_W)로부터의 제어 신호에 의해 선택적으로 용융되는 내부 퓨즈를 갖는다. 용장 메모리 셀 매트릭스가 사용될 때, 용장 선택회로(RSC)는 "1"의 출력 신호(RY₂₁)을 발생시킨다.

제5도에 도시된 입력 단자(D₀, D₁및 D₂)에 있어서, 입력 단자(D₀, D₁및 D₂)는 치환된 디지트 라인이 할당되는 출력 비트를 나타내는 데이타를 저장하기 위해 공급된 제어 회로에 의해 선택적으로 용융되는 퓨즈를 각각 갖는 용장 비트 회로(RBC₀, RBC₁, RBC₂)에 제어 신호를 각각 공급한다.

용장 억세스 회로(RACC₁)은 입력단자(A₀, A₁, A₂및 A₃)로부터 공급된 어드레스 데이타가 용장 어드레스 회로(RAC₀, RAC₁, RAC₂및 RAC₃)에 저장된 어드레스 데이타와 일치할 때, 5V의 출력 신호(Y_2R1)을 판독 모드에서 발생시키고 12V의 출력 신호(Y_2R1)을 기록 모드에서 발생시킨다. 용장 억세스 회로(RACC₁)은 출력 데이타(RA₁₀-RA₁₃및 RY₂₁)중 어느 하나가 "0"일때 0V의 출력 신호(Y_2R1)을 발생시킨다. 용장 억세스 회로(RACC₁)은 NAND게이트(NAND_R1) 및 인버터(INV_R1)을 포함한다. 출력 신호(Y_2R1)은 NE-MOSFET(Q_Y2R1)의 게이트를 제어하기 위해 제4도에 도시된 섹터 선택 라인(Y_2R1)에 공급된다.

또한, 제어 회로(RED₁)은 제3도에 도시된 제어 회로(TR₁₁)과 같이, 출력 신호(D_out1- D_out8)들중 한 신호에 제1용장 메모리 셀 매트릭스(MX_R1)의 메모리 셀을 판독한 센스 앰프의 출력 데이타(S_outR)의 전송을 제어하는 제어 회로(TR₁)을 갖는다. 출력 신호(D_out1- D_out8)은 각각의 출력 버퍼(도시되지 않음)의 입력단자에 공급된다.

상술한 바와 같이, 메모리 섹터(1)의 메모리 셀 매트릭스(MX₁₈)내의 디지트 라인(D₁₈₁)은 제1 용장 메모리 셀 매트릭스(MX_R1)내의 디지트 라인(D_R1)과 치환되는 것으로 추측될 수 있다. 플래시 EEPROM 의 기능을 검사하는 과정에 있어서, 섹터(1)의 어드레스는 용장 어드레스 회로(RAC₀내지 RAC₃)의 퓨즈에 의해 기록된다. 예를 들어, 용장 어드레스 회로(RAC₀, RAC₁, RAC₂, 및 RAC₃)의 퓨즈에 의해 저장된 데이타가 (RAC_f0, RAC_f1, RAC_f2및 RAC_f3)로 각각 나타나는 경우, 이 저장된 데이타는(RAC_f0, RAC_f1, RAC_f2및 RAC_f3)-(0,0,0,0)에 의해 나타난다. 용장 선택 회로(RSC)의 퓨즈는 데이타를 저장하고 "1"의 출력 신호(RY₂₁)을 발생시킨다.

출력 비트(8)을 나타내는 데이타는 용장 비트 회로(RBC₀, RBC₁, RBC₂)에 퓨즈에 의해 저장된다. 따라서, 용장 비트 회로(RBC₀, RBC₁, RBC₂)는 데이타[(RB₁₀, RB₁₁, RB₁₂)=(1,1,1)] 및 반전된 데이타 [(BRB₁₀, BRB₁₁, BRB₁₂)=(0,0,0)]을 각각 저장한다.

그러므로, 제어 회로(RED₁)내의 퓨즈에 의해 저장되는 데이타에 있어서, 섹터(1)이 선택될 때, 공급된 어드레스 데이타가 치환될 디지틀 라인에 대응하는지의 여부에 따라서 다음과 같이 기록, 소거 및 판독 모드로 플래시 EEPROM이 동작한다.

1.기록 모드:

(1) 공급된 어드레스 데이타가 치환될 디지트 라인과 대응하지 않을 때, 제4도에 도시된 노드는 상기 테이블에 나타나 있는 바와 같이 제어되고 공급된 데이타는 주 메모리 셀 매트릭스내의 공급된 어드레스 데이타에 의해 나타난 메모리 셀내에 저장된다. 보다 상세한 것은 제2도 및 제3도에 관련하여 상술한 설명을 참조해야 한다.

(2) 공급된 어드레스 데이타가 치환될 디지트 라인에 대응할 때, 12V의 전압이 섹터 선택 라인(Y₂₁및 R_2R1)의 양자에 가해져 NE-MOSFET(Q_Y2R1, Q_Y211, ..., Q_Y218)이 도통 상태로 되게 한다. 치환될 출력 비트가 출력 비트(8)이가 때문에, 데이타 버스(SC₈)에 공급된 데이타와 동일한 데이타가 데이타 버스(SC_R)에 공급된다. 예를 들어, 디지트 라인(D₁₈₁)에 접속된 메모리 셀이 선택되고, 데이타가 선택된 메모리 셀에 기록된 경우, 전압(Vpp-VTN)이 데이타 버스(SC₈)에 가해진다. 이때, 전압(VPP-VTN)은 데이타 버스(SCR)에 가해진다. 따라서, 전압(Vpp-VTN)이 용장 메모리 셀 매트릭스(MX_R1)내의 디지트 라인(D_R1)에 가해지고, 데이타가 열 어드레스 라인에 의해 선택되는 메모리 셀내에 저장된다. 소스 스위치(SS_R1)에는 0V의 출력 신호(CS_R1)이 가해진다.

2. 섹터 소거 모드:

(1) 섹터(1) 이외의 섹터를 소거하기 위해서, 12V의 전압이 단자(PP)에 가해지고, 0V의 전압이 모든 열 어드레스 라인에 가해진다. 섹터(2)를 소거하기 위해, 0V의 전압이 섹터 선택 라인(Y₂₂)에 가해진다. 이와 동시에, 소거 스위치 선택 라인(Y_22(S))에는 소스 스위치(SS₂)를 활성화시키는 신호 "1"이 가해진다. 소스 스위치(SS₂)는 12V의 출력 신호를 발생시켜, 섹터(2)내의 모든 메모리 셀을 소거한다.

(2) 섹터(1)의 소거하기 위해, 소스 스위치 선택 라인(Y_21(S)및 Y_2R1(2))에는 소스 스위치 (SS₁및 SS_R1)을 활성하시키는 신호 "1"이 가해진다. 소스 스위치 (SS₁및 SS_R1)은 12V의 출력 신호를 발생시킨다. 0V의 전압이 제1용장 메모리 셀 매트릭스(MX_R1)을 선택하기 위해 섹터 선택 라인(Y₂₁및 Y_2R1)에 가해진다. 따라서, 섹터(1)내의 모든 메모리 셀 및 제1용장 메모리 셀 매트릭스(MX_R1)내의 메모리 셀은 소거된다. 제1용장 메모리 셀 매트릭스(MX_R1)내의 메모리 셀이 섹터(1)내에 포함되어 있는 것처럼 제어된다는 순수한 결과가 있다.

3. 판독 모드 :

(1) 메모리 셀이 디지트 라인(D₁₈₁)이외의 디지트 라인, 즉 치환된 디지트 라인에 접속되는 것을 선택한 경우, 5V의 전압이 단자(PP)에 가해지고, 5V의 전압이 선택된 열 어드레스 라인 및 선택된 섹터 선택 라인에 가해진다. 선택된 메모리 셀 매트릭스로부터의 출력 신호는 선택된 메모리 셀로부터의 데이타를 판독하는 종래 기술에 관련하여 기술된 방법으로 대응 데이타 버스에 공급된다.

(2) 메모리 셀이 치환된 디지트 라인(D₁₈₁)에 접속되는 것을 선택한 경우, 저장된 데이타는(RA₁₀, RA₁₁, RA₁₂및 RA₁₃)=(1,1,1,1), (RY₂₁)=(1), (RB₁₀, RB₁₁, RB₁₂)=(1,1,1) 및 (BRB₁₀, BRB₁₁, BRB₁₂)=(0,0,0)이 되도록 설정되기 때문에 용장 억세스 회로(RACC₁)은 5V의 출력 신호(Y_2R1)을 발생시킨다. 제어 회로 (TR₁)에 있어서, NAND게이트(NAND₈)은 "0"의 출력 신호(P₁₈)을 발생시키고, 인버터(INV₈)은 "1"의 출력 신호(q₁₈)을 발생시키며, NAND게이트(NAND₁-NAND₇)은 "1"의 출력 신호(P₁₁-P₁₇)을 각각 발생시키고, 인버터(INV₁-INV₇)은 "0"의 출력신호(q₁₁-q₁₇)을 각각 발생시킨다. 따라서, 제어 회로(TR₁)은 데이타(Sout₁-Sout₇)을 출력 신호(D_out1-D_out7)에 전송하고 데이타 (S_outR)을 출력 신호(S_out8)에 전송한다.

제4도에 도시된 NE-MOSFET(Q_Y2R1)이 동시에 도통 상태로 되기 때문에, 디지트 라인(D_R1)에 접속되고 열 어드레스 라인에 의해 선택되는 메모리 셀내에 저장된 데이타는 용장 메모리 셀 데이타 버스(SC_R)상에 나타난다. 그 다음, 데이타 버스(SC_R)에 결합된 센스 앰프가 메모리 셀에 저장된 데이타를 판독하고, 출력 신호(S_outR)은 출력 신호(_out8)을 치환하는 출력 신호(D_out8)로써 전송된다.

상기의 실시예에 있어서, 섹터(1)내의 디지트 라인(D₁₈₁)에 접속된 메모리 셀은 제1용장 메모리 셀 매트릭스(MX_R1)내의 디지트 라인(D_R1)에 접속된 메모리 셀로 치환되고, 치환된 메모리 셀로부터의 데이타는 출력 비트(8)에 할당된다. 그러나, 용장 어드레스 회로(RAC₀, RAC₁, RAC₂및 RAC₃)의 퓨즈는 섹터(1 내지 8)범위의 섹터 들중 소정의 섹터를 나타내는 데이타를 저장하기 위해, 선택적으로 용융되고, 용장 비트 회로(RBC₀, RBC₁, 및 RBC₂)의 퓨즈는 치환된 메모리 셀 내에 저장된 데이타가 할당되는 출력 비트(1 내지 8)범위의 비트들중 소정의 비트를 나타내는 데이타를 저장하기 위해 선택적으로 용융된다.

제5도에 도시된 회로 배열은 섹터(1 내지 8)범위의 섹터내의 디지트 라인을 제1용장 메모리 셀 매트릭스(MX_R1)내의 디지트 라인으로 치환하는데 필요하다. 또한,제4도에 도시된 플래시 EEEPROM은 섹터(9 내지 16) 범위의 섹터내의 디지트 라인을 제2용장 메모리 셀 매트릭스(MX_R2)내의 디지트 라인으로 치환하기 위한 회로를 필요로 한다. 결과적으로, 제4도에 도시된 플래시 EPROM은 제5도에 도시된 바와 같이 2개의 제어 회로(RED₁)과 용장 선택 회로(RSC)를 필요로 한다. 주 메모리 셀 매트릭스내의 불량 메모리 셀에 접속된 디지트 라인을 용장 메모리 셀 매트릭스내의 디지트 라인으로 치환하기 위한 전체 회로 배열은 제2도에 도시된 종래의 회로 배열보다 규모면에서 더 작다. 필요한 퓨즈의 총 수는 종래의 플래시 EEPROM에 이용된 퓨즈의 총수에 비해 상당히 작은 15개 [7개의 퓨즈(RAC₀-RAC₃, RBC₀-RBC₂) × 2개의 제어회로(RED₁)+ 1개의 퓨즈(RSC)]이다.

제6도에는 본 발명의 제2의 양호한 실시예에 따른 플래시 EEPROM이 도시되어 있다. 제4도에 도시된 것과 동일한 제6도에 도시된 부분들은 동일한 도면 부호를 붙이고, 이하에서 상세한 설명을 생략하고자 한다.

제6도에 도시된 플래시 EEPROM은 제1도 및 제2용장 메모리 셀 매트릭스(MX_R1및 MX_R2)가 각각 용장 메모리 셀 데이타 버스(SC_R1및 SC_R2)에 관련되어 있는 점에서 도시된 플래시 EEPROM과는 다르다. 데이타를 기록하기 위한 NE-MOSFET(Q_Y2R1및 Q_Y2R2) 및 센스 앰프는 용장 메모리 셀 데이타 버스(SC_R1및 SC_R2)에 접속된다. 본 발명의 제1실시예에 있어서, 데이타를 기입, 소거 또는 판독하지 못하는 섹터(1 내지 8) 들중 2개의 섹터내의 메모리 셀을 동시에 치환하는 것은 불가능하다. 예를 들어, 디지트 라인(D₁₁₁및 D₂₁₁)에 접속된 메모리 셀은 용장 메모리 셀 매트릭스내의 메모리 셀로 동시에 치환될 수는 없다. 그러나, 본 발명의 제2실시예에 따르면, 제1 및 제2용장 메모리 셀 매트릭스(MX_R1및 MX_R2)가 용장 메모리 셀 데이타 버스(SC_R1및 SC_R2)에 각각 관련되어 있기 때문에, 예를 들어 디지트 라인(D₁₁₁및 D₂₁₁)은 제1및 제2용장 메모리 셀 매트릭스(MX_R1및 MX_R2)내의 디지트 라인(D_R1및 D_R2)로 각각 치환될 수 있다. 결과적으로, 본 발명의 제2실시예에 따른 플래시 EEPROM내의 고장 메모리 셀은 본 발명의 제1실시예에 따른 플래시 EEPROM로 보다 성공적으로 치유될 수 있다.

주 메모리 셀 매트릭스 내의 메모리 셀을 본 발명의 제2실시예에 따른 용장 메모리 셀 매트릭스 내의 메모리로 치환하는데 필요한 본 발명의 제 1실시예에 따른 제5도에 도시된 제어 회로 배열보다 더 복합하다. 특히, 본 발명의 제2실시예에 따른 제어 회로 배열은 제1 및 제2용장 메모리 셀 매트릭스내의 메모리 셀로부터 판독된 데이타가 주 메모리 셀 매트릭스내의 불량 메모리 셀내의 데이타를 치환 하는 것을 결정하기 위한 제어 과정에 영향을 미치는 것이 필요하다. 이러한 제어 과정은 제5도로부터 용이하게 이해되었으므로 이상의 상세한 설명은 생략하고자 한다.

본 발명의 양호한 실시예에 대해 상세하게 설명하였지만, 이것은 첨부된 특허 청구의 범위내에서 본 발명을 여러가지로 변경 및 변형이 행해질 수 있다는 것을 이해해야 한다.

Claims

불휘발성 반도체 메모리 장치에 있어서, 불휘발성 메모리 셀의 매트릭스로 각각 구성되는 다수의 주메모리 셀 영역을 각각 포함하는 다수의 섹터; 각각의 상기 섹터내의 상기 불휘발성 메모리 셀내에 데이타를 기입하고, 상기 메모리 셀로부터 데이타를 소거하며, 상기 메모리 셀로부터 데이타를 판독하는 제어 수단; 불휘발성 메모리 셀의 매트릭스로 구성되는 하나 이상의 용장 메모리 셀 영역(redundant memory cell region) ; 및 상기 섹터중 하나의 섹터내에 어드레스함으로써 선택되고 불량인 상기 불휘발성 메모리 셀중 하나의 셀을 상기 하나 이상의 용장 메모리 셀 영역내의 불휘발성 메모리 셀들중 하나의 셀로 치환하기 위한 치환수단(replacing means)을 포함하고, 각각의 상기 섹터내의 데이타는 일괄적으로 소거될 수 있고, 상기 주 메모리 셀 영역의 개수의 입출력 단자의 개수와 동일하며, 상기 주 메모리 셀 영역은 순서대로 정렬되고 대응하는 입출력 단자에 데이타를 출력하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제1항에 있어서, 상기 하나 이상의 용장 메모리 셀 영역내의 상기 불휘발성 메모리 셀은 상기 주 메모리 셀 영역내의 상기 불휘발성 메모리 셀과 구조 및 특성이 동일한 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제1항에 있어서, 상기 섹터가 다수의 그룹으로 분할되고, 불휘발성 메모리 셀의 매트릭스로 각각 구성되고 상기 섹터의 상기 그룹과 각각 관련된 다수의 용장 메모리 셀 영역을 더 포함하고, 상기 치환 수단이 불량으로 선택된 불휘발성 메모리 셀을 상기 불량으로 선택된 불휘발성 메모리 셀을 포함하는 섹터의 그룹과 관련된 용장 메모리 셀 영역내의 불휘발성 메모리 셀로 치환하는 수단을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제3항에 있어서, 상기 치환 수단이 상기 섹터의 상기 그룹들중 한 그룹과 관련된 용장 메모리 셀 영역을 초과하는 불량으로 불휘발성 메모리 셀을 상기 섹터의 상기 그룹들중 다른 한 그룹과 관련된 용장 메모리 셀 영역들중 한 영역내의 불휘발성 메모리 셀들중 한 셀로 치환하는 수단을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제1항에 있어서, 상기 치환 수단이 불량으로 선택된 불휘발성 메모리 셀의 드레인에 접속된 디지트라인을 상기 하나 이상의 용장 메모리 셀 여역내의 불휘발성 메모리 셀의 드레인에 접속된 디지트 라인으로 치환하는 수단을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제1항에 있어서, 상기 불휘발성 반도체 메모리 장치가 K개의 열(column) 어드레스 라인 ; 1개의 행(row) 어드레스 라인; m개의 데이타 버스 ; n개의 섹터 선택 라인 ; 용장 메모리 셀 영역 선택 라인; 및 용장 메모리 셀 데이타 버스를 더 포함하고, 상기 주 메모리 셀 영역의 상기 불휘발성 메모리 셀은 디지트 라인에 접속된 드레인, 상기 열 어드레스 라인에 접속된 게이트 및 제1소스 단자에 공통적으로 접속된 소스를 갖고, 상기 주 메모리 셀 영역은, 상기 디지트 라인과 메모리 셀 영역의 출력 노드 사이에 접속되고 각각의 행 어드레스 라인용 게이트를 갖는 행 어드레스 선택 트랜지스터를 포함하며, 상기 불휘발성 반도체 메모리 장치는 상기 출력 노드에 대응하는 데이타 버스와 상기 출력 노드 사이에 각각 접속되고 각각의 상기 섹터 선택 라인에 접속된 각각의 게이트를 갖는 섹터 선택 트랜지스터(sector selecting transistors)를 더 포함하고, 상기 용장 메모리 셀 영역의 상기 불휘발성 메모리 셀이 용장 메모리 셀 디지트 라인에 공통적으로 접속된 드레인, 상기 열 어드레스 라인에 접속된 게이트 및 제2소스 단자에 공통적으로 접속된 소스를 갖고, 상기 용장 메모리 셀 영역이 상기 용장 메모리 셀 디지트 라인과 용장 메모리 셀 영역의 출력 노드 사이에 접속되고 행 어드레스 라인에 각각 접속된 게이트를 행 어드레스 선택 트랜지스터를 포함하고, 상기 불휘발성 반도체 메모리 장치는, 용장 메모리 셀 영역의 상기 출력 노드와 상기 용장 메모리 셀 데이타 버스 사이에 접속되고 상기 용장 메모리 셀 영역 선택 라인에 접속된 게이트를 갖는 용장 메모리 셀 영역 선택 트랜지스터를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제1항에 있어서, 상기 치환 수단은 치환될 불량으로 선택된 불휘발성 메모리 셀을 포함하는 섹터들 중 한 섹터의 어드레스를 저장하기 위한 퓨즈를 갖고, 섹터 선택 라인을 디코드하기 위해 어드레스 데이타를 입력시키고, 기입 및 판독 모드에서 공급된 어드레스 데이타가 저장된 어드레스 데이타와 일치하는지를 검출하기 위한 수단을 포함하는 용장 어드레스 회로(redundancy address circuits) ; 불량으로 선택된 불휘발성 메모리 셀을 치환하기 위한 불휘발성 메모리 셀이 할당되는 출력 비트를 나타내는 데이타를 저장하기 위한 퓨즈를 갖는 용장 비트 회로(redundancy bit circuits) ; 공급된 어드레스 데이타가 상기 용장 어드레스 회로내의 저장된 어드레스 데이타와 일치할 때, 불량으로 선택된 불휘발성 메모리 셀을 치환하기 위한 용장 메모리 셀 영역내의 불휘발성 메모리 셀을 선택하기 위한 라인에 기입 및 판독 모드에서 선택적으로 소정의 전압을 각각 인가하기 위한 용장 억세스 회로(redundancy access circuit); 및 불량으로 선택된 불휘발성 메모리 셀을 치환하기 위한 용장 메모리 셀 영역내의 불휘발성 메모리 셀로부터 판독되어 저장된 데이타를, 상기 용장 비트 회로에 의해 저장되는 데이타를 갖는 상기 출력 비트에 대응하는 출력 버퍼 회로로 전송하기 위한 제어 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.