JPS59124098A - 半導体メモリの冗長デコ−ダ - Google Patents
半導体メモリの冗長デコ−ダInfo
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- JPS59124098A JPS59124098A JP57233533A JP23353382A JPS59124098A JP S59124098 A JPS59124098 A JP S59124098A JP 57233533 A JP57233533 A JP 57233533A JP 23353382 A JP23353382 A JP 23353382A JP S59124098 A JPS59124098 A JP S59124098A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はメモＩＪ Ｉ Ｃ（集積回路）などの半導体メ
モリ、特に不良セルを救済するための冗長セルを有する
半導体メモリにおける冗長セル指定データを記憶するた
めの冗長デコーダに関する。
モリ、特に不良セルを救済するための冗長セルを有する
半導体メモリにおける冗長セル指定データを記憶するた
めの冗長デコーダに関する。
メモリＩＣの冗長回路は、不良メモリセルが検出された
場合にこれを同一チップ上に形成されている冗長メモリ
セルに置き換えて不良セルを救済するために設けられて
いる。上記不良セルの救済は、メモリＩＣの製造に際し
て実施されるウェハープローブ試験中に行なわれる。先
ず、１回目のウェハープローブ試験において、あるメモ
リチップで不良セルを検出したときにそのセルの番地デ
ータ（不良番地データ）を解析し、冗長メモリセルを選
択し、メモリチップ内の冗長セル指定用の冗長デコーダ
に不良番地データを書き込む。これによって、メモリチ
ップのアドレス入力が不良セル番地に一致したときに、
上記冗長デコーダの出力によシ冗長セルを選択指定し、
不良セルに代えて冗長セルを使用するような救済処理が
可能になる。そして、このように不良救済が行なわれた
メモリチップに対して２回目のウェハープローグ試験を
行ない、メモリチップ特性を試験してアセンブリに適し
たメモリチップを選別する。
場合にこれを同一チップ上に形成されている冗長メモリ
セルに置き換えて不良セルを救済するために設けられて
いる。上記不良セルの救済は、メモリＩＣの製造に際し
て実施されるウェハープローブ試験中に行なわれる。先
ず、１回目のウェハープローブ試験において、あるメモ
リチップで不良セルを検出したときにそのセルの番地デ
ータ（不良番地データ）を解析し、冗長メモリセルを選
択し、メモリチップ内の冗長セル指定用の冗長デコーダ
に不良番地データを書き込む。これによって、メモリチ
ップのアドレス入力が不良セル番地に一致したときに、
上記冗長デコーダの出力によシ冗長セルを選択指定し、
不良セルに代えて冗長セルを使用するような救済処理が
可能になる。そして、このように不良救済が行なわれた
メモリチップに対して２回目のウェハープローグ試験を
行ない、メモリチップ特性を試験してアセンブリに適し
たメモリチップを選別する。
第１図は上述した冗長デコーダの一例を示してお、！ｌ
） 、ｌｏ〜１ｎはアドレスバッファ（図示せず）から
のアドレス信号（ＡＯｓ入６ ） １ ・・・（ＡＨ＊
ＡＨ）が入力するレジスタ回路、２は上記レジスタ回
路１０〜１ｎを一括接続する出力線、３はクロック信号
φによってオン状態にな、ｊｌｌ） ＶＤＤ電源から上
記出力線２へのプリチャージを行なわせるＭＯＳトラン
ジスタである。なお、このトランジスタ３はダイナミッ
クメモリで使用されるもので、スタティックメモリでは
上記トランジスタのダート・ソース相互が接続されて通
常オン状態にされている。上記レジスタ回路１０〜１ｎ
は、それぞれたとえば第２図に示すような不揮発性レジ
スタが用いられている。ここで、Ｆ ｔ Ｆはヒユーズ
、Ｔ、〒はアドレス信号Ａ４ 、λｉ （１：＝Ｑ。
） 、ｌｏ〜１ｎはアドレスバッファ（図示せず）から
のアドレス信号（ＡＯｓ入６ ） １ ・・・（ＡＨ＊
ＡＨ）が入力するレジスタ回路、２は上記レジスタ回
路１０〜１ｎを一括接続する出力線、３はクロック信号
φによってオン状態にな、ｊｌｌ） ＶＤＤ電源から上
記出力線２へのプリチャージを行なわせるＭＯＳトラン
ジスタである。なお、このトランジスタ３はダイナミッ
クメモリで使用されるもので、スタティックメモリでは
上記トランジスタのダート・ソース相互が接続されて通
常オン状態にされている。上記レジスタ回路１０〜１ｎ
は、それぞれたとえば第２図に示すような不揮発性レジ
スタが用いられている。ここで、Ｆ ｔ Ｆはヒユーズ
、Ｔ、〒はアドレス信号Ａ４ 、λｉ （１：＝Ｑ。
・・・ｎ）によりスイッチ制御されるＮチャンネルのＭ
ＯＳトランジスタ、Ｎは出力ノードであり、上記ヒーー
ズＦ、Ｆに選択的にレーザー光が照射されて溶断される
ことによって書き込みが行なわれる。したがって、前記
レジスタ回路１０〜１ｎに対して書き込与を行なわなか
った場合には、アドレス信号Ａｏ”＝Ａ、入力によυ各
しジスタ回路１ｏ−への出力ノードＮはＶＢ２とな９、
第１図の冗長デコーダの出力はＶＳＳ電位となる。これ
に対して、たとえば各レジスタ回路１０〜１ｎの一方の
ヒーーズＦのみに書き込みを行なった場合には、アドレ
ス信号Ａ、−入□入力時にＡｏｊＡｌ、 ・ Ａｎがそ
れぞれ＠１ ’ （ＶＤＤ ）で、ＡＯＩＡｌ １・
・・島がそれぞれＯ” （Ｖｓｓ ）のときのなるので
、冗長デコーダのデコード条件が成立してデコード出力
はＶＤＤ電位になる。これに対して、上記以外のアドレ
ス信号入力時には、レジスタ回路１０〜１ｎのいずれか
でトランジスタ〒がオンになってその出力ノードＮはＶ
８８電位になるので、冗長デコーダの出力はｖｇｓ電位
になる。
ＯＳトランジスタ、Ｎは出力ノードであり、上記ヒーー
ズＦ、Ｆに選択的にレーザー光が照射されて溶断される
ことによって書き込みが行なわれる。したがって、前記
レジスタ回路１０〜１ｎに対して書き込与を行なわなか
った場合には、アドレス信号Ａｏ”＝Ａ、入力によυ各
しジスタ回路１ｏ−への出力ノードＮはＶＢ２とな９、
第１図の冗長デコーダの出力はＶＳＳ電位となる。これ
に対して、たとえば各レジスタ回路１０〜１ｎの一方の
ヒーーズＦのみに書き込みを行なった場合には、アドレ
ス信号Ａ、−入□入力時にＡｏｊＡｌ、 ・ Ａｎがそ
れぞれ＠１ ’ （ＶＤＤ ）で、ＡＯＩＡｌ １・
・・島がそれぞれＯ” （Ｖｓｓ ）のときのなるので
、冗長デコーダのデコード条件が成立してデコード出力
はＶＤＤ電位になる。これに対して、上記以外のアドレ
ス信号入力時には、レジスタ回路１０〜１ｎのいずれか
でトランジスタ〒がオンになってその出力ノードＮはＶ
８８電位になるので、冗長デコーダの出力はｖｇｓ電位
になる。
なお、書き込みデータを永久的に記憶するための不揮発
性レジスタとしては、上記以外にも不揮発性素子として
大電流によシ溶断されるヒユーズを用いる回路とか、Ｆ
ＡＭＯ８構造の半導体素子などが知られている。
性レジスタとしては、上記以外にも不揮発性素子として
大電流によシ溶断されるヒユーズを用いる回路とか、Ｆ
ＡＭＯ８構造の半導体素子などが知られている。
上述したように、不良セルの救済処理は、（１）不良セ
ルの解析による冗長セルの選択、（２）不揮発性レジス
タへの書き込み、（３）アセングリに適したテップの選
別、の３工程に分類できる。
ルの解析による冗長セルの選択、（２）不揮発性レジス
タへの書き込み、（３）アセングリに適したテップの選
別、の３工程に分類できる。
いま、不揮発性し・ゾスタとして、レーザー光溶断方式
のヒーーズ回路を使用した場合、レーザー光書込装置は
高価であるのでその稼動率を高める必要がある。そこで
、前記３工程を１回のウェハープローグ試験で行なわず
に、前述したように２回に分け、レーザー光書込装置を
使用する時間を短縮し、つまｐ１１回目ウェハ−プロー
グ試験のみの時間としてその稼動率の向上を図っている
。この場合、１回目のウェハ−プローグ試験においては
、不良セルに対して置き換える冗長セルの置換データ（
不良番地データ）を予め用意された記憶媒体ヘウエノ・
別、チップ別に記憶させ、この記憶データをレーザー光
誉込装置へ与えて不揮発性レジスタへの書き込みを行な
わせるものである。
のヒーーズ回路を使用した場合、レーザー光書込装置は
高価であるのでその稼動率を高める必要がある。そこで
、前記３工程を１回のウェハープローグ試験で行なわず
に、前述したように２回に分け、レーザー光書込装置を
使用する時間を短縮し、つまｐ１１回目ウェハ−プロー
グ試験のみの時間としてその稼動率の向上を図っている
。この場合、１回目のウェハ−プローグ試験においては
、不良セルに対して置き換える冗長セルの置換データ（
不良番地データ）を予め用意された記憶媒体ヘウエノ・
別、チップ別に記憶させ、この記憶データをレーザー光
誉込装置へ与えて不揮発性レジスタへの書き込みを行な
わせるものである。
しかし、上述したようにレーザー光にふるヒユーズ溶断
を行なうことによって書き込み処理を行なった後にメモ
リチップの特性を試験することは、この試験によるメモ
リチップの収率によってレーザー光書込装置の効率が実
質的に制限されてしまう。
を行なうことによって書き込み処理を行なった後にメモ
リチップの特性を試験することは、この試験によるメモ
リチップの収率によってレーザー光書込装置の効率が実
質的に制限されてしまう。
本発明は上記の事情に鑑みてなされたもので、ウェハー
グローブ試験によるメモリチップの試験効率を高めるこ
とが可能となシ、しかも冗長セル指定データ書込用のレ
ジスタ回路に対してヒユーズ溶断を行なうレーザー光書
込装置の稼動率の向上が可能となる半導体メモリの冗長
デコーダを提供するものである。
グローブ試験によるメモリチップの試験効率を高めるこ
とが可能となシ、しかも冗長セル指定データ書込用のレ
ジスタ回路に対してヒユーズ溶断を行なうレーザー光書
込装置の稼動率の向上が可能となる半導体メモリの冗長
デコーダを提供するものである。
即ち、本発明の半導体メモリの冗長デコーダは、冗長セ
ル指定データ書込用のレジスタとして、指定データの電
気的な書き込みによって一時的な記憶が可能な揮発性レ
ジスタと、指定データの永久的な書き込みが可能な不揮
発性レジスタとを具備することを特徴とするものである
。
ル指定データ書込用のレジスタとして、指定データの電
気的な書き込みによって一時的な記憶が可能な揮発性レ
ジスタと、指定データの永久的な書き込みが可能な不揮
発性レジスタとを具備することを特徴とするものである
。
したがって、ウェハープローブ試験に際しては揮発性レ
ジスタを使用して不良セルを一時的に救済状態にできる
ので、メモリチップ特性を十分に試験することが可能と
なり、この試験により選別されたメモリチップに対して
のみレーザー光書込装置により、不揮発性レジスタに指
定データを書き込むことが可能となる。これによって、
試験効率の向上およびレーザー光書込装置の稼動率の向
上が可能となる。
ジスタを使用して不良セルを一時的に救済状態にできる
ので、メモリチップ特性を十分に試験することが可能と
なり、この試験により選別されたメモリチップに対して
のみレーザー光書込装置により、不揮発性レジスタに指
定データを書き込むことが可能となる。これによって、
試験効率の向上およびレーザー光書込装置の稼動率の向
上が可能となる。
また、不良セルが複数個存在する場合で、各不良セルに
対してそれぞれ適切な冗長セルを選択する際に、揮発性
レジスタの指定データを高速に書き換えることができる
ので、冗長セルの選択を柔軟に行なうことができ、一時
的な救済状態を柔軟に作υ出すことができる。
対してそれぞれ適切な冗長セルを選択する際に、揮発性
レジスタの指定データを高速に書き換えることができる
ので、冗長セルの選択を柔軟に行なうことができ、一時
的な救済状態を柔軟に作υ出すことができる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
本発明においては、第１図を参照して前述した冗長デコ
ーダにおいてアドレス信号入力の各ビットに対応して設
けるレジスタとして、たとえば第３図に示すようにヒユ
ーズ３１、制御用ＭＯ８＋−ランジスタ３２、アドレス
信号入力用ＭＯ８）ランジスタ３３が直列接続された不
揮発性レジスタ３０と、上記制御用ＭＯ８）ランジスタ
３２をスイッチ制御する揮発性レジスタ３４とを用いる
ものである。
ーダにおいてアドレス信号入力の各ビットに対応して設
けるレジスタとして、たとえば第３図に示すようにヒユ
ーズ３１、制御用ＭＯ８＋−ランジスタ３２、アドレス
信号入力用ＭＯ８）ランジスタ３３が直列接続された不
揮発性レジスタ３０と、上記制御用ＭＯ８）ランジスタ
３２をスイッチ制御する揮発性レジスタ３４とを用いる
ものである。
上記揮発性レジスタ３４は、ウェハーグローブ試験にお
いて電気的にデータの書き込みが可能であシ、この書き
込まれたデータによシ前記制御用ＭＯ８ｌ−ランジスタ
３２がオフ状態に制御されることによって等節約にヒユ
ーズ３１が溶断された状態とな９、これによって不良救
済状態が一時的に作り出されるのでメモリチップ特性の
試験が可能となる。第４図は、上記したようなレジスタ
を第１図に示したような冗長デコーダ用レジスタ回路１
０〜１ｎに適用した場合の１個分の具体例を示してお夕
、ＮチャンネルＭＯＳトランジスタを使用している。第
１の不揮発性レジスタ４Ｉは、出力ノードＮとＶＳＳ電
源との間にヒユーズ４２およびトランジスタ４３゜４４
が直列に接続され、上記トランジスタ４４０ケ９−トに
は１ビット分のアドレス信号Ａｉ が入力する。第２
の不揮発性レジスタ回路は、前記出力ノードＮとＶｓｓ
ｔ源との間にヒーーズ７７およびトランジスタ４ 、？
、 ４４が直列に接続され、上記トランジスタ７７０
ケ゛−トには前記アドレス信号Ａｉの相補ビット信号で
あるアドレス信号Ａｉが入力する。揮発性レジスタ４５
において、デグレ、ジョン型のトランジスタ４６゜４７
ｄエンハンスメント型トランノスタ４８゜４９の負荷累
子であって、これらはフリップフロップ（、Ｆ／Ｆ ）
回路５０を形成している。５１はイネーブル制御トラン
ジスタであって上記ヅＦ回路５０に直列に接続され、こ
れらはＶＤＤ′亀源およびＶＳＳＳＳ電源続されている
。そして、Ｆ／Ｆ回路５０のトランジスタ４８は、ｒ−
トが書き込み用トランジスタ５２を介して第１の不揮発
性レジスタ４ノのアドレス信号Ａｉ入力用トランジスタ
４４のダートに接続され、ドレインが第１の不揮発性レ
ジスタ４ノの制御トランジスタ４３のゲートに接続され
ている。また、Ｆ／Ｆ回路５０のトランジスタ４９は、
ダートが書き込み用トランジスタ５３を介して第２の不
揮発性レジスタ７丁のアドレス信号λｉ入力用トランジ
スタＴ１のケ゛−トに接続され、ドレインが第２の不揮
発性レジスタ４１の制御トランジスタ４．９のケ゛−１
に接続されている。なお、前記イネーブル制御トランジ
スタ５１は、ダートに′１”レベルのイネーブル信号φ
ＥＮが印加されたときにオン状態になるものであシ、前
記書き込み用トランジスタ５２．５３はダートに書き込
み信号φ■が印加されたときにオン状態になるものであ
る。
いて電気的にデータの書き込みが可能であシ、この書き
込まれたデータによシ前記制御用ＭＯ８ｌ−ランジスタ
３２がオフ状態に制御されることによって等節約にヒユ
ーズ３１が溶断された状態とな９、これによって不良救
済状態が一時的に作り出されるのでメモリチップ特性の
試験が可能となる。第４図は、上記したようなレジスタ
を第１図に示したような冗長デコーダ用レジスタ回路１
０〜１ｎに適用した場合の１個分の具体例を示してお夕
、ＮチャンネルＭＯＳトランジスタを使用している。第
１の不揮発性レジスタ４Ｉは、出力ノードＮとＶＳＳ電
源との間にヒユーズ４２およびトランジスタ４３゜４４
が直列に接続され、上記トランジスタ４４０ケ９−トに
は１ビット分のアドレス信号Ａｉ が入力する。第２
の不揮発性レジスタ回路は、前記出力ノードＮとＶｓｓ
ｔ源との間にヒーーズ７７およびトランジスタ４ 、？
、 ４４が直列に接続され、上記トランジスタ７７０
ケ゛−トには前記アドレス信号Ａｉの相補ビット信号で
あるアドレス信号Ａｉが入力する。揮発性レジスタ４５
において、デグレ、ジョン型のトランジスタ４６゜４７
ｄエンハンスメント型トランノスタ４８゜４９の負荷累
子であって、これらはフリップフロップ（、Ｆ／Ｆ ）
回路５０を形成している。５１はイネーブル制御トラン
ジスタであって上記ヅＦ回路５０に直列に接続され、こ
れらはＶＤＤ′亀源およびＶＳＳＳＳ電源続されている
。そして、Ｆ／Ｆ回路５０のトランジスタ４８は、ｒ−
トが書き込み用トランジスタ５２を介して第１の不揮発
性レジスタ４ノのアドレス信号Ａｉ入力用トランジスタ
４４のダートに接続され、ドレインが第１の不揮発性レ
ジスタ４ノの制御トランジスタ４３のゲートに接続され
ている。また、Ｆ／Ｆ回路５０のトランジスタ４９は、
ダートが書き込み用トランジスタ５３を介して第２の不
揮発性レジスタ７丁のアドレス信号λｉ入力用トランジ
スタＴ１のケ゛−トに接続され、ドレインが第２の不揮
発性レジスタ４１の制御トランジスタ４．９のケ゛−１
に接続されている。なお、前記イネーブル制御トランジ
スタ５１は、ダートに′１”レベルのイネーブル信号φ
ＥＮが印加されたときにオン状態になるものであシ、前
記書き込み用トランジスタ５２．５３はダートに書き込
み信号φ■が印加されたときにオン状態になるものであ
る。
而して、揮発性レジスタ４５は、通常はイネ−グル制御
トランジスタ５１、書き込み用トランジスタ５２．５３
がそれぞれオフ状態になっておシ、負荷トランジスタ４
６．４７を介してｉＡｌの不揮発性レジスタ４１の制御
トランジスタ４３および第２の不揮発性レジスタ７了の
制御トランジスタ４３の各ダートにほぼＶＤＤ電位を与
えている。したがって、ウニハーフ０ロープ試験に際し
て、揮発性レジスタ４５にデータを書き込まれなかった
場合、アドレス信号Ａ ｉｒ Ａ ｉの入力時に上記不
揮発性レジスタ４１．４１（Ｄ一方がオン状態、他方が
オフ状態になり、出力ノードＮはＶＳＢ電位になる。
トランジスタ５１、書き込み用トランジスタ５２．５３
がそれぞれオフ状態になっておシ、負荷トランジスタ４
６．４７を介してｉＡｌの不揮発性レジスタ４１の制御
トランジスタ４３および第２の不揮発性レジスタ７了の
制御トランジスタ４３の各ダートにほぼＶＤＤ電位を与
えている。したがって、ウニハーフ０ロープ試験に際し
て、揮発性レジスタ４５にデータを書き込まれなかった
場合、アドレス信号Ａ ｉｒ Ａ ｉの入力時に上記不
揮発性レジスタ４１．４１（Ｄ一方がオン状態、他方が
オフ状態になり、出力ノードＮはＶＳＢ電位になる。
を作υ出すために冗長デコーダの各レジスタ回路に冗長
セル指定データが書き込１れる。いま、たとえば第１の
不揮発性レジスタ４１のヒ＝−ズ４２を等価的に溶断し
た状態となるように書き込みを行なう場合には、イネー
ブル信号φＥＮを′１″にしてＦ／Ｆ回路５０を動作状
態にし、アドレス信号がＡｉ＝“１″ｒ Ｊ””−０″
の状態で書き込み信号φｗＢを一旦＠１＃状態にする。
セル指定データが書き込１れる。いま、たとえば第１の
不揮発性レジスタ４１のヒ＝−ズ４２を等価的に溶断し
た状態となるように書き込みを行なう場合には、イネー
ブル信号φＥＮを′１″にしてＦ／Ｆ回路５０を動作状
態にし、アドレス信号がＡｉ＝“１″ｒ Ｊ””−０″
の状態で書き込み信号φｗＢを一旦＠１＃状態にする。
これによって、シ今゛回路５０においてはトランジスタ
４８がオン、トランジスタ４９がオフ状態になるので、
第１の不揮発性レジスタ４１の制御トランジスタ４３は
オフになシ、等価的にヒーーズ４２が溶断された状態に
なる。なお、このとき第２の不揮発性レジスタ７７は、
アドレス信号入力用トランジスタＴ１がオフ状態、にな
っている。
４８がオン、トランジスタ４９がオフ状態になるので、
第１の不揮発性レジスタ４１の制御トランジスタ４３は
オフになシ、等価的にヒーーズ４２が溶断された状態に
なる。なお、このとき第２の不揮発性レジスタ７７は、
アドレス信号入力用トランジスタＴ１がオフ状態、にな
っている。
上記とは逆に、第２の不揮発性レジスタＴ了のヒユーズ
４２を等価的に溶断した状態となるように書き込みを行
なう場合には、アドレス信号がＡｉ＝”０”、Ａｉ＝″
′１”の状態で書き込みを行−なう。これによって、Ｆ
／Ｆ回路５ｏにおいては、トランジスタ４９がオン、ト
ランジスタ４８がオフ状態になるので、第２不揮発性レ
ジスタ７了の制御トランジスタ４３はオフになり、等価
的にヒユーズＴ１が溶断された状態になる。
４２を等価的に溶断した状態となるように書き込みを行
なう場合には、アドレス信号がＡｉ＝”０”、Ａｉ＝″
′１”の状態で書き込みを行−なう。これによって、Ｆ
／Ｆ回路５ｏにおいては、トランジスタ４９がオン、ト
ランジスタ４８がオフ状態になるので、第２不揮発性レ
ジスタ７了の制御トランジスタ４３はオフになり、等価
的にヒユーズＴ１が溶断された状態になる。
ナオ、このとき第１の不揮発性レジスタ４１は、アドレ
ス信号入力用トランジスタ４４がオフ状態になっている
。
ス信号入力用トランジスタ４４がオフ状態になっている
。
上述したように揮発性レジスタ４５に書き込みを行なっ
てアドレス信号Ａｉ 、 Ａｉの所定入力状態を記憶さ
せることによって、この記憶内容と同じアドレス信号Ａ
ｉ 、 Ａｉが入力するときの各レジスタ回路の出力、
すなわち冗長デコーダのデコード出力によって冗長セル
を指定して不良救済状態を作シ出すことができ、この状
態でメモリチップ特性を試験してアセンブリに適したメ
モリチップを選別することができる。この後、イネーブ
ル信号φＥＮの印加を停止して揮発性レジスタ４５の記
憶内容をクリアする。また、上記ウェハープローブ試験
の際に冗長デコーダに書き込むデータをレーデ−光書込
装置内の記憶装置に記憶させておく。
てアドレス信号Ａｉ 、 Ａｉの所定入力状態を記憶さ
せることによって、この記憶内容と同じアドレス信号Ａ
ｉ 、 Ａｉが入力するときの各レジスタ回路の出力、
すなわち冗長デコーダのデコード出力によって冗長セル
を指定して不良救済状態を作シ出すことができ、この状
態でメモリチップ特性を試験してアセンブリに適したメ
モリチップを選別することができる。この後、イネーブ
ル信号φＥＮの印加を停止して揮発性レジスタ４５の記
憶内容をクリアする。また、上記ウェハープローブ試験
の際に冗長デコーダに書き込むデータをレーデ−光書込
装置内の記憶装置に記憶させておく。
次に、上述したようにアセンブリに適したものとして選
別されたメモリチップに対して、レーザー光書込装置に
よりその記憶装置のデータにしたがって永久的な書き込
みが行なわれる。
別されたメモリチップに対して、レーザー光書込装置に
よりその記憶装置のデータにしたがって永久的な書き込
みが行なわれる。
即ち、アドレス信号のＡｉ＝６１”、Ａｉ＝″０″のと
きに第１．第２の不揮発性レジスタ４１゜７了が共にオ
フ状態となるように書き込むべきレジスタ回路に対して
は、第１の不揮発性レジスタ４１のヒーーズ４２を溶断
する。上記とは逆に、アドレス信号のＡｉ＝’０” 、
Ａｉ＝”ｌ”のときに第１、第２の不揮発性レジスタ４
１゜Ｔ了が共にオフ状態となるように書き込むベヘレジ
スタ回路に対しては、第２の不揮発性レジスタ４１のヒ
ユーズ４２を溶断する。これによって、メモリチップは
不良救済され、以後の製造工程を経てメモリＩＣとなる
。
きに第１．第２の不揮発性レジスタ４１゜７了が共にオ
フ状態となるように書き込むべきレジスタ回路に対して
は、第１の不揮発性レジスタ４１のヒーーズ４２を溶断
する。上記とは逆に、アドレス信号のＡｉ＝’０” 、
Ａｉ＝”ｌ”のときに第１、第２の不揮発性レジスタ４
１゜Ｔ了が共にオフ状態となるように書き込むベヘレジ
スタ回路に対しては、第２の不揮発性レジスタ４１のヒ
ユーズ４２を溶断する。これによって、メモリチップは
不良救済され、以後の製造工程を経てメモリＩＣとなる
。
上述したようなレジスタ回路を用いた半導体メモリの冗
長デコーダによれば、ウェハープローブ試験の際に揮発
性レジスタ４５によって一時的に不良救済状態を作シ出
すことが可能になるので、この状態でメモリチップ特性
を効率良く試験することができる。そして、アセンブリ
に適したものとして選別されたメモリチップに対しての
み一方の不揮発性レジスタへのレーザー光による書き込
みが行なわれるので、一般に高価なレーザー光書込装置
Ｗの稼動率を向上させることができる。また、前述した
ように揮発性レジスタ４５による一時的な不良救済状態
は任意の不良セルに対して作シ出せるので、不良セルに
対して適切な冗長セルを選択することが容易になる。
長デコーダによれば、ウェハープローブ試験の際に揮発
性レジスタ４５によって一時的に不良救済状態を作シ出
すことが可能になるので、この状態でメモリチップ特性
を効率良く試験することができる。そして、アセンブリ
に適したものとして選別されたメモリチップに対しての
み一方の不揮発性レジスタへのレーザー光による書き込
みが行なわれるので、一般に高価なレーザー光書込装置
Ｗの稼動率を向上させることができる。また、前述した
ように揮発性レジスタ４５による一時的な不良救済状態
は任意の不良セルに対して作シ出せるので、不良セルに
対して適切な冗長セルを選択することが容易になる。
なお、第３図に示したレジスタは、ヒユーズ３１に直列
に制御トランジスタ３２を接続したが、冗長デコーダの
回路形式によっては第５図に示すようにヒーーズ３１に
並列に制御トランジスタ５５を接続し、このトランジス
タ５５を揮発性レジスタ５６によってスイッチ制御する
構成のレジスタを用いるようにしてもよい０〔発明の効
果〕 上述したように本発明の半導体メモリの冗長デコーダに
よれば、ウエノ・−プローグ試験によるメモリチップの
試験効率を高めることができ、しかも冗長セル指定デー
タ書込用のレジスタ回路に対してヒーーズ溶断を行なう
レーザー光書込装置の稼動率を向上させることができる
ので・実質的にメモリの製造コストを低減することが可
能になる。
に制御トランジスタ３２を接続したが、冗長デコーダの
回路形式によっては第５図に示すようにヒーーズ３１に
並列に制御トランジスタ５５を接続し、このトランジス
タ５５を揮発性レジスタ５６によってスイッチ制御する
構成のレジスタを用いるようにしてもよい０〔発明の効
果〕 上述したように本発明の半導体メモリの冗長デコーダに
よれば、ウエノ・−プローグ試験によるメモリチップの
試験効率を高めることができ、しかも冗長セル指定デー
タ書込用のレジスタ回路に対してヒーーズ溶断を行なう
レーザー光書込装置の稼動率を向上させることができる
ので・実質的にメモリの製造コストを低減することが可
能になる。
第１図は半導体メモリの冗長デコーダの一例を示す構成
説明図、第２図は第１図の冗長デコーダにおける各レジ
スタ回路の従来例を示す回路図、第３図は本発明に半導
体メモリの冗長デコーダにおけるアドレス信号入力の各
ビットに対応して設けられるレジスタを示す構成説明図
、第４図は第３図のレジスタを用いた冗長デコーダ用レ
ジスタ回路の具体例を示す回路図、第５図は第３図のレ
ジスタの変形例を示す構成説明図である。 ３０・・・不揮発性レジスタ、３１・・・ヒユーズ、３
２ 、５５・・・制御用トランジスタ、３３・・・アド
レス信号入力用トランジスタ、３４．５６・・・揮発性
レジスタ。 出願人代理人 弁理士 鈴 江 武 彦６０ 第１図 第２図
説明図、第２図は第１図の冗長デコーダにおける各レジ
スタ回路の従来例を示す回路図、第３図は本発明に半導
体メモリの冗長デコーダにおけるアドレス信号入力の各
ビットに対応して設けられるレジスタを示す構成説明図
、第４図は第３図のレジスタを用いた冗長デコーダ用レ
ジスタ回路の具体例を示す回路図、第５図は第３図のレ
ジスタの変形例を示す構成説明図である。 ３０・・・不揮発性レジスタ、３１・・・ヒユーズ、３
２ 、５５・・・制御用トランジスタ、３３・・・アド
レス信号入力用トランジスタ、３４．５６・・・揮発性
レジスタ。 出願人代理人 弁理士 鈴 江 武 彦６０ 第１図 第２図
Claims (2)
- （１）不良セル救済用の冗長セルを有する半導体メモリ
に設けられ、所定のアドレス信号入力をデコードして冗
長セルを選択する半導体メモリの冗長デコーダにおいて
、冗長セルの選択を永久的に記憶する不揮発性レジスタ
及び等価的に不揮発性レジスタの書き込み状態を一時的
に作り出す揮発性レジスタを備えてなることを特徴とす
る半導体メモリの冗長デコーダ。 - （２）不良セル救済用の冗長セルを有する半導体メモリ
に設けられ、所定のアドレス信号入力をデコードして冗
長セルを選択する半導体メモリの冗長デコーダにおいて
、アドレス信号入力の各ビットに対応して設けられるレ
ジスタが、アドレス信号人力ビットがダートに導かれる
アドレス信号入力用トランジスタに直列にヒユーズが設
けられ、この。ヒーーズに直列あるいは並列に制御トラ
ンジスタが接続されてなる不揮発性レジスタと、所定の
データ入力が書込制御によって書き込まれ、この書き込
まれたデータにより前記不揮発性レジスタの制御トラン
ジスタをスイッチ制御することによって等価的に不揮発
性レジスタの書き込み状態を一時的に作り出す揮発性レ
ジスタとからなることを特徴とする半導体メモリの冗長
デコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233533A JPS59124098A (ja) | 1982-12-28 | 1982-12-28 | 半導体メモリの冗長デコ−ダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233533A JPS59124098A (ja) | 1982-12-28 | 1982-12-28 | 半導体メモリの冗長デコ−ダ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59124098A true JPS59124098A (ja) | 1984-07-18 |
Family
ID=16956532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57233533A Pending JPS59124098A (ja) | 1982-12-28 | 1982-12-28 | 半導体メモリの冗長デコ−ダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59124098A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63124299A (ja) * | 1986-11-14 | 1988-05-27 | Hitachi Ltd | 半導体記憶装置 |
| JPS63206999A (ja) * | 1987-02-24 | 1988-08-26 | Matsushita Electronics Corp | 半導体メモリ装置 |
| JPH01130399A (ja) * | 1987-11-17 | 1989-05-23 | Sanyo Electric Co Ltd | 半導体記憶回路 |
| JPH01251398A (ja) * | 1988-02-10 | 1989-10-06 | Siemens Ag | 集積半導体テモリの冗長デコーダ |
| JPH02121200A (ja) * | 1988-10-28 | 1990-05-09 | Mitsubishi Electric Corp | メモリ装置 |
| JPH03157897A (ja) * | 1989-11-16 | 1991-07-05 | Toshiba Corp | 半導体記憶装置の冗長回路 |
| DE10152916B4 (de) * | 2001-10-26 | 2006-11-30 | Infineon Technologies Ag | Informationsenthaltungseinrichtung für Speichermodule und Speicherchips |
-
1982
- 1982-12-28 JP JP57233533A patent/JPS59124098A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63124299A (ja) * | 1986-11-14 | 1988-05-27 | Hitachi Ltd | 半導体記憶装置 |
| JPS63206999A (ja) * | 1987-02-24 | 1988-08-26 | Matsushita Electronics Corp | 半導体メモリ装置 |
| JPH01130399A (ja) * | 1987-11-17 | 1989-05-23 | Sanyo Electric Co Ltd | 半導体記憶回路 |
| JPH01251398A (ja) * | 1988-02-10 | 1989-10-06 | Siemens Ag | 集積半導体テモリの冗長デコーダ |
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| JPH03157897A (ja) * | 1989-11-16 | 1991-07-05 | Toshiba Corp | 半導体記憶装置の冗長回路 |
| US5233566A (en) * | 1989-11-16 | 1993-08-03 | Kabushiki Kaisha Toshiba | Address detector of a redundancy memory cell |
| DE10152916B4 (de) * | 2001-10-26 | 2006-11-30 | Infineon Technologies Ag | Informationsenthaltungseinrichtung für Speichermodule und Speicherchips |
| US7260671B2 (en) | 2001-10-26 | 2007-08-21 | Infineon Technologies Ag | Information containing means for memory modules and memory chips |
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