JPH07101374B2 - 電源電圧調整回路 - Google Patents

電源電圧調整回路

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JPH07101374B2
JPH07101374B2 JP2312991A JP31299190A JPH07101374B2 JP H07101374 B2 JPH07101374 B2 JP H07101374B2 JP 2312991 A JP2312991 A JP 2312991A JP 31299190 A JP31299190 A JP 31299190A JP H07101374 B2 JPH07101374 B2 JP H07101374B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリ装置の電源電圧調整回路に関し、
特に、外部電源電圧の変動に関係なく内部電源電圧を維
持し特定電圧以上においては線形的に増加する内部電源
電圧を発生する電源電圧調整回路に関するものである。
［従来の技術］ 近年の半導体素子の高集積化傾向に伴いサブミクロン
（Submicron）級の半導体素子においては、素子面積の
縮小がそれに印加される電圧の増加の原因となり、その
結果、素子の信頼性に大きな影響を及ぼすことになつて
きている。
即ち、高密度の半導体メモリ素子に多数使用されるMOS
（MOS;Metal−Oxise−Sem−icondutor）トランジスタの
場合、外部電源電圧は、例えば、5Vのような一定電圧に
維持されるが、反面チヤネル長さが１μｍ以下に短くな
ることによつてドレイン電圧が相対的に増加する。その
結果、ドレイン付近の空乏層がソース領域にまで及ぶパ
ンチスルー（Punch through）現象が発生する。
このようなパンチスルー現象はソースドレイン間の漏泄
電流を増加させることによつてサブミクロン級の微細な
MOSトランジスタの動作に悪影響を及すものとなる。
また、ドレイン電圧の増加により増大された内部の電界
強度がドレイン付近の空乏層に現れることによつて、一
部のキヤリアがエネルギーを得てホツトキヤリア降下
（Hot carrier effect）を誘発する。このホツトキヤリ
ア効果により、ゲート酸化膜内に侵入するキヤリアに起
因する閾値の変化、衝撃イオン化に起因する基板電流の
増加、及び、素子の劣化等が発生する。
以上のようなパンチスルー及びホツトキヤリア効果に起
因する半導体装置の信頼性の低下を防止するため、従来
は、標準電源または外部電源として使用されている電源
電圧を5Vから3.3Vに降下させなければならなかつた。
しかし、メモリチツプの面積変化に比べてシステムの電
圧レベルの変化が２〜３年遅いので、その変化の中間段
階においては外部電源電圧を降下させて内部電源電圧を
形成する電源電圧調整回路が望まれている。
第５図は従来の電源電圧調整回路の例である。第５図に
おいて、電源電圧調整回路10は、外部入力電圧V1及びV2
を各々一つの入力とする第１シングルエンデド（Single
ended）Ｎチヤネル入力差動増幅器20（以下、第１差動
増幅器という）及び第２シングルエンデド（Single end
ed）Ｎチヤネル入力差動増幅器30（以下、第２差動増幅
器という）、第１差動増幅器20及び第２差動増幅器30各
々の出力を入力とし、第１差動増幅器20及び第２差動増
幅器30各々の他の入力端に印加される第１出力を有する
フイードバツク回路40、及び、フイードバツク回路40の
第２出力ノード48が正（Positive）入力端子に接続され
自出力端51が負（Nagatire）入力端子に接続された第３
差動増幅器50とから構成される。
第１及び第２差動増幅器20、30は各々、入力電圧V1及び
V2に各々ゲートが接続された第１のNMOSトランジスタ23
及び34、フイードバツク回路40の第２出力ノード48にゲ
ートが共通に接続された第２のNMOSトランジスタ24及び
33、第１及び第２のNMOSトランジスタ23、24、及び、3
3、34のソースと接地電圧端との間に連結された各々の
独立電流源25及び35、外部電源電圧端に連結された第１
及び第２のPMOSトランジスタ21、22、及び、31、32、そ
して、第１のPMOSトランジスタ21及び32と第1NMOSトラ
ンジスタ23及び34との間に各々位置した出力ノード26及
び36から構成される。
また、フイードバツク回路40は、外部電源電圧端と第１
出力ノード47との間に連結されたチヤネルと第１及び第
２差動増幅器20、30の出力に各々接続されたゲートとを
有する第３及び第４のPMOSトランジスタ41及び42、第１
出力ノード47と第２出力ノード48との間に連結され、ま
た、第１及び第２差動増幅器20、30の第２のNMOSトラン
ジスタ24、33のゲートに共通接続された第１抵抗R1（4
5）、そして、第２出力ノード48と接地電圧端との間に
連結された第２抵抗R2（46）から構成される。
さて、フイードバツク回路40は、第２のPMOSトランジス
タ41及び42と第１抵抗45との間に位置した第１出力ノー
ド47で、基準電圧（Vref）を発生させ、第１抵抗45と第
２抵抗46によつて分圧された電圧を第１及び第２差動増
幅器20、30の他の入力にフイードバツクする。
第３差動増幅器50は、フイードバツク回路40からの基準
電圧（Vref）を正入力として内部電源電圧（Vcc）を発
生させる。第３差動増幅器50からの内部電源電圧は基準
電圧（Vref）と同じ値をもつ。
第６図は、電源電圧調整回路10における外部電源電圧
（Ext Vcc）に対する内部電源電圧（Int.Vcc）の関係を
示したものである。第６図（外部電源電圧に対する内部
電源電圧図）で横軸の変数は外部電源電圧（Ext Vcc）
とし、縦軸の変数は内部電源電圧（Int.Vcc）としてい
る。図中、二つの入力電圧V1の変動（ａ）及びV2の変動
（ｂ）に対する内部電源電圧の変動（ｃ）を図示してい
る。ここで説明の便宜上、外部電源電圧（Ext Vcc）が
3.3V未満であるときを第１区間60、3.3以上で6.6V未満
であるときを第２区間61、そして、6.6V以上を第３区間
62とする。
次に第５図及び第６図を用いて電源電圧調整回路10によ
り動作を説明する。
第１及び第２差動増幅器20、30各々は第１のNMOSトラン
ジスタ23、34のゲートに外部印加電圧V1、V2を各々入力
し、第２のNMOSトラジスタ24、33のゲートに第１及び第
２抵抗45、46によつて分圧された電圧 R2・Vref/（R1＋R2） を入力する。それで二つの入力電圧の内、より高い電圧
が印加される方のNMOSトランジスタをもつと多くターン
オン（turn−on）させることによつて、出力ノード26、
36で“ロウ”または“ハイ”状態の出力を発生させる。
出力ノード26、36における出力電圧は、第３及び第４の
PMOSトランジスタ41、42の電流パス能力を制御して第２
出力ノード48で願う基準電圧（Vref）を発生させる。
先ず、外部電源電圧（Ext Vcc）が3.3V未満の第１区間6
0にある場合、第６図に示すように第１差動増幅器20の
一つの入力電圧V1が第２差動増幅器30の一つの入力電圧
V2に比べて大きな値をもつ。それにより他の入力電圧 R2・Vref/（R1＋R2） と上記一つの入力電圧V1が同じ値になるまで第１差動増
幅器20の第１のNMOSトランジスタ23がターンオンされる
ことによつて、フイードバツク回路40の第３のPMOSトラ
ンジスタ41がターンオンされる。その結果、第２出力ノ
ード48からの基準電圧（Vref）は、印加される外部電源
電圧に比例して増加する。
次に、外部電源電圧（Ext Vcc）が3.3V以上でかつ6.6V
未満である第２区間61にある場合、第１差動増幅器20の
一つの入力電圧V1は、依然として第２差動増幅器30の一
つの入力電圧V2に比べて多きな値をもつ。従つて、第１
及び第２差動増幅器20、30の他の入力電圧 R2・Vref/（R1＋R2） が第１差動増幅器20の一つの入力電圧V1と同じ値になる
まで第１差動増幅器20が継続動作する。
故に、このときの基準電圧（Vref）は Vref＝（R1＋R2）・V1/R2 になる。この場合、電圧値V1が一定であるので基準電圧
（Vref）も外部電源電圧の増加とは関係なく、3.3Vの一
定値を維持する。
従つて、内部電源電圧（Int Vcc）も3.3Vに一定の値を
もつ。
さらに外部電源電圧（Ext Vcc）が6.6V以上の第３区間6
2にある場合、第２差動増幅器30の一つの入力電圧V2が
第１差動増幅器20の一つの入力電圧V1に比べて大きな値
をもつ。
従つて、第１及び第２差動増幅器20,30の他の入力電圧 R2・Vref/（R1＋R2） が第２差動増幅器30の一つの入力電圧V2と同じ値になる
まで第２差動増幅器30が主差動増幅器として動作する。
従つて、このときの基準電圧は Vref＝（R1＋R2）・V2/R2 になる。ここで、基準電圧（Vref）はV2に比例するの
で、V2の増加に従い一定の率で増加する。従つて内部電
源電圧（Int Vcc）は基準電圧（Vref）の増加により一
定の傾きをもつて増加する。
以上説明したように特定電圧6.6V以上で内部電源電圧を
増加させることは、半導体メモリ素子の信頼性の確保に
大変重要であり、内部電圧の限界値は半導体メモリ素子
の全体特性に左右される。それ故、内部電源電圧の傾き
（Slope）は、外部電源電圧が特定電圧以後、必要によ
り容易に調整されなければならない。
［発明が解決しようとする課題］ しかしながら上記従来例では、特定電圧以後の内部電源
電圧の傾きを調節するためには第１及び第２差動増幅器
20、30の一つの入力電圧V1及びV2とフイードバツク回路
40の第１及び第２抵抗45、46をすべて変更しなければな
らなかつたため、その調節が容易でないという問題点が
あつた。
さらに上記従来例によれば、電源電圧調整回路の基準電
圧発生回路で待機（Stand−by）時に消費される電流は
フイードバツク回路40の第１及び第２抵抗45、46を通じ
て流れる電流と、第１及び第２差動増幅器20、30の一つ
の入力電圧V1及びV2による電流の和となるので、結果と
して、半導体メモリ素子の待機時に消費電流を相当に小
さくするべきであるにもかかわらず、基準電圧発生回路
自体が差動増幅器で構成されていたので消費電流が大変
多いという問題点もあつた。
本発明は上記従来例に鑑みてなされたもので、半導体メ
モリがテスト動作するときには内部電源電圧出力の変化
率を容易に制御することが可能であり、半導体メモリが
通常動作するときにはその消費電力を抑えることが可能
な電源電圧調整回路を提供することを目的とする。
さらに、動作モードに従って、複数の内部電源電圧出力
相互の影響や消費電力を抑えることができる電源電圧調
整回路を提供することを目的とする。
［課題を解決するための手段］ 上記目的を達成するために本発明の電源電圧調整回路は
以下のような構成からなる。即ち、外部から外部電源電
圧入力端を経て供給される外部電源電圧に基づいて、半
導体メモリの内部動作に必要な内部電源電圧（IntVcc）
を内部電源電圧出力端（122）から出力する半導体メモ
リの電源電圧調整回路であって、前記外部電源電圧の値
が所定の第１電圧より高いときは、一定電圧の基準電圧
（Vref）を出力する基準電圧発生手段（70）と、前記外
部電源電圧の値が前記所定の第１電圧より高い第２電圧
以上であるとき前記外部電源電圧値の変化に従って変化
する感知信号を出力する電源電圧レベル感知手段（90）
と、前記半導体メモリがテスト動作中にあること示す第
１モードを通知するため外部から供給される第１制御信
号（125）が“ハイ”状態であるとき動作し、前記基準
電圧（Vref）を入力するとともに、前記内部電源電圧
（IntVcc）をフィードバック入力し、前記外部電源電圧
値が前記第１電圧と前記第２電圧との間の値で印加され
るときには、前記基準電圧（Vref）に対応する一定電圧
を前記内部電源電圧出力端（122）から出力し、一方、
前記外部電源電圧値が前記第２電圧以上の値で印加され
るときには前記感知信号の変化に従って変化する電圧を
前記内部電源電圧出力端（122）に出力する第１の差動
増幅手段（110）と、前記半導体メモリが通常動作中に
あることを示す第２モードを通知するため外部から供給
される第２制御信号（145）が“ロー”状態であるとき
動作し、前記基準電圧（Vref）を入力するとともに、前
記内部電源電圧（IntVcc）をフィードバック入力し、前
記基準電圧（Vref）に対応する一定電圧を前記内部電源
電圧出力端（122）から出力する第２の差動増幅手段（1
30）とを有し、前記半導体メモリが前記第１モードにあ
るときは、前記第１及び第２制御信号（125、145）が
“ハイ”状態になり前記第１の差動増幅手段（110）か
らの出力が前記内部電源電圧として供給され、一方、前
記半導体メモリが前記第２モードにあるときは、前記第
１及び第２制御信号（125、145）が“ロー”状態になり
前記第２の差動増幅手段（130）からの出力が前記内部
電源電圧（IntVcc）として供給され、前記第１の差動増
幅手段（110）は、前記感知信号の変化に従って変化す
る電圧の変化率を定める唯一の回路素子（118）を含む
ことを特徴とする電源電圧調整回路を備える。
また他の発明によれば、外部から外部電源電圧入力端を
経て供給される外部電源電圧に基づいて、半導体メモリ
の内部動作に必要な内部電源電圧（IntVcc）を出力する
半導体メモリの電源電圧調整回路であって、前記外部電
源電圧に基づいて、一定基準電圧を出力する基準電圧発
生手段（70）と、外部から入力される動作モードを切り
換える制御信号（125）“ハイ”状態にあるとき動作
し、前記一定基準電圧を入力し、各々の出力端（122、2
31、241）から内部電源電圧を出力する複数の第１の差
動増幅手段（110、150、160）と、前記制御信号（125）
が“ロー”状態にあるとき動作し、前記一定基準電圧を
入力し、前記複数の出力端の１つ（122）を共有した出
力端から内部電源電圧を出力する第２の差動増幅手段
（130）と、前記制御信号（125）に従って、前記複数の
出力端の相互の接続と解放とを行なうゲート手段（25
1、252）とを有することを特徴とする電源電圧調整回路
を備える。
［作用］ 以上の構成により本発明は、半導体メモリがテスト動作
中にあることを示す第１モードを通知する第１制御信号
が“ハイ”状態であるとき動作する第１の差動増幅手段
は、外部電源電圧値が第１電圧と第２電圧との間の値で
印加されるときには、基準電圧発生手段から出力される
一定電圧の基準電圧（Vref）に対応する一定電圧を出力
し、外部電源電圧値が第２電圧以上の値で印加されると
きには、その外部電源電圧値の変化に従って変化する感
知信号に従って変化する電圧を出力する一方、その半導
体メモリが通常動作中にあることを示す第２モードを通
知する第２制御信号が“ロー”状態であるとき動作する
第２の差動増幅手段は、基準電圧（Vref）に対応する一
定電圧を出力する。そして、半導体メモリが第１モード
にあるとき第１及び第２制御信号が“ハイ”状態になり
第１の差動増幅手段からの出力が内部電源電圧（IntVc
c）として供給され、一方、半導体メモリが第２モード
にあるときは第１及び第２制御信号が、“ロー”状態に
なり第２の差動増幅手段からの出力が内部電源電圧（In
tVcc）として供給される。また、感知信号の変化に従っ
て変化する第１の差動増幅手段より出力される電圧の変
化率は、第１の差動増幅手段内に含まれる唯一の回路素
子によって定められる。
また他の発明によれば、動作モードを切り換える外部か
らの入力制御信号が“ハイ”状態にあるとき複数の第１
の差動増幅手段が動作し、内部電源電圧を出力する複数
の出力端が互いに分離する一方、外部からの入力制御信
号が“ロー”状態にあるとき第２の差動増幅手段が動作
し、内部電源電圧を出力する複数の出力端が互いに接続
されるよう動作する。
［実施例］ 以下添付図面を参照して本発明の好適な実施例を詳細に
説明する。第１図は本発明の代表的な実施例である電源
電圧調整回路図である。
第１図に示すように本実施例の電源電圧調整回路は、基
準電圧発生回路70、電源電圧レベル感知回路90、第１の
差動増幅回路110、及び、第２の差動増幅回路130で構成
されている。ここで、第１の差動増幅回路110は、基準
電圧発生回路70の出力電圧（Vref）と内部電源電圧（In
t Vcc）を入力とし、第１制御信号125及び電源電圧レベ
ル感知回路90によつて制御される。そして、第１の差動
増幅回路110の出力は、内部電源電圧端122に接続されて
いる。第２の差動増幅回路130は、基準電圧発生回路70
の出力電圧（Vref）と内部電源電圧（IntVcc）を入力と
し、第２制御信号145によつて制御される。そして、第
２の差動増幅回路130の出力は、内部電源電圧端122に接
続されている。
基準電圧発生回路70は複数のトランジスタで構成されて
いる。ここで、第１のNMOSトランジスタ73と第１のPMOS
トランジスタ74のチヤネルは、外部電源電圧端と制御ノ
ード71との間に直列接続されている。また、制御ノード
71と接地電圧端との間に、抵抗80及びダイオード接続型
の第２のPMOSトランジスタ81が並列接続されている。さ
らにまた、外部電源電圧端と出力ノード72との間に接続
されるチヤネルと、制御ノード71に接続されるゲートを
有する駆動用PMOSトランジスタ75と、出力ノード72の接
地電圧端との間に直列接続されたダイオード接続型の第
３〜第６のPMOSトランジスタ76〜79とを有している。こ
のとき、第１のNMOSトランジスタ73のゲートは出力ノー
ド72に接続され、第１のPMOSトランジスタ74のゲートは
制御ノード71に接続される。
基準電圧発生回路70は、常時、制御ノード71の電圧に従
つて、駆動用PMOSトランジスタ75のゲート電圧を調整す
ることによつて、一定の基準電圧（Vref）を発生する。
そして、出力ノード72を第１のNMOSトランジスタ73のゲ
ートに接続することによつて、出力ノード72からの基準
電圧（Vref）をフイードバツクするようにしている。そ
れ故、温度などのような変数の変化が原因となる基準電
圧変動に従つて、制御ノード71の電位が制御され、駆動
用PMOSトランジスタ75の電流パス能力が調節される。
駆動用PMOSトランジスタ75は出力ノード72を充電する役
割を果たす。また、ゲートが接地電圧端に接続されてい
る第２のPMOSトランジスタ81は、プルダウン（Pull Dow
n）用トランジスタとしての役割を果たす。従つて、外
部電源電圧が、第１のNMOSトランジスタ73、第１及び第
２のPMOSトランジスタ74、81の閾値電圧以上になると
き、第２のPMOSトランジスタ81がターンオンされ、抵抗
特性をもつことになる。
電源電圧レベル感知回路90は、外部電源電圧端と感知ノ
ード91との間に直列接続された第１群のダイオード接続
型NMOSトランジスタ92〜96を有している。それに加え
て、抵抗102が感知ノード91と接地電圧端との間に接続
されている。さらに、感知ノード91に直列接続された第
２群のダイオード接続型NMOSトランジスタ97〜98と、NM
OSトランジスタ98と接地電圧端との間に接続されるチヤ
ネルと第１制御信号に接続されるゲートとを有する第２
のNMOSトランジスタ99とが備えられている。さらにま
た、感知ノード91に接続されるゲートとドレインとをも
つ第３のNMOSトランジスタ100と、第３のNMOSトランジ
スタ100のソースと接地電圧端との間に接続されるチヤ
ネルと第１制御信号125に接続されるゲートとをもつ第4
NMOSトランジスタ101とを有している。
第１群のダイオード接続型NMOSトランジスタ92〜96は外
部の電源電圧レベルを感知する役割を果たし、外部電源
電圧をNMOSトランジスタの個数に比例する閾値電圧だけ
降下させる。そして、降下された外部電源電圧は感知ノ
ード91に印加される。
第１差動増幅回路110は、第７及び第８のPMOSトランジ
スタ113〜114と、第５〜第７のNMOSトランジスタ115〜1
17とから構成されたシングルエンデド（Single ended）
ｎチヤネル入力型の第１差動増幅器105を有している。
また、外部電源電圧端子と第１差動増幅器105の出力ノ
ード111との間に接続されるチヤネルと、第１制御信号1
25に接続されるゲートとを有する第９のPMOSトランジス
タ120が備えられている。第８及び第９のNMOSトランジ
スタ118〜119は、出力ノード111と接地電圧端との間に
直列接続され、それらのゲート各々は電源電圧レベル感
知回路90の感知ノード91と第１制御信号125に接続され
ている。第10のPMOSトランジスタ121は、出力ノード111
に接続されたゲートと、外部電源電圧端と内部電源電圧
端122との間に接続されたチヤネルとが備えられてい
る。
ここで、第７のNMOSトランジスタ117のゲートには第１
制御信号125印加される。第１差動増幅器105の２つの入
力は、基準電圧発生回路70の出力ノード72に接続された
第５のNMOSトランジスタ115のゲートと、内部電源電圧
端122に接続された第６のNMOSトランジスタ116のゲート
である。
第２差動増幅回路130は、第11及び第12のPMOSトランジ
スタ132〜133及び第10〜第12のNMOSトランジスタ135〜1
37とから構成されたシングルエンデドｎチヤネル入力型
の第２差動増幅器138を有している。また、外部電源電
圧端子と第２差動増幅器138の出力ノード131との間に接
続されるチヤネルと、第２制御信号145に接続されるゲ
ートとをもつ第13のNMOSトランジスタ139が備えられ
る。さらに、出力ノード131にゲートが接続され、外部
電源電圧端と内部電源電圧端122との間にチヤネルが接
続された第13のNMOSトランジスタ140が備えられる。
ここで第２差動増幅器138は、２つの入力をもち、１つ
は基準電圧発生回路70の出力ノード72に接続された第10
のNMOSトランジスタ135のゲートであり、もう１つは内
部電源電圧端122に接続された第11のNMOSトランジスタ1
36のゲートである。そして、第12のNMOSトランジスタ13
7のゲートと、第10のNMOSトランジスタ135のゲートと
は、共通に基準電圧発生回路70の出力ノード72に接続さ
れる。
第２図は、本実施例における外部電源電圧に対する内部
電源電圧図である。図中、横軸の変数を外部電源電圧
（Ext Vcc）とし、縦軸の変数を内部電源電圧として外
部で印加される電源電圧の変化による基準電圧（Vref）
としている。図中のａ、ｂ、ｃは各々アクテイブ時に相
互に異なる傾きをもつ内部電源電圧を示し、ｄはスタン
バイ時の内部を電源電圧であると同時に基準電圧発生回
路で発生する基準電圧である。
第２図において、願う内部電圧値3.3Vと、特定電圧7Vを
基準として、外部電源電圧は３つの区間に分割される。
まず１つめは外部電源電圧が3.3V未満である第１区間15
0、２つめは外部電源電圧が3.3V以上で7V未満である第
２区間151、３つめは外部電源電圧が7V以上である第３
区間152である。
第３図は本実施例のタイミングチヤートを示す図であ
る。図中、（Ａ）は外部チツプ選択信号に対するタイミ
ングチヤート、（Ｂ）はチツプ選択バツフアから第１差
動増幅回路に印加される第１制御信号125に対するタイ
ミングチヤート、そして、（Ｃ）はチツプ選択バツフア
から第２差動増幅回路に印加される第２制御信号145に
対するタイミングチヤートである。
第３図において、外部チツプ選択信号（Ａ）が“ロウ”
状態である場合、第１制御信号（Ｂ）が“ハイ”状態に
なつて第１差動増幅回路110をエネイブル（enable）と
し、電源電圧調整回路はアクテイブ期間155になる。こ
れに対して、外部チツプ選択信号（Ａ）が“ハイ”状態
である場合、第２制御信号（Ｃ）が“ロウ”状態になつ
て第２差動増幅回路130をエネイブルとし、電源電圧調
整回路はスタンバイ期間156になる。
次に、第１図、第２図及び第３図を用いて本実施例の電
源電圧調整回路動作を詳細に説明する。
外部電源電圧が第１区間150にあるとき、即ち、外部電
源電圧が願う電圧値3.3Vより小さい場合は、基準電圧発
生回路70の抵抗80によつて駆動用PMOSトランジスタ75の
ゲート電圧が完全な接地状態になる。従つて、駆動用PM
OSトランジスタ75が完全にターンオンされ、出力ノード
72で発生する基準電圧（Vref）は外部電源電圧（Vcc）
に依存することになる。
もし、外部電源電圧が徐々に増加して第２区間151に入
ると、抵抗80及び第2PMOSトランジスタ81を通じて流れ
る電流によつて駆動用PMOSトランジスタ75のゲート電圧
は上昇する。従つて、駆動用PMOSトランジスタ75の電流
パス能力が低下するので、出力ノード72の基準電圧（Vr
ef）は外部電源電圧の増加とは関係なく3.3Vの一定な基
準電圧を維持する。
即ち、基準電圧発生回路70の出力ノード72から発生され
る基準電圧（Vref）は、外部電源電圧が3.3V以上に上昇
しても、その増加量に比例して駆動用PMOSトランジスタ
75の電流パス能力が低下するので、第２図の（ｄ）に示
されるように3.3Vの一定値を維持する。
これに対して、温度その他の要因によつて基準電圧（Vr
ef）の変動が発生した場合、その変動分は出力ノード72
から第１のNMOSトランジスタ73のゲートへフイードバツ
クされ、再び、第１のPMOSトランジスタ74をへて駆動用
PMOSトランジスタ75に負のフイードバツクがなされる。
このようにして、基準電圧（Vref）の変動が最小化され
る。
即ち、基準電圧値が願う電圧値を超えた場合には、第１
のNMOSトランジスタ73のゲートに印加される高電圧は、
第１のNMOSトランジスタ73がもつと多くターンオンさせ
ることになる。従つて、制御ノード71に印加される電圧
が増加して駆動用PMOSトランジスタ75の電流パス能力を
低下させるので、出力ノード72での基準電圧値は一定な
値を維持する。
同様に、基準電圧値が願う電圧値より減少した場合にも
上記のような動作原理で説明しうる。
基準電圧発生回路70の出力ノード72からの一定な基準電
圧は、第１及び第２差動増幅回路110、130の第１の入力
としての役割を果たし、アクテイブ動作時には“ハイ”
状態の第１制御信号125によつて第１差動増幅回路110が
動作する。一方、スタンバイ動作時には“ロウ”状態の
第２制御信号145によつて第２差動増幅回路130が動作す
る。
まず、アクテイブ動作時について説明する。
第１制御信号125が“ハイ”状態となると、第１差動増
幅器105の第７のNMOSトランジスタ117がターンオンさ
れ、第１差動増幅器105をエネイブル状態にする。これ
に対して、“ハイ”状態の第１制御信号125により第９
のNMOSトランジスタ120はターンオフになるので、第１
差動増幅回路110が“ターンオン”される。
外部電源電圧が第２図の第１区間150にある場合、第１
差動増幅器105の第５のNMOSトランジスタ115は、出力ノ
ード72の基準電圧の増加に比例して、ますますもつて多
くターンオンされる。従つて、第１差動増幅器105の出
力ノード111の電圧レベルは徐々に下降し、第10のPMOS
トランジスタ121の電流パス能力が増加するので、第10
のPMOSトランジスタ121のソースに印加される外部電源
電圧に比例する内部電圧を得る。
さらに、外部電源電圧が第２図の第２区間151にある場
合、第１差動増幅器105の第５のNMOSトランジスタ115の
ゲートに一定基準電圧が印加されるので、第５及び第６
のNMOSトランジスタ115〜116を通じて流れる電流は一定
になる。従つて、第10のPMOSトランジスタ121のゲート
にも一定電圧を印加することによつて、外部電源電圧が
上昇しても電流パス能力が一定して安定された内部電圧
を得る。
半導体メモリ素子のノーマルモード（Normal mode）に
おいては外部電源電圧の変化に関係なく安定した内部電
源電圧を維持しなければならないが、特定電圧以上にお
いて半導体メモリ素子の信頼性をテストするために内部
電源電圧を上昇させる必要がある。
本実施例においては外部電源電圧が7V以上であるとき内
部電源電圧が増加するとしている。外部電源電圧が特定
電圧7V以上であるとき、即ち第２図の第３区間152にあ
る場合、電源電圧レベル感知回路90の感知ノード91の電
圧は、感知ノード91に接続された第８のNMOSトランジス
タ118をターンオンさせるのに十分な値をもつ。
それ故、外部電源電圧が7V以上であるときは第１差動増
幅回路110の第５、第７〜第９のNMOSトランジスタ115、
117〜119がすべてターンオンされる。
その結果、第１差動増幅器105の出力ノード111からの電
流は、第５のNMOSトランジスタ115のみならず、第８及
び第９のNMOSトランジスタ118〜119にも流れ込み、出力
ノード111に接続されるゲートを有する第10のPMOSトラ
ンジスタ121をますますもつと多くターンオンされる。
それで、内部電圧端122からの内部電源電圧は線形的に
増加する。
一方、各々の半導体メモリチツプの特性を考慮して外部
電源電圧の特定値以上にわたり内部電圧の傾きを調節し
たい場合、感知ノード91の電圧によつて電流パス能力が
左右される第８のNMOSトランジスタ118の大きさのみを
変化させるとよいので、従来の電源電圧調整回路に比べ
てその調節が大変容易である。
一方、第２差動増幅回路130において、“ハイ”状態に
デイスエーブルされた第２の制御信号145によつて、第1
3のNMOSトランジスタ139がターンオンされる。その結
果、第２差動増幅器138の出力ノード131からの電圧をV
CC−VTN（VTN:NMOSトランジスタの閾値電圧）にプリチ
ヤージさせることによつて、第13のPMOSトランジスタ14
0をターンオフ状態に維持される。従つて、第１差動増
幅回路110の動作による内部電源電圧が、第13のPMOSト
ランジスタ140を通して第２差動増幅回路130にフイード
バツクされるのが防止される。ここで、第２差動増幅回
路130は、スタンバイ動作時の消費電流を最小化するた
め、第１差動増幅回路110に比べて大変小さい大きさを
もつので、数μsec程度の大変遅い応答速度をもつ。
もし、内部電源電圧がある要因に因つて増加されると、
第１差動増幅回路110の第６のNMOSトランジスタ116がタ
ーンオンされ、出力ノード111の出力が“ハイ”状態に
なる。従つて、第10のPMOSトランジスタ121がターンオ
フされ、内部電源電圧がその以上増加するのを防止す
る。
ところが、第２差動増幅回路130は、第11のNMOSトラン
ジスタ136の応答速度が遅いので、完全にターンオンさ
れるまで所定の遅延時間を必要とする。このとき、もし
第13のNMOSトランジスタ139が存在しない場合には、そ
の遅延時間の間、出力ノード131の出力が“ロウ”状態
に維持されて第13のPMOSトランジスタ140をターンオン
状態にする。それ故、内部電源電圧が外部電源電圧の増
加に従い増加する現象が発生しうる。
しかしながら、本実施例の電源電圧調整回路に従えば、
アクテイブ動作時に第13のNMOSトランジスタ139をター
ンオンさせることによつて、第13のPMOSトランジスタ14
0がターンオフされる。従って、アクテイブ動作時には
第１差動増幅回路110のみが動作することになる。
次に、スタンバイ動作時における電源電圧調整回路の動
作を説明する。
チツプ選択バツフアの第２制御信号145が、“ハイ”状
態から“ロウ”状態に変化することによつて、第２差動
増幅回路130の第13のNMOSトランジスタ139がターンオフ
される。従つて、アクテイブ動作時に外部電源電圧を第
２区間にあるとき、第２差動増幅回路130は第１差動増
幅回路110と同じ回路構成をもつようになるので、同じ
動作原理に基づき、安定な内部電圧を維持する。その
上、たとえ外部電源電圧が特定電圧7V以上に増加して
も、第１差動増幅回路110の第8NMOSトランジスタ118の
ような他の電流パス回路が存在しないので、第13のPMOS
トランジスタ140の電流パス能力は、常時一定に維持さ
れる。それ故、外部電源電圧が特定電圧7V以上で継続的
に増加しても、内部電圧は、3.3Vに安定して維持され
る。
一方、第１差動増幅回路110において、チツプ選択バツ
フアの第１制御信号125が“ロウ”状態にデイスエーブ
ルされることにより、第９のPMOSトランジスタ120がタ
ーンオンされる。それで、第10のPMOSトランジスタ121
のゲートに直接外部電源電圧VCCが印加されることによ
つて、第１差動増幅回路110を“ターンオフ”する。
その上、第３図に示されるようにアクテイブ期間155か
らスタンバイ期間156に遷移するとき、第１制御信号
（Ａ）は、即座に“ロウ”状態から“ハイ”状態に移行
するが、第２制御信号（Ｂ）は、“ハイ”状態から所定
の遅延時間（Td）を経て“ロウ”状態に移行する。従つ
て、半導体メモリ素子内のすべての信号がデイスエーブ
ルされる間でさえも、第１差動増幅回路110が遅延時間
（Td）の間、さらに動作するので、消費電流による内部
電圧の降下を防止しうる。それ故、スタンバイ動作時や
アクテイブ動作時の両方において安定した動作が得られ
る。
第４図は本実施例による基準電圧発生回路、第１及び第
２差動増幅回路を示したブロツク図である。図中、参照
番号は第１図と同じ参照番号を使用した。また、第１差
動増幅回路はアクテイブ動作時のため使用され、第２差
動増幅回路はスタンバイ動作時に使用される。
ここで、アクテイブ動作時のため第１、第２及び第３差
動増幅回路110、150、160が備えられ、スタンバイ動作
時のため差動増幅回路130が備えられる。これらは各
々、第４図に示されるように、基準電圧発生回路70の出
力ノード72と内部電源電圧端122、231、241との間に接
続される。第１のPMOSトランジスタ251は、内部電源電
圧端122と231の間に接続されるチヤネルと第１制御信号
125に接続されるゲートが備えられている。また、第２
のPMOSトランジスタ252は、内部電源電圧端231と241の
間に接続されるチヤネルと第１制御信号125に接続され
るゲートが備えられている。
第４図において、スタンバイ動作時のための差動増幅回
路130の出力端は、アクテイブ動作時のための第１差動
増幅回路110の内部電源電圧端122に接続されている。
従来のメモリ素子において、ノズル抑制及び信頼性の向
上のために、差動増幅器が各内部電源線に従つて独立し
ている電源電圧調整回路が提案された。しかしながら、
このような回路は、スタンバイの差動増幅器の個数程の
大きなスタンバイ電流を招来するという問題の原因とな
つている。
したがつて、本実施例においてはノズル抑制及び信頼性
の向上のため、チツプ選択バツフアの第１制御信号125
に接続される第１及び第2PMOSトランジスタ251〜252を
使用して、各々の内部電源線を接続した。
その結果、アクテイブ動作時には、“ハイ”状態の第１
制御信号125によつて、第１及び第2PMOSトランジスタ25
1〜252がターンオフされ、内部電源電圧を出力する各々
の内部電源線が互いに分離される。またスタンバイ動作
時には、第１制御信号125が“ロウ”状態に変化するこ
とにより、第１及び第2PMOSトランジスタ251〜252をタ
ーンオンし、内部電源電圧を出力する各々の内部電源線
を互いに連結する。それ故、アクテイブ動作時には、各
内部電源線の分離によつてノイズ抑制及び信頼性の向上
を図ることができ、スタンバイ動作時には、内部電源線
を互いに連結することによつてスタンバイ電流の最小化
を図ることができる。
以上説明したように本実施例の電源電圧調整回路に従え
ば、電源電圧レベル感知回路90の感知ノード91に接続さ
れるゲートを有するNMOSトランジスタ118は、基準電圧
（Vref）を一つの入力とする第１差動増幅器110の出力
ノード111に接続され、特定電圧以上の外部電源電圧が
印加されたとき、NMOSトランジスタの電流パス能力が増
加し、内部電源電圧が線形的に増加するようになる。
従つて従来の回路では、特定外部電源電圧以上における
内部電源電圧の傾きを調節するため、二つの差動増幅器
の一つの入力電圧と第１及び第２抵抗をすべて変更しな
ければならなかつたが、本実施例においては、NMOSトラ
ンジスタの大きさだけを調節するとよいので、内部電圧
の傾きを容易に調整することができる。
また、従来の電源電圧調整回路においては、基準電圧発
生回路自体が多くの電流を消費するを備えることが必要
であつたが、本実施例の基準電圧発生回路は差動増幅器
で構成されず、恒常的に一定電圧を維持するので、スタ
ンバイ時の消費電流を大幅に減少させる効果がある。
さらにまた、本実施例では、基準電圧発生回路に基準電
圧を負帰還させることによつて温度やその他の要因によ
る基準電圧の変化を最小化する効果がある。
さらに加えて、本発明は内部電源線をPMOSトランジスタ
で連結することによつて、アクテイブ動作時は各々の内
部電源線を分離させて独立的に使用し、スタンバイ時は
すべての内部電源線が連結されるようにした。従つて、
半導体のノイズを防止し信頼性を向上させるばかりでな
く、スタンバイ電流も最小化しうる効果がある。
上述の説明では、本発明の好適な実施例のみが示され
た。様々な態様が、本明細書に記載の特許請求の範囲に
よつてのみ限定される本発明の範囲から逸脱することな
く、当業者には明らかである。それ故に、本発明はここ
で示され説明された実施例のみに限定されるものではな
い。
［発明の効果］ 以上説明したように本発明によれば、半導体メモリがテ
スト動作中である第１モードでは、第１及び第２制御信
号が“ハイ”状態になって、第１の差動増幅手段のみが
動作して印加される外部電源電圧値が第１電圧と第２電
圧との間の値であるときには、一定電圧の基準電圧（Vr
ef）に対応する一定電圧を内部電源電圧（IntVcc）とし
て出力し、印加される外部電源電圧値が第２電圧以上の
値であるときには、その外部電源電圧値の変化を感知す
る感知信号に従って変化し、その変化率がただ１つの回
路素子によって定められる電圧を出力し、その半導体メ
モリが通常動作中である第２モードでは、第１及び第２
制御信号が“ロー”状態になって、第２の差動増幅手段
のみが動作して基準電圧（Vref）に対応する一定電圧を
内部電源電圧（IntVcc）として出力するので、例えば、
回路構成を変更することなく上記の１つの回路素子の特
性を別の特性をもつ回路素子に変更したり交換するのみ
で容易に内部電源電圧出力の変化率を制御できる効果が
ある。
このことは、例えば、請求項第５項に記載の構成によれ
ば、全体的な回路構成を変更することなく、第７のNMOS
トランジスタ（118）を他の特性をもつNMOSトランジス
タと置換するだけで、外部電源電圧値の変化に対する内
部電源電圧の変化率を変化させることができる。
また、内部電源電圧出力は外部電源電圧の変化と第１及
び第２制御信号によって制御できるので、従来に比べて
容易に制御できるという利点がある。さらに、特に、第
２モードは第１及び第２制御信号が“ロー”状態で動作
し、第１の差動増幅手段の動作が停止し、第２の差動増
幅手段のみが動作となるので、半導体メモリの通常動作
時の消費電力を抑えることができるという利点がある。
また他の発明によれば、動作モードを切り換える制御信
号の状態によって内部電源電圧を出力する複数の出力端
が互いに分離されたり、或いは、接続されたりするの
で、互いの出力による影響を嫌う動作モードで、その影
響を抑えることができるという効果がある。また、その
制御信号が“ロー”状態で動作するモードがあるので、
そのモードではその制御信号による電力消費を抑えるこ
とができるという利点もある。
【図面の簡単な説明】
第１図は本発明の代表的な実施例である電源電圧調整回
路図、 第２図は外部電源電圧と内部電源電圧部との関係を示す
図、 第３図は制御信号のタイミングチヤートを示す図、 第４図は基準電圧発生回路、第１及び第２差動増幅回路
を示したブロツク図、 第５図は従来例による電源電圧調整回路図、 そして、 第６図は従来例による外部電源電圧に対する基準電圧図
である。 図中、70……基準電圧発生回路、72……出力ノード、90
……電源電圧レベル感知回路、110……第１差動増幅回
路、122……内部電源電圧端、125……第１制御信号、13
0……第２差動増幅回路、145……第２制御信号である。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】外部から外部電源電圧入力端を経て供給さ
    れる外部電源電圧に基づいて、半導体メモリの内部動作
    に必要な内部電源電圧（IntVcc）を内部電源電圧出力端
    （122）から出力する半導体メモリの電源電圧調整回路
    であって、 前記外部電源電圧の値が所定の第１電圧より高いとき
    は、一定電圧の基準電圧（Vref）を出力する基準電圧発
    生手段（70）と、 前記外部電源電圧の値が前記所定の第１電圧より高い第
    ２電圧以上であるとき前記外部電源電圧値の変化に従っ
    て変化する感知信号を出力する電源電圧レベル感知手段
    （90）と、 前記半導体メモリがテスト動作中にあること示す第１モ
    ードを通知するため外部から供給される第１制御信号
    （125）が“ハイ”状態であるとき動作し、前記基準電
    圧（Vref）を入力するとともに、前記内部電源電圧（In
    tVcc）をフィードバック入力し、前記外部電源電圧値が
    前記第１電圧と前記第２電圧との間の値で印加されると
    きには、前記基準電圧（Vref）に対応する一定電圧を前
    記内部電源電圧出力端（122）から出力し、一方、前記
    外部電源電圧値が前記第２電圧以上の値で印加されると
    きには前記感知信号の変化に従って変化する電圧を前記
    内部電源電圧出力端（122）に出力する第１の差動増幅
    手段（110）と、 前記半導体メモリが通常動作中にあることを示す第２モ
    ードを通知するため外部から供給される第２制御信号
    （145）が“ロー”状態であるとき動作し、前記基準電
    圧（Vref）を入力するとともに、前記内部電源電圧（In
    tVcc）をフィードバック入力し、前記基準電圧（Vref）
    に対応する一定電圧を前記内部電源電圧出力端（122）
    から出力する第２の差動増幅手段（130）とを有し、 前記半導体メモリが前記第１モードにあるときは、前記
    第１及び第２制御信号（125、145）が“ハイ”状態にな
    り前記第１の差動増幅手段（110）からの出力が前記内
    部電源電圧として供給され、一方、前記半導体メモリが
    前記第２モードにあるときは、前記第１及び第２制御信
    号（125、145）が“ロー”状態になり前記第２の差動増
    幅手段（130）からの出力が前記内部電源電圧（IntVc
    c）として供給され、 前記第１の差動増幅手段（110）は、前記感知信号の変
    化に従って変化する電圧の変化率を定める唯一の回路素
    子（118）を含むことを特徴とする電源電圧調整回路。
  2. 【請求項２】前記基準電圧発生手段（70）は、 前記外部電源電圧入力端と制御ノード（71）との間に直
    列接続された第１のNMOSトランジスタ（73）及びダイオ
    ード接続型の第１のPMOSトランジスタ（74）と、 前記制御ノード（71）と接地電圧端との間に並列に接続
    された抵抗（80）及びプルダウン用の第２のPMOSトラン
    ジスタ（81）と、 前記第１のNMOSトランジスタ（73）のゲートに接続され
    た出力ノード（72）と、 前記外部電源電圧入力端と前記出力ノード（72）との間
    に位置し、前記外部電源電圧入力端にチヤネルが接続さ
    れ、前記制御ノード（71）にゲートが接続された回路駆
    動用の第３のPMOSトランジスタ（75）とを有することを
    特徴とする請求項第１項に記載の電源電圧調整回路。
  3. 【請求項３】前記基準電圧発生手段（70）は、 前記出力ノード（72）と前記接地電圧端との間に接続さ
    れる複数のダイオード接続型の第４のPMOSトランジスタ
    （76〜79）を有する電流パス手段をさらに有することを
    特徴とする請求項第２項に記載の電源電圧調整回路。
  4. 【請求項４】前記電源電圧レベル感知手段（90）は、 前記外部電源電圧入力端と前記感知信号を出力する感知
    ノード（91）との間に直列に接続された複数のダイオー
    ド接続型の第２のNMOSトランジスタ（92〜96）を備える
    電圧降下手段と、 前記感知ノード（91）と接地電圧端との間に接続された
    抵抗（102）と、 前記感知ノードに直列に接続された複数のダイオード接
    続型の第３のNMOSトランジスタ（97〜98）と、 前記複数のダイオード接続型の第４のNMOSトランジスタ
    の１つ（98）と接地電圧端との間にチヤネルが接続さ
    れ、前記第１制御信号（125）の入力端にゲートが接続
    された第４のNMOSトランジスタ（99）と、 前記感知ノード（91）に接続されたダイオード接続型の
    第５のNMOSトランジスタ（100）と、 前記第５のNMOSトランジスタ（100）のソースと前記接
    地電圧端との間にチヤネルが接続され、前記第１制御信
    号（125）の入力端にゲートが接続された第６のNMOSト
    ランジスタ（101）とを有し、 前記感知ノード（91）からは出力される前記感知信号
    は、前記外部電源電圧値の変化に比例して線形的に変化
    することを特徴とする請求項第１項に記載の電源電圧調
    整回路。
  5. 【請求項５】前記第１の差動増幅手段（110）は、 前記基準電圧発生手段（70）から出力される基準電圧
    （Vref）を一つの入力とし、前記内部電源電圧（IntVc
    c）をもう１つの入力とするシングルエンデドｎチヤネ
    ル入力型の第１の差動増幅器（105）と、 前記外部電源電圧入力端と前記第１の差動増幅器（10
    5）の出力ノード（111）との間にチヤネルが接続され、
    前記第１の制御信号（125）の入力端にゲートが接続さ
    れる第５のPMOSトランジスタ（120）と、 前記出力ノード（111）と前記接地電圧端との間に直列
    に接続され、前記感知信号の出力端（91）と前記第１制
    御信号（125）の入力端に各々のゲートが接続される第
    ７及び第８のNMOSトランジスタ（118、119）と、 前記出力ノード（111）にゲートが接続され、前記外部
    電源電圧入力端と前記内部電源電圧出力端（122）の間
    にチヤネルが接続された第６のPMOSトランジスタ（12
    1）とを有し、 前記第２電圧以上の電圧で前記外部電源電圧値が印加さ
    れるとき、前記内部電源電圧出力端（122）から出力さ
    れる電圧は、前記出力される感知信号の変化に比例して
    線形的に変化することを特徴とする請求項第１項に記載
    の電源電圧調整回路。
  6. 【請求項６】前記第１の差動増幅器（105）は前記第１
    制御信号（125）によつて制御されることを特徴とする
    請求項第５項に記載の電源電圧調整回路。
  7. 【請求項７】前記第２の差動増幅手段（130）は、 前記基準電圧発生手段（70）から出力される基準電圧
    （Vref）を一つの入力とし、前記内部電圧（IntVcc）を
    もう１つの入力とするシングルエンデドｎチヤネル入力
    型の第２の差動増幅器（138）と、 前記外部電源電圧入力端と前記第２の差動増幅器の出力
    ノード（131）との間にチヤネルが連結され、前記第２
    制御信号（145）の入力端にゲートが接続された第９のN
    MOSトランジスタ（139）と、 前記出力ノード（131）にゲートが接続され、前記外部
    電源電圧入力端と前記内部電源電圧出力端（122）との
    間にチヤネルが接続された第７のPMOSトランジスタ（14
    0）とを有することを特徴とする請求項第１項に記載の
    電源電圧調整回路。
  8. 【請求項８】前記第２の差動増幅器（138）は、 前記基準電圧発生手段（70）から出力される基準電圧
    （Vref）によつて制御されることを特徴とする請求項第
    ７項に記載の電源電圧調整回路。
  9. 【請求項９】前記電源電圧調整回路は、前記第２制御信
    号が“ハイ”状態から“ロー”状態に変化後の所定の遅
    延時間の経過後、前記第１制御信号が“ハイ”状態から
    “ロー”状態に変化し、前記第１モードから前記第２モ
    ードに移行することを特徴とする請求項第１項に記載の
    電源電圧調整回路。
  10. 【請求項１０】外部から外部電源電圧入力端を経て供給
    される外部電源電圧に基づいて、半導体メモリの内部動
    作に必要な内部電源電圧（IntVcc）を出力する半導体メ
    モリの電源電圧調整回路であって、 前記外部電源電圧に基づいて、一定基準電圧を出力する
    基準電圧発生手段（70）と、 外部から入力される動作モードを切り換える制御信号
    （125）が“ハイ”状態にあるとき動作し、前記一定基
    準電圧を入力し、各々の出力端（122、231、241）から
    内部電源電圧を出力をする複数の第１の差動増幅手段
    （110、150、160）と、 前記制御信号（125）が“ロー”状態にあるとき動作
    し、前記一定基準電圧を入力し、前記複数の出力端の１
    つ（122）を共有した出力端から内部電源電圧を出力す
    る第２の差動増幅手段（130）と、 前記制御信号（125）に従って、前記複数の出力端の相
    互の接続と解放とを行なうゲート手段（251、252）とを
    有することを特徴とする電源電圧調整回路。
  11. 【請求項１１】前記ゲート手段は、PMOSトランジスタを
    含むことを特徴とする請求項第10項に記載の電源電圧調
    整回路。
  12. 【請求項１２】前記ゲート手段は、前記制御信号（12
    5）が“ハイ”状態にあるとき前記複数の出力端の相互
    の接続を解放し、一方、前記制御信号（125）が“ロ
    ー”状態にあるとき前記複数の出力端の相互の接続を行
    なうことを特徴とする請求項第10項に記載の電源電圧調
    整回路。
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